JP2003514425A - 順次捕捉、マルチバンド、マルチチャネル、整合型フィルタ - Google Patents

順次捕捉、マルチバンド、マルチチャネル、整合型フィルタ

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Abstract

(57)【要約】 受信されたスペクトラム拡散信号をその拡散シークエンスの種々のレプリカ・オフセットに対する多数の同時相関を実行する並列ディジタル整合型フィルタが構成される。これは、受信された信号コード位相の迅速な捕捉（１２）及びマルチチャネル受信器のための追跡（１４）に対する後続のハンドオフを可能にする。新規な整合型フィルタの計算アーキテクチャが用いられ、そのアーキテクチャにおいて共通ディジタル演算素子が、捕捉と追跡の両方の目的のため用いられる。各チャネルが並列整合型フィルタにより順次捕捉され、次いで、演算素子のサブセットがそのチャネルの後続の追跡に対して専用にされる。このプロセスが繰り返され、残りの使用可能な演算素子が次のチャネルの捕捉を加速し、そして全ての資源が追跡チャネルとして割り当てられるまで以下同様に行われる。更に、複数のデータ入力及び遅延線（１０）が、このアーキテクチャで存在し、そして各演算素子での処理のため使用可能である。このようにして、複数の信号帯域及びユーザ・チャネルは、共通受信器のフレームワーク内に統合化される。

Description

【発明の詳細な説明】
【０００１】 ［関連出願に対する参照］ 本発明は、発明の名称が「順次捕捉、マルチバンド、マルチチャネル、整合型
フィルタ（ＳＥＱＵＥＮＴＩＡＬ−ＡＣＱＵＩＳＩＴＩＯＮ，ＭＵＬＴＩ−ＢＡ
ＮＤ ＭＵＬＴＩ−ＣＨＡＮＮＥＬ，ＭＡＴＣＨＥＤ ＦＩＬＴＥＲ）」であり
１９９９年月１０日に出願された仮出願Ｎｏ．６０／１６４，６１２の主題であ
る。
【０００２】 本発明はまた、発明の名称が「マルチバンド、多機能統合型トランシーバ（Ｍ
ＵＬＴＩ−ＢＡＮＤ，ＭＵＬＴＩ−ＦＵＮＣＴＩＯＮ ＩＮＴＥＧＲＡＴＥＤ
ＴＲＡＮＣＥＩＶＥＲ）」であり１９９９年８月２３日に出願されたＷｅｉｎｂ
ｅｒｇ他の出願Ｎｏ．０９／３８２，２０２の主題であり、その出願は本明細書
に援用されている。
【０００３】 ［発明の背景］ １． 発明の分野 本発明は、一般的に無線通信受信器に関する。特に、本発明は、複数の帯域か
ら、複数の信号タイプ（ＣＤＭＡ、ＦＤＭＡ、ＣＷ等）の統合化であって、各帯
域及び信号のタイプが、潜在的に複数のユーザ・チャネルを含み、且つ単一の受
信器が、これらの複数のチャネルを順次に捕捉し且つ同時に復調するアーキテク
チャを処理する、前記統合化に関する。
【０００４】 ２． 従来技術の説明 整合型フィルタは、典型的にはスペクトラム拡散復調器に用いられて、ＰＮ拡
散の効果を取り除き、且つ搬送波及び変調情報を回復するのを可能にする。整合
型フィルタのディジタル実行は、積分及びダンプ相関プロセスとして表すことが
でき、そのプロセスは、信号追跡及び復調の間比較的控えめな計算負荷である。
しかしながら、そのような信号を捕捉するのは計算が多く及び／又は時間集約的
であり、そこでは、多くのそのような相関が、送信された拡散シークエンスとの
同期を達成するため実行されねばならない。各潜在的コード位相オフセットを検
索する（それは典型的には何千という数に達する。）ため、十分なサンプルが、
積分されたＳＮＲが検出のため十分であることを保証するため相関されねばなら
ない。一時に１つを実行する場合、捕捉は、典型的な応用において達成するため
、容易に数分を要することになろう。
【０００５】 迅速な信号捕捉（即ち、秒）を要求する応用に対して、高度に並列の整合型フ
ィルタ構造を用いて、同時に多くの拡散コード・オフセットを検索し得る。典型
的には、この計算的に費用のかかる装置は、一旦捕捉が完了すると、はるかに要
求の少ない追跡動作の間十分活用しきれないであろう。同じ並列整合型フィルタ
がまた追跡の目的のため用いられた場合、その多数の相関分岐（典型的には何百
）のうちのおそらく３つのみがこの例において有効である。代替として、一旦捕
捉が完了したとき引き継ぐため、１つの別個の組の早い、オンタイム（ｏｎ−ｔ
ｉｍｅ）及び遅い積分及びダンプ相関器を用いることはより単純であるかも知れ
ない。この場合、並列整合型フィルタは追跡の間完全に不使用に行くであろう。
【０００６】 従来技術により明白に示された具体化において、解法は、一般的に幾つかのク
ラスのうちの１つに入っていた。 １．信号を追跡するため要求されたハードウエアのみを用いて検索空間の順次
全探索によるゆっくりした捕捉。１チャネル毎に専用のハードウエア。
【０００７】 ２．専用の並列整合型フィルタを用いた検索空間の並列全探索による迅速捕捉
。その専用の並列整合型フィルタは、専用の追跡ハードウエアが引き継ぐときア
イドル状態にある又は遮断状態にある。１チャネル毎に専用のハードウエア。
【０００８】 ３．個々の処理資源のおおざっぱに積分されたがしかし異種のコレクションを
用いる、クラス１かクラス２のうちのいずれかであるが、しかしマルチバンド及
び／又はマルチチャネル。
【０００９】 ［引用文献］ 米国特許書類 ５，４２０，５９３ ５／１９９５ Ｎｉｌｅｓ ５，４７１，５０９ ／１９９５ Ｗｏｏｄ他 ５，５２８，６２４ ６／１９９６ Ｋａｋｕ他 ５，５７２，２１６ ／１９９６ Ｗｅｉｎｂｅｒｇ他 ５，６２７，８５５ ５／１９９７ Ｄａｖｉｄｏｖｉｃｉ ５，６３８，３６２ ６／１９９７ Ｄｏｈｉ他 ５，７８１，５８４ ７／１９９８ Ｚｈｏｕ他 ５，７９３，７９６ ８／１９９８ Ｈｕｌｂｅｒｔ他 ５，８７２，８０８ ２／１９９９ Ｄａｖｉｄｏｖｉｃｉ他 ５，９０７１ ５／１９９９ Ｋｏｈｌｉ他。
【００１０】 ［発明の概要］ 本発明は、ディジタル処理要素の一様なコレクションを共用することにより、
マルチバンド、マルチチャネル信号環境において迅速な捕捉を達成するための幾
つかの新しいアプローチを提供する。これは、一部、捕捉及び追跡相関プロセス
間で計算の共通の性質を最大に活用することにより行われる。更に、捕捉と追跡
との間の計算要求における不整合が、マルチチャネル、マルチバンド統合化受信
器を生成することにより利用される。小さい百分率の計算資源のみが、個々のチ
ャネルを追跡することにより消費され、残りの資源は、追加のチャネルの捕捉を
加速するため用いられ得る。より多くの資源が追跡するために専用になるにつれ
、より少数のものが捕捉用に残る。これは、検索されることができる並列コード
オフセットの数を徐々に低減し、また捕捉時間を徐々に増大する効果を有する。
ＧＰＳ受信器のような多くの応用において、これは、一般的に最初の４つを超え
た追加のチャネルは緊急性が少なくなり、そして位置の精緻化、及びチャネルが
落とされるイベントにおけるバックアップ信号のため主に用いられるにつれ、全
く許容可能である。
【００１１】 本発明の第１の局面において、マルチデータ経路受信器アーキテクチャは、複
数の入力帯域間での独立の自動利得制御（ＡＧＣ）を可能にして、帯域間干渉を
最小にし、且つＢ帯域を単一の信号及びデータ・ストリームの中に組み合わせる
スキームとは対照的に付加的雑音を回避する。
【００１２】 これを達成するため、本発明は、ＢストリームのＷビットの複合（ｃｏｍｐｌ
ｅｘ）サンプリングされたデータを効率的に処理し、それによりマルチバンド受
信器信号をスペクトル上分離された状態に保つことができる。この概念は、デー
タ・サンプリング速度（Ｆsamp）でシフトするＢデータ格納経路を用いて実現す
ることができ、又は代替として各々がｋ×ＦsampでシフトするＢ／ｋデータ格納
経路上にＢストリームを多重化することにより実現することができる。
【００１３】 本発明の別の局面において、並列捕捉相関器、又は整合型フィルタは、より少
ない計算集約の逐次検索と比較して、多数のあり得るＰＮコード整列を同時に検
索することにより迅速な疑似雑音（ＰＮ）捕捉を助ける。複数チャネルのデータ
は、符号分割多元接続（ＣＤＭＡ）技術を用いて、各帯域及びサンプリングされ
たデータ・ストリームの中に共存し得て、そして複数の帯域及びサンプリングさ
れたデータ・ストリームは、相関器の中の共通計算ハードウエアを共用する。こ
のようにして、汎用マルチチャネル受信器は、データ・シフト・レジスタに存在
する複数の信号を同時に処理するため使用可能な資源を時間的に順序付けること
によりハードウエア上効率的に実現される。
【００１４】 本発明の更に別の局面においては、整合型フィルタがＮ個の「スライス」のＭ
段の中に組織化され、そのＮ個の「スライス」のＭ段の各々は、コード位相ハン
ドオフ（ｃｏｄｅ ｐｈａｓｅ ｈａｎｄ−ｏｆｆ）をＰＮ捕捉相関器から受け
入れ、そして（サンプリング速度、典型的には２分の１チップに応じた間隔を有
する）早い、オンタイム及び遅い相関器に対して別個の出力を与えることにより
ＰＮ追跡デスプレッダ（拡散解除器）（ｄｅｓｐｒｅａｄｅｒ）と成ることがで
きる。スライスは、データの流れと同じ方向における追跡のためハンドオフされ
（ｈａｎｄｅｄ−ｏｆｆ）、そして相関基準係数は、（例えば、左から右に）シ
フトされ、これは、追跡のためデータを用いている最も左のスライスに対して、
且つ捕捉のためデータを用いている最も右のスライスに対して、シフトするデー
タを同時に使用可能であることを可能にする。各スライスは、捕捉基準係数スト
リームを用い且つそれを右にシフトすることと、前の捕捉基準係数ストリームの
ハンドオフを受け入れ且つそれを、捕捉された信号を追跡するため用いることと
の間を選定することができる。
【００１５】 本発明の更に別の局面において、全体のＮ×Ｍ段相関器幅が積分相殺効果に遭
遇することなしに直接組み合わされることができない高い残留搬送波オフセット
又は高いシンボル速度の場合、捕捉相関器は、全ての使用可能なスライスにわた
り積分して、単一の組み合わされた出力を生成することができるか、又は個々の
スライスの積分は、後置処理のため選択的に出力されることができる。
【００１６】 又別の局面において、本発明は、Ｇ個の独立信号のうちの最大を追跡するとき
、残りのＮ−Ｇ個のスライスを用いて、新しい信号を、又は落とされた信号の高
速再捕捉を検索することができるスケーラブル捕捉相関器を具現化する。最初に
、スライスは順次に（例えば、左から右に）しかしある時間動作した後に割り当
てられ、信号は交互に捕捉され及び落とされ、スライス割当ては、断片に分けら
れるように最もなりそうであり、その結果捕捉相関器の不効率な使用をもたらす
。これは、追跡するスライスを動的に交換して連続的な最も右のスライスの数を
最小にし従って捕捉を最適化するフラグメンテーション解消（ｄｅｆｒａｇｍｅ
ｎｔａｔｉｏｎ）アルゴリズムを実現することにより解決されることができる。
グローバル・マスク（ｇｌｏｂａｌ ｍａｓｋ）が、捕捉相関器の任意の幅を設
定するのを可能にする。
【００１７】 別の局面において、本発明は、殆ど任意のコード速度追跡分解能（例えば、３
Ｍｃｐｓで３２ビットＮＣＯに対して０．０００７ヘルツより良い）を有したＧ
個の独立の数値制御された発振器（ＮＣＯ）ベースのＰＮコード発生器を含む。
全てのＮＣＯは、整合型フィルタにおける全ての信号処理のため用いられる同じ
クロックである信号基準クロックを用いて動作する。超精密な追跡ＰＮコード位
相が、Ｇ個の独立位相累算器において維持される。マルチチャネルＮＣＯは、処
理速度が要求されたＮＣＯサンプリング速度を上回っているケースに対して、計
算資源を共用し且つＲＡＭに位相累算レジスタを実現することにより効率的に実
現される。
【００１８】 本発明のなお別の局面において、ＰＮコード発生器は、長さＬの任意のコード
・シークエンスを用いて、独立の同相／直角位相（Ｉ／Ｑ）コード発生に対して
Ｌ×２のランダム・アクセス・メモリ（ＲＡＭ）ルックアップ・テーブルを用い
る。使用可能なＲＡＭブロックのサイズに応じて、且つＮＣＯサンプリング速度
が使用可能な処理速度より小さいか否かに応じて、チャネル当たりの１つのＲＡ
ＭブロックがＰＮシークエンスを格納するため要求されるか、又はＲＡＭブロッ
クが２つ以上のチャネルの間で共用されることができるかのいずれかである。
【００１９】 本発明の更に別の局面において、ＲＡＭベースのアーキテクチャは、データ・
サンプリング速度（Ｆsamp）よりはるかに大きい処理速度（Ｆproc）を活用する
ことにより、フィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）及び特定
用途向け集積回路（ＡＳＩＣ）において高密度の実現を利用する。ＲＡＭは、効
率的なハードウエア利用のため、全てのデータ・シフト・レジスタ、コード発生
器及びＮＣＯに対して用いられる。更に、処理速度がデータ・サンプリング速度
より大きいことに起因して、より少ない計算ハードウエアが、要求され、そして
複数の段の必要性（基本的にはＦsamp／Ｆprocに従って低減される）を満足させ
るため共用されることができる。
【００２０】 本発明の別の局面において、レジスタ・ベースのアーキテクチャの変形は、は
るかに高いサンプリング速度（処理速度に等しい）が可能にし、レジスタが、全
てのデータ・シフト・レジスタに対して用いられる。ＲＡＭベースの実現及びレ
ジスタ・ベースの実現の任意の組み合わせを利用し得るハイブリッド・アーキテ
クチャを実現するのもまた可能である。
【００２１】 本発明の更なる局面は、知られている過去、現在及び未来のＰＮシークエンス
と関連して、また予測される送信されたスペクトル整形（ｓｈａｐｉｎｇ）特性
と関連して、精密に知られているＰＮコード位相を利用して、ＰＮチップ整形多
相補間フィルタを加えて、整合型フィルタ基準波形を整形して、到来信号の歪み
により密接に整合させる。これは、特に１チップ当たり単一のサンプルのみをタ
ップする場合に対して、受信された信号の非同期サンプリング及び基準波形の単
一ビット量子化に起因した相関器実行損失を低減する。
【００２２】 なお別の局面において、本発明は、ＧＰＳ信号を受信すること、従って周期的
時間及び位置計算を導出すること、次いで残りの受信器資源を利用しておそらく
主要な関心の別の信号を処理することに対して４つ以上のチャネル及び１つの帯
域を割り当てる。時間、従って周波数をＧＰＳから精密に導出することは、局部
基準発振器に固有の周波数誤差を測定し且つ（長期間にわたるＧＰＳ地上局基準
の精度に近づくレベルに）補正するのを可能にし、従って関心の主要信号につい
て受信器性能を著しく改善する可能性を有する。
【００２３】 ［好適な実施形態の詳細な説明］ 好適な実施形態の第１の局面は、複数チャネル、複数周波数帯域受信器の実現
に関する。任意の所与の時点において、データ復調を実行するためのアナログ／
ディジタル変換器（ＡＤＣ）チップ及び後続のディジタル信号処理（ＤＳＰ）技
術における現状水準は、ある一定量の周波数スペクトル（帯域）のみを単一のデ
ータ・ストリームにディジタル化するのを可能するであろう。その帯域内で、複
数のユーザ・チャネルは、ＦＤＭＡ、ＴＤＭＡ、ＣＤＭＡ等のような種々の周知
の多元接続技術を用いて共存することができる。
【００２４】 関心の追加のチャネルが単一のディジタル帯域の中にディジタル化されること
ができる周波数帯域幅の外側に存在し、且つ同時受信が各帯域から要求されると
き、複数のＲＦダウンコンバータ及びＡＤＣが、複数の帯域をディジタル化する
ため用いられねばならない。本発明は、任意の数のそのような帯域を統一された
計算エンジンで一緒に処理することを可能にする。この実施形態においては、演
算処理資源又は受信器チャネルのプールは、どの帯域で種々のユーザ信号が発生
されたかに拘わらず、要求アクセスに基づいて種々のユーザ信号に適用されるこ
とができる。このようにして、殆ど任意で種々の量の周波数スペクトルを用いる
ことができ、そして殆ど任意の数の、変化する変調タイプのユーザ・チャネルを
それからディジタル的に抽出することができる。
【００２５】 複数の帯域を単一の受信器構造に与えるためこの技術を用いる幾つかの利点が
存在する。第１に、複数の種々の信号を含むより広い帯域幅が一緒に受信される
につれ、より増大したアナログ信号忠実度要件が課されることが周知である。こ
れは、アナログ回路が複数の周波数源が相互作用して歪み成分を生成する相互変
調歪み（ＩＭＤ）のような問題を被る点で著しい制限である。本発明は、各帯域
の処理をディジタル化することによりアナログ信号忠実度を最適化する。
【００２６】 第２に、任意のＲＦ及びＡＤＣ動的レンジが与えられた場合、自動利得制御（
ＡＧＣ）を用いて、アナログ回路及び／又はＡ／Ｄ変換器の両方の使用可能な振
幅範囲内で関心の信号を捕捉することが望ましい。複数の種々の信号を含むより
広い帯域幅が一緒にディジタル化されるにつれ、それらはまた、全ての帯域中の
最大の信号により支配されるであろう共通のＡＧＣプロセスを受けねばならない
。これは、潜在的に、Ａ／Ｄ量子化雑音に起因して、比較的小さい信号のＳＮＲ
を低減する。本発明は、各帯域を別個に取り扱うことを可能にすることによりＡ
ＧＣプロセスを最適化する。
【００２７】 第３に、複合混合の種々の周波数帯域をディジタル化するための他のスキーム
は、隣接中間周波数に変換後に信号を一緒に加算する技術を用い得る。このタイ
プのスキームにおいては、アナログ回路の制限は、種々のＲＦ帯域の各々からの
付加的雑音が結果として生じた複合信号の信号対雑音比（ＳＮＲ）をある程度低
下させるであろうことを示す。本発明は、別個のＲＦ、ＩＦ及びディジタル信号
経路を維持することにより各帯域のＳＮＲを最適化する。
【００２８】 好適な実施形態を実現する第２の局面は、ディジタル整合型フィルタの柔軟な
計算コアのアーキテクチャに関する。そのアーキテクチャは、２つの異なる駆動
要件、即ち単一のユーザ・チャネルの捕捉、及び複数のユーザ・チャネルの追跡
を満足させるよう設計されてきた。図１を参照すると、（Ｎ×Ｍ）段のデータ遅
延線１０（Ｎ個の別個のスライスにより具現化されるように示されている）は、
各々２×Ｗビット（ＷビットＩ、ＷビットＱの複合データ）のＢ個の別個の帯域
（帯域１、帯域２……帯域Ｂ）から成り、それは、関心の帯域のサンプルのシー
クエンスを含む。サンプリング速度はナイキスト判定基準を満足させて、関心の
適切な帯域幅保存するよう、且つ捕捉及び追跡に対して十分な時間的分解能、即
ち一般的にスペクトル拡散信号に対して２倍以上のチッピング速度（ｃｈｉｐｐ
ｉｎｇ ｒａｔｅ）を可能にするよう選定されねばならないことは周知である。
次いで、データはサンプリング速度でデータ遅延線１０を通るようシフトされる
。
【００２９】 捕捉の目的のため、単一の数値制御された発振器（ＮＣＯ）１１が必要とされ
、到来信号の期待されたチップ速度に整合された最終的に制御可能なディジタル
周波数源として働く。これと関連して、捕捉の間に単一のＰＮチップ発生器が必
要とされ、ＮＣＯにより指令された速度で、到来信号のチップ化（ｃｈｉｐ）す
るシークエンスを再び生成する。次いで、このＰＮシークエンス（１２−２−２
……１２Ｇ）は、データ遅延線の最も左端へ（即ち、最も左のスライスへ）与え
られ、そこにおいて、それはまた、左から右に（図２及び図３により詳細に示さ
れる。）ＰＮシークエンス遅延線の下の方にシフトされる。適切な時間間隔で、
ＰＮシークエンス遅延線の状態は、基準相関レジスタの中にラッチされる。次い
で、スライス内の計算論理は、データ遅延線１０に含まれているサンプルに対す
るラッチされた基準ＰＮシークエンスの相関を実行する。
【００３０】 各サンプル時間に対して、各データ・サンプルとその対応する基準ＰＮチップ
との（Ｎ×Ｍ）までの乗算が実行される（ある応用において、相関を実行する前
に段が殺され（ｄｅｃｉｍａｔｅ）、それにより全部が計算のためタップされる
わけではない。）。次いで、これらの積の全てが、図１から図３に示される捕捉
加算ネットワーク１２により加算して単一の偏相関値とし、次いでその単一の偏
相関値は、更なる積分及び検出閾値化（ｔｈｒｅｓｈｏｌｄｉｎｇ）（この後置
処理は本明細書においては記載されていない。）のため後続の処理又は利用回路
１３へ通される。データ・サンプルは各サンプル時間毎に１つの位置だけシフト
され、且つラッチされた基準ＰＮシークエンスがある時間期間（更新期間）にわ
たり同じ位置に保持されるので、所与の更新期間内の各順次偏相関は、基準ＰＮ
シークエンスと受信された信号との間の異なる潜在的整列（コード・オフセット
）を表す。このようにして、時間にわたり、相関は、選定されたサンプリング速
度により定義されたチップの最も近い部分内へ、全てのあり得るコード・オフセ
ットに対して実行される。ラッチ更新期間のタイミング、及びＮＣＯ／ＰＮ発生
器コード位相は、特定のオフセット検索順序を決定するため注意深く制御される
。後置処理回路は、追加の積分を各コード・オフセットに対して実行して、十分
なＳＮＲを達成して、正しいオフセットの検出を可能にする。
【００３１】 この時点で、受信器は、ＰＮ捕捉を完了したと言われることができ、そして整
合型フィルタは、ＰＮ捕捉モードに行くことができる。追跡データ・マルチプレ
クサ１４における追跡中においては、問題は実質的に一層容易である。位相又は
周波数ドリフトが存在しない場合、単一の正しく整列された相関シークエンスが
計算されねばならず、それは、１つの入力サンプルにつき単一の乗算及び加算で
あろう。位相及び周波数ドリフト（即ち、基準ＮＣＯ周波数セッティングが時間
にわたり正しくなくなり、これは、ループ・フィルタ次数の関数である。）が典
型的な応用においてはあるので、２つの追加の相関が、現在追跡している（オン
タイム）コード・オフセットに関して僅かに早い及び僅かに遅いコード・オフセ
ットに対応して、同様に計算されねばならない。これらの相関は、周知のＰＮ追
跡ループ技術を用いて、位相及び周波数ドリフトをＮＣＯを用いて観測し且つ追
跡するのを可能にする。早い、オンタイム及び遅い相関（又は偏相関）は、後置
処理回路（この後置処理は本明細書では記載されていない。）への別個の信号経
路を介して出力される（１４）。そこで、（Ｎ×Ｍ）の乗算及び加算が各入力サ
ンプルに対して捕捉の間に計算されねばならない場合、３つの乗算／加算のみが
各サンプルに対して追跡の間に計算されねばならない。迅速な捕捉に対して出来
るだけ大きくあるよう（Ｎ×Ｍ）を選定する動機があるので、これは、計算能力
（ｃｏｍｐｕｔａｔｉｏｎａｌ ｈｏｒｓｅｐｏｗｅｒ）の実質的な残りを追跡
の間活動停止中のままにしておく。
【００３２】 従って、本発明を実現する第２の局面の主要特質は、一時に１つのスライスを
、前述のような捕捉相関プロセスの一部であることから、前述のような追跡相関
プロセスの一部であることへ遷移させる点での計算構造の素早さにある。これは
また、同時に追跡されるべき所望の数のチャネル（図１においてＧとして示され
ている。）に対応する追加のＮＣＯ／ＰＮ発生器対を加えることを包含する。こ
れらの各々は、独特のチッピング速度で独特のＰＮシークエンスを発生し、そし
て、図１に示されるように、それらを独特のスライスへ、左から右に与える。
【００３３】 ＮＣＯ／ＰＮ発生器と、（左から右まで整合された）スライスとの各組み合わ
せは、単一のユーザ信号を追跡するための要求された計算能力を形成する。最も
右の使用されてないＮＣＯ／ＰＮ発生器対、及び全ての最も右の使用されてない
スライスは、新しいユーザ信号を捕捉するための使用可能な計算能力を形成する
。その新しいユーザ信号を捕捉するに必要な時間量は、それが各サンプル時間に
おいて積分される相関サンプルの数を決定するので、使用可能な相関段の数に依
存する。複数のチャネルの捕捉及び追跡に対するこの計算の全ては、柔軟な計算
資源を用いて同時に生じ、そしてデータ遅延線を常時流れる、複数の帯域のサン
プリングされたデータに関して透過的に生じる。この全体のプロセスが図６に図
示されている。
【００３４】 好適な実施形態を実現する第３の局面は部分捕捉積分方法に関する。ＰＮ捕捉
の問題にとっては、適切なＳＮＲレベルに達するまで任意の数の相関サンプルを
積分するのが理想的であろう。しかしながら、これは未知のドップラー及び他の
周波数オフセットのため、残留搬送波成分の存在するところで行うことが出来な
い。なお、未知のドップラー及び他の周波数オフセットは、完全な搬送波サイク
ルにわたる積分を相殺させるであろう。類似の要領で、複数のデータ・シンボル
遷移に跨る積分は、同様に、潜在的に相殺することができる。これらの効果は、
捕捉整合型フィルタの有効な大きさを制限し、そして、通常は強制的に（適切な
積分長さを超えるフィルタのその部分のマスキング・アウト（ｍａｓｋｉｎｇ−
ｏｕｔ）を通して）多くの計算能力を不使用に行かせるであろう。この問題は、
本発明においては、個々のスライス部分積分を後置処理回路に出力するのを可能
にすることにより緩和される。種々の方法を用いて、相殺効果を被ることなく、
部分積分を組み合わせて完全積分にすることができる。
【００３５】 本発明の第４の局面において、好適な実施形態は、最大捕捉能力が時間にわた
り維持されることを保証するためフラグメンテーション解消アルゴリズムを用い
る。順次捕捉、及び図１における左から右への、追跡のためのスライスの割当て
の要領は説明した。その初期の文脈において、最も右のスライスは、捕捉のため
常に最適に利用され、何も無駄にされない。しかしながら、信号が複数のチャネ
ル追跡環境において落とされるにつれ、中間のスライスがもはや追跡してないが
、しかし最も右のスライスからの分離に起因して正常な要領での捕捉に参加する
ことができないところに、穴（ｈｏｌｅｓ）が生じるであろう。
【００３６】 この問題は、本発明においては、連続的な使用されてない最も右のスライスを
捕捉のため維持するため、追跡するスライスを右から左に交換することにより緩
和される。これは、移動されるべき同時に追跡する（右の）スライスにオフセッ
ト同期させて動作するよう使用されてない（左の）スライスのＮＣＯ／ＰＮ発生
器を初期化することにより行われる。オフセットは、チッピング周波数が同一で
あるが、しかしコード位相が適切な量だけ進められて、２つのスライスでの受信
された信号位相の相対的差と一致することを意味する。時間の単位においては、
これは、基本的に２つのスライス間のオフセットの遅延段の数をサンプリング速
度で除算したものである。既知のチッピング速度で、これは、コード・オフセッ
トに容易に変換される。ハンドオフ（ｈａｎｄｏｆｆ）が完了した後に、プロセ
スは、全ての追跡スライスが左にパック（ｐａｃｋ）されるまで反復される。
【００３７】 好適な実施形態を実現する第５の局面は、データ・サンプリング・クロックに
同期した単一のクロッキング・システムを用いて、ＰＮチッピング・シークエン
スを生成するＧ個の独立のＮＣＯ／ＰＮ発生器を生成する方法であって、該ＰＮ
チッピング・シークエンスの平均速度が種々の受信された信号チッピング速度を
非常に正確に追跡することができる、前記方法を包含する。また、ＮＣＯ処理ク
ロックが要求されたＮＣＯサンプリング速度を上回っている場合、効率的ＲＡＭ
状態格納及びコード位相計算ハードウエアは、低減されたハードウエアの大きさ
のため時分割される。この概念のブロック図が図５に示されている。
【００３８】 各ＮＣＯがＮＣＯサンプリング速度（多分データ・サンプリング速度に等しい
）で動作しているので、それは、次のチップへそれらの粗いサンプリング間隔で
進むことを決定することができる。こうして、たとえＮＣＯ位相累算器がサンプ
リング間隔の部分内まで次のチップへ進む時を知るとしても、それは、そうする
ためサンプリング間隔の終わりまで正しくなく待たねばならない。しかしながら
、このチップ・ジッタは、（ＮＣＯサンプリング速度がチッピング速度に対して
非同期である限り）長期間においては平均に落ち着く。更に、ＮＣＯクロックが
全てデータ・サンプリング・クロックに対して同期しているので、そのジッタは
、受信されたチップ遷移に含まれるであろう実効的ジッタを正確に表す。換言す
ると、到来信号コード位相と累算された内部コード位相との両方が、非常に正確
に追跡するであろう。それらが両方ともデータ／ＮＣＯサンプリング・クロック
により非同期にサンプリングされるので、共通位相ジッタはそれら両方に重畳さ
れ、それによりジッタ自身は追加の処理損失を引き起こさない。
【００３９】 図５は、ＲＡＭベースのＰＮコード発生器の例示的実現を示す。この例におい
ては、処理クロックは少なくとも６倍の所望のＮＣＯサンプリング速度であるこ
とが仮定されている。そこで、各ＮＣＯサンプリング間隔の時間内で、計算資源
が６回循環されて、６チャネルの各々に対して新しいコード位相及びＰＮチップ
を生成し得る。これは、例えば、単一の加算器が６つの位相累算器のため計算す
るのを可能にする。６つの分数及び整数のコード位相が、ＲＡＭ格納セルに格納
され、そして処理のため順次検索されることができる。次いで、新しいコード位
相は、順次に更新されＲＡＭに戻される。また、この例においては、ＲＡＭは、
ＰＮシークエンス全体を各チャネルに対して格納するため利用される。こうして
、任意のシークエンスが発生されることができ、そして位相累算器回路は、単に
チップを正しい速度で再生するだけである。代替として、特有のＰＮシークエン
ス発生器が、示されたブロック図の僅かな修正により構成されることができるで
あろう。
【００４０】 好適な実施形態を実現する第６の局面は、低いサンプリング速度のためのＲＡ
Ｍベースのスライス・アーキテクチャを包含する。図２を参照すると、各スライ
スのため実現されねばならないＢ帯域、Ｍ段遅延線が、Ｍワード×（（Ｂ）×（
２×Ｗ）ビット）のＲＡＭブロック（図２においてＢ＝２）を用いて実現される
ことができる。ＮＣＯ／ＰＮ発生器のため説明された時分割化する技術に類似の
方法で、データ・サンプリング・クロックを十分に上回っている処理クロックの
可用性は、この空間的に最適化されたアーキテクチャを用いることを可能にする
。
【００４１】 各サンプル時間で、以下の要求が、捕捉モードの間スライスの中の段遅延メモ
リに置かれる。 １．相関のためタップされるべき各データ遅延段（典型的にはＭ又はＭ／２）
に対して、読み出しサイクルが行わなければならない。
【００４２】 ２．（スライスの中に右に向けてシフトされるべきである）全てのＢ帯域の出
力サンプルは、読み出しサイクルを要求する。 ３．全てのＢ帯域の到来サンプルは、ステップ２からの出力サンプルを置換す
るため単一の書き込みサイクルを要求する。
【００４３】 処理クロックは、これらの動作が起こるのを可能にするためデータ・サンプリ
ング・クロックより十分に速くなければならない。正確な量は、単一対デュアル
ポートＲＡＭの使用、ステップ２及び３を重ねる能力、等のような特定の実現の
詳細に依存する。スライス制御器は、メモリへの及びそれからのデータの流れを
管理するためアドレス・シークエンサを含む。追跡モードの間、上記ステップ２
及び３は同じである。しかしながら、ステップ１は、用いられるアルゴリズムに
依存して、１から３の相関読み出しのみを要求するよう単純化される。
【００４４】 類似の要領で、ＰＮシークエンス遅延段及びラッチは、ＲＡＭブロック（典型
的にはＭ又はＭ／２ワード×１又は２ビット）を用いて実現される。スライスが
捕捉か又は追跡かのため用いられつつあるかどうかに応じて、到来チップのソー
スは、前のスライスか、又はそのスライスに対してハード・ワイヤドされている
ＮＣＯ／ＰＮ発生器かのいずれかである。もう一度、柔軟なスライス制御器は、
ＰＮ遅延メモリの中への及びそれから外へのチップの流れを管理するのに必要と
されるアドレス順序づけ（ａｄｄｒｅｓｓ ｓｅｑｕｅｎｃｉｎｇ）を発生する
。この場合、メモリは、チップ遅延シフト・レジスタ及びラッチの両方を、全て
同じＲＡＭ構造内でエミュレートしている。
【００４５】 ＰＮ遅延メモリでの読み出し及び書き込みの特定の順序に関して、全て３つの
ステップは、捕捉のため前述した段遅延メモリのこれらのステップと同一である
。追跡のため、ステップ２及び３は同一であるが、しかしステップ１は、用いら
れるアルゴリズムに応じて、１から３の相関読み出しのみを要求するよう単純化
される（３つの読み出しは、段遅延メモリかＰＮ遅延メモリかのいずれかに対し
て実行される。他のメモリは１の読み出しのみを要求する。）。追跡モードにお
いて、スライスは、第１の３つの処理クロック・サイクルの間計算的にアクティ
ブであるだけである（パイプライン化が追加のサイクルを占有し得る。また、デ
ータ・シフト・レジスタは、追跡又は捕捉において下流スライス（ｄｏｗｎｓｔ
ｒｅａｍ ｓｌｉｃｅ）の便益のため動作を継続する。）。この特徴は、追跡中
における一層低い電力消費を可能にする。
【００４６】 低いサンプリング速度に対するＲＡＭベースのアーキテクチャは、２つの理由
のため、即ち、第１に、レジスタの代わりのＲＡＭの使用に起因した格納におけ
る省力化のため、そして第２に、全ての計算処理がより速い処理クロックを用い
て時分割されるので、効率的である。この第２の概念に起因して、各スライスが
、全ての相関動作を通して順序づけする単一の乗算器資源を要求するのみである
。捕捉のため、その乗算器は単一の（オンタイムの）積分及びダンプ・ユニット
に供給し、該単一の（オンタイムの）積分及びダンプ・ユニットは、各スライス
のＭ段に対する全ての相関積を加算し、そしてそれらの偏相関結果を後置処理回
路に向けて通す。
【００４７】 追跡のため、各スライスは、３つの同時相関を実際に実行しつつあり、そして
早い、オンタイム及び遅い相関を生成する３つの積分及びダンプ・ユニットを利
用する。各スライスが所与のチャネルを追跡するのに独立に責任を負っているの
で、データ・シンボル積分の全体が、出力される前にスライス内で行われること
ができる。これは、シンボル速度に依存する可変のダンプ速度をもたらす。代替
として、一定のダンプ速度が、後置プロセッサとの通信を単純化するため選定さ
れることができるであろう。これは、全ての追跡スライスが固定数のサンプル相
関積を積分することをもたらす。
【００４８】 好適な実施形態を実現する第７の局面においては、高いサンプリング速度のケ
ースに一層良く適したレジスタ・ベースのスライス・アーキテクチャが説明され
るであろう。図３を参照すると、各スライスに対して実現されねばならないＢ帯
域、Ｍ段遅延線が、（Ｍ）×（Ｂ）×（２×Ｗ）ビット・アレイのレジスタ・セ
ル（図３においてＢ＝２）を用いて実現されることができる。データ・シフト・
レジスタの機能は、ここで実際の個別のフリップフロップ・セルがシフト・レジ
スタ形態に物理的に接続されている以外、ＲＡＭアーキテクチャの機能と同一で
ある。これは、処理クロック速度程度高いデータ・サンプリング速度を可能にす
る利点を有する。同様に、ＰＮシークエンス遅延段及びラッチは、適切な形態で
ワイヤリングされた実際のレジスタ・セルを用いて実現される（図３参照）。
【００４９】 捕捉モードにおいて、スライスは、段の中のタップされた各データ・サンプル
を対応のＰＮチップ・サンプル（全ての段は図３においてタップされたように示
されている。）と乗算し、そして前述のように、それらの各積の合計を計算する
。追跡モードにおいて、スライスの第１の３つの段のみが、（データ・シフト・
レジスタが追跡又は捕捉において下流のスライスの便益のため動作するのを継続
するにも拘わらず、）計算的にアクティブである。この特徴は、追跡モードの間
のより低い電力消費を可能にする。図３に示されるように、データの３つのサン
プル（位相）は、全て、共通のＰＮコード位相に対して相関される（これは任意
であるにも拘わらず図３にＰＮ段２として示されている。）。結果として生じた
積シークエンスは、早い、オンタイム及び遅い相関を表し、それら早い、オンタ
イム及び遅い相関は、３つの積分／ダンプ回路で別個に積分され、そして後置処
理回路に通される。
【００５０】 ＲＡＭアプローチを超えてレジスタ・スライス・アーキテクチャを選定するこ
とと関連した２つのコストがある。第１に、格納セルの数がいずれにしても同じ
であるにも拘わらず、ＲＡＭアプローチは、一般的により低質な実現に導く。Ｆ
ＰＧＡ実現において、資源可用性は幾分か固定され、そしてＲＡＭはフリップフ
ロップより著しく効率的である。ＡＳＩＣ実現において、ＲＡＭセルを形成する
ため、フリップフロップ・セルと比較して、トランジスタがより少なくてよい。
第２に、データ・サンプリング速度がここでは処理速度と等しくできるので、計
算ハードウエアを共用するＲＡＭアーキテクチャの能力は捨てられ、そこで複雑
さが比例的に大きくなる。
【００５１】 好適な実施形態の第８の局面は、任意のチップ整形補間フィルタを包含する。
補間回路は、基準波形を受信された信号に一層良く整合させることにより整合型
フィルタの実行損失を低減するよう働く。最初に、ＰＮ発生器は、１ビットの理
想化されたチップのシークエンスを生成するであろう。なお、１ビットの理想化
されたチップのシークエンスは、基準波形の無限の帯域幅表示の等価物である。
実質的なパルス整形が大部分の応用において伝送チャネルに生じそうであるので
、この理想化された基準波形は、受信された信号にあまりよく整合されない。補
間フィルタは、多相ＦＩＲフィルタを元の１ビット・シークエンスに適用するこ
とにより整形されたＰIビット基準チップのシークエンスを生成する。ＰＮ Ｎ
ＣＯ部分位相累算器に存在する部分コード位相の知識を用いて、多相フィルタ分
岐が再サンプリングされたシークエンスの中の各点を合成するよう選定されるこ
とができる。フィルタ伝達関数は、期待された伝送チャネル特性を最良に表すよ
う選定されることができる。
【００５２】 図４は、チップ整形フィルタの例示的ＲＯＭベースの（ＲＡＭも用いることが
できる。）実現を示し、それは、現在のチップ及びその２つの隣接チップ（この
最小実現はなお１ビット・チップを超えた著しい改善を示すはずである。）、並
びにＦビットの部分コード位相に関心を向けている。ＰIビットの補間された結
果が生成される。特に小さいワード・サイズがＦ及びＰIに対して選定される（
例えば３ビット）場合、ＲＯＭベースのフィルタが多くの応用に適するのを示す
はずであるので、ＲＯＭベースのフィルタが示されている。はるかに大きなワー
ド・サイズに対しては、実際の乗算／累算ハードウエアが、ＲＯＭ実現が難しい
のを示し得るので、必要であるかも知れない。
【００５３】 好適な実施形態の第９の局面は、４つ以上の受信器チャネル（及び１つの帯域
）を用い、且つ局部周波数基準をＧＰＳシステムの長期間精度内に保たせるため
４つ以上の受信器チャネル（及び１つの帯域）を用いるＧＰＳ受信器機能の実現
に包含する。ＧＰＳ受信器の特定の実現は、一般的なスペクトラム拡散受信器技
術、並びに本明細書において既に説明した特定のマルチチャネル受信器技術を利
用し、そして当業者には周知のはずである。また、４つ以上の追跡されたＧＰＳ
衛星を用いて、受信器の位置が決定され、並びにＮＡＶＳＴＡＲ ＧＰＳ時間ベ
ースに関する非常に精密な時間測定が行われることが周知である。受信器での周
期的で精密な時間尺度（ｍｅａｓｕｒｅ）の可用性により、制御プロセッサは、
ここで局部基準発振器の周波数精度の測定することができる。これは、ＧＰＳ時
間に関して周知である期間にわたりパルスを計数するような、通常の周波数測定
技術を用いて容易に行うことができる。代替として、ＧＰＳ受信器の計算は、局
部基準における誤差量を直接明らかにすることができる。
【００５４】 一旦局部発振器周波数誤差が測定されると、出力周波数をアナログ制御電圧に
基づいて調整するため、ある手段が局部発振器の設計において設けられる。次い
で、この電圧は、Ｄ／Ａ変換器又はディジタル・ポテンショメータを用いること
のような、種々の周知の技術を用いて、ソフトウエア制御の下で設定される。こ
のプロセスは、後続の測定が最後の周波数調整以後の残留誤差又はドリフトを明
らかにするので、制御ループを形成する。従って、プロセスは、局部発振器が制
御ループの特性及び固有の発振器短期間ドリフトの特性により定義された小さい
周波数窓内でドリフトするプロセスに安定化するであろう。長期間においては、
局部発振器は、ＧＰＳ周波数基準それ自身の正確さを追跡するであろう。
【００５５】 本発明は以下のことを特徴とする。 １．マルチバンド、ＡＧＣ／動的レンジ／干渉／雑音対付加的スキーム。→多
データ格納、共通処理。
【００５６】 ２．並列整合型フィルタ、捕捉利点、柔軟な計算コア→また、追跡、順次捕捉
、マルチチャネル同時追跡。スライス・アーキテクチャ、捕捉法、ハンドオフ方
法、追跡方法、グローバル・マスク。
【００５７】 ３．高いシンボル速度、高いドップラーに対する捕捉部分積分方法。 ４．スケーラブル捕捉相関器、フラグメンテーション解消方法。 ５．マルチチャネルＮＣＯ／コード発生器、単一のクロッキング、効率的ＲＡ
Ｍ多重化方法。ＲＡＭベースのＰＮコード発生器。
【００５８】 ６．低いサンプリング速度のためのＲＡＭベースのスライス・アーキテクチャ
。 ７．高いサンプリング速度のためのレジスタ・ベースのスライス・アーキテク
チャ。
【００５９】 ８．チップ整形補間フィルタ。 ９．積分されたＧＰＳは基準周波数誤差を補正し、他の積分された受信器帯域
／チャネルを増強する。
【００６０】 本発明がその好適な実施形態に関して説明されたが、本発明の他の実施形態、
適応及び修正が当業者に明らかであることが認められるであろう。
【図面の簡単な説明】
【図１】 図１は、複数の入力帯域、複数のＮＣＯベースのＰＮ発生器、及び複数のスラ
イスの各々が捕捉に参加しないとき追跡相関器を形成することができる複数のス
ライスへの並列整合型フィルタの分割を図示する、マルチチャネル整合型フィル
タ・アーキテクチャの一般化された機能ブロック図である。
【図２】 図２は、ＲＡＭ構造が比較的低いサンプリング速度のケースに対して非常に効
率的なデータ格納セルを形成するため利用され、且つ単一の計算要素が全ての段
により共用されることが注目される、スライス・アーキテクチャの特定の実施形
態の機能ブロック図である。
【図３】 図３は、レジスタ構造が比較的高いサンプリング速度のケースに対してデータ
格納セルを形成するため利用され、且つタップされた各段が計算要素を要求する
ことが注目される、スライス・アーキテクチャの特定の実施形態の機能ブロック
図である。
【図４】 図４は、基準相関波形を整形して受信された信号に一層良く整合させるため、
追跡の間部分コード位相及び非同期チップ・サンプリングの精密な知識を利用す
る、ＰＮチップ整形補間回路概念の機能ブロック図である。
【図５】 図５は、効率的なＲＡＭベースの状態機械を用いた、マルチチャネル、ＮＣＯ
駆動、ＰＮコード発生器の例示的実施形態を示す機能ブロック図である。
【図６】 図６は、例示的実施形態及び資源割当てダイヤグラムの時間シークエンスを用
いた、整合型フィルタにおける追跡に対する順次捕捉及びハンドオフの全体処理
を図示する。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＡＵ，Ｂ Ｒ，ＣＡ，ＪＰ，ＫＲ，ＭＸ (72)発明者 ハーラチャー，メアー アメリカ合衆国ヴァージニア州20171，ハ ーンドン，コッパーミル・ドライブ 13267 (72)発明者 ウェインバーグ，アーロン アメリカ合衆国メリーランド州20854，ポ トマック，デビルウッド・ドライブ 12219 Ｆターム(参考） 5K022 EE02 EE33

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 受信されたスペクトラム拡散信号をその拡散シークエンスの
    種々のレプリカ・オフセットに対する複数の同時相関を実行するよう構成され、
    且つ受信された信号コード位相の迅速な捕捉、及びマルチチャネル受信器のため
    の追跡に対する後続のハンドオフを可能にする並列ディジタル整合型フィルタに
    おいて、 共通ディジタル演算素子が、捕捉と追跡の両方の目的のため用いられる整合型
    フィルタの計算アーキテクチャを備え、 各チャネルが前記並列整合型フィルタにより順次に捕捉されるにつれ、演算素
    子のサブセットがそのチャネルの後続の追跡に対して専用化され、 このプロセスが反復され、残りの使用可能な演算素子が次のチャネルの捕捉を
    加速し、且つ全ての資源が追跡チャネルとして割り当てられるまで、同じことを
    行い、 複数のデータ入力及び遅延線が、存在し、且つ各演算素子で処理するため使用
    可能であり、それにより 複数の信号帯域及びユーザ・チャネルが共通受信器のフレームワーク内に統合
    化され、且つ １つ以上の利用装置が前記整合型フィルタに結合される 並列ディジタル整合型フィルタ。
  2. 【請求項２】 無線スペクトルにおける複数の周波数帯域及び複数のチャネ
    ルに複合ベースバンド・サンプルを与えるフロントエンド回路と、 受信されたスペクトラム拡散信号を拡散シークエンスの種々のレプリカ・オフ
    セットに対する複数の同時相関を実行するよう構成され且つ適合された並列ディ
    ジタル整合型フィルタから成るＮ×Ｍ段データ遅延線と、を備え、 前記並列ディジタル整合型フィルタは、１スライス当たりＭ段を有するＮ個の
    スライス及びＷビット・データ量子化を与え、 各スライスは、（１／Ｎ）の捕捉計算を実行するよう適合され、次いで１つの
    チャネルに対して専用の追跡モジュールとなるようハンドオフされ、 前記Ｍ×Ｎ段のデータ遅延線に結合され、複合追跡データ（早い、オンタイム
    、遅い）を与える部分積分された追跡チャネルである時間多重化されたストリー
    ムのＧ個の信号を与える追跡データ・マルチプレクサと、 複合捕捉データを、１つのサンプルからＮ×Ｍのサンプルまで部分積分された
    コード・オフセットのシークエンスとして与える捕捉加算ネットワークと、 前記整合型フィルタに接続にされた１つ以上の利用装置と、を更に備える 多周波数帯域多チャネル無線受信器。
  3. 【請求項３】 前記整合型フィルタは、複数入力帯域同士間の独立の自動利
    得制御（ＡＧＣ）、帯域間干渉を最小にすること、及びＢストリームのＷビット
    複合サンプリングされたデータを処理することにより付加的雑音を回避すること
    とを達成し、それにより、マルチバンド受信器信号が、スペクトル上分離されて
    保持されることができ、データ・サンプリング速度（Ｆsamp）でシフトするＢデ
    ータ格納経路を含む 請求項２記載の無線受信器。
  4. 【請求項４】 前記整合型フィルタは、複数入力帯域同士間の独立の自動利
    得制御（ＡＧＣ）、帯域間干渉を最小にすること、及びＢストリームのＷビット
    複合サンプリングされたデータを処理することにより付加的雑音を回避すること
    とを達成し、それにより、マルチバンド受信器信号が、スペクトル上分離されて
    保持されることができ、各々がｋ×ＦsampでシフトするＢ／ｋデータ格納経路上
    にＢストリームを多重化することを含む 請求項２記載の無線受信器。
  5. 【請求項５】 前記整合型フィルタは、多数のあり得る疑似雑音（ＰＮ）コ
    ード整列を同時に検索することにより迅速なＰＮ捕捉を助け、且つ 複数のチャネルのデータが、符号分割多元接続（ＣＤＭＡ）技術を用いる各帯
    域及びサンプリングされたデータ・ストリームの中に共存し、 複数の帯域及びサンプリングされたデータ・ストリームが、相関器の中の共通
    計算ハードウエアを共用し、 そこにおいて、汎用マルチチャネル受信器が、使用可能な資源を時間的に順序
    付けて、データ・シフト・レジスタに存在する複数の信号を同時に処理すること
    によりハードウエア上効率的な要領で実現される 請求項３記載の無線受信器。
  6. 【請求項６】 前記整合型フィルタは、Ｎ個のスライスのＭ段に組織化され
    、 当該Ｎ個のスライスのＭ段の各々は、ＰＮ捕捉相関器からのコード位相ハンド
    オフを受け入れることができ、且つ早い、オンタイム及び遅いの相関に対して別
    個の出力を、サンプリング速度に依存した間隔を有して与えることによりＰＮ追
    跡デスプレッダと成り、 典型的には２分の１チップ及びスライスが、データの流れと同じ方向において
    追跡のためハンドオフされ、且つ 相関基準係数が、所定の方向にシフトされて、シフトするデータを、追跡のた
    めデータを用いている最も左のスライスに対して、且つ捕捉のためデータを用い
    ている最も右のスライスに対して、同時に使用可能であることを可能にし、 各スライスは、捕捉基準係数ストリームを用い且つそれを右にシフトすること
    と、前の捕捉基準係数ストリームのハンドオフを受け入れ且つそれを捕捉された
    信号を追跡するため用いることとの間で選定することができる 請求項３記載の無線受信器。
  7. 【請求項７】 前記整合型フィルタは、単一の組み合わされた出力を生成す
    るため全ての使用可能なスライスにわたり積分するよう適合されているか、又は
    個々のスライスの積分が、高い残留搬送波オフセット又は高いシンボル速度の場
    合に後置処理するため選択的に出力されることができ、そこにおいて Ｎ×Ｍ段相関器幅全体が、積分相殺効果に遭遇することなしに直接組み合わさ
    れることができない 請求項６記載の無線受信器。
  8. 【請求項８】 前記整合型フィルタがスケーラブル捕捉相関器であり、 当該スケーラブル捕捉相関器は、Ｇ個の独立信号の最大を追跡するとき、残り
    のＮ−Ｇ個のスライスを用いて、新しい信号を検索することができるか、又は 落とされた信号の高速再捕捉のため、最初に、スライスは、所定の方向に順次
    に割り当てられ、しかし信号が交互に捕捉され又は落とされて、ある時間動作し
    た後に、スライス割当ては、たいていフラグメンテーションされるようになり、
    その結果捕捉相関器の不効率な使用をもたらし、且つ、このことを、追跡するス
    ライスを動的に交換するフラグメンテーション解消アルゴリズムを実現して連続
    的な最も右のスライスの数を最大にし従って捕捉を最適化することにより解決す
    る 請求項３記載の無線受信器。
  9. 【請求項９】 捕捉相関器の任意の幅を設定するのを可能にするグローバル
    ・マスクを含む請求項８記載の無線受信器。
  10. 【請求項１０】 前記受信器は、殆ど任意のコード速度追跡分解能（例えば
    、３Ｍｃｐｓでの３２ビットの数値的に制御された発振器（ＮＣＯ）に対して０
    ．００７ヘルツより良い）を有する複数のＧ個の独立ＮＣＯベースのＰＮコード
    発生器を含み、 全ての前記ＮＣＯは、整合型フィルタにおける全ての信号処理のため用いられ
    る同じクロックである単一の基準クロックを用いて動作し、且つ ＰＮコード位相を超精密に追跡することが、Ｇ個の独立位相累算器において維
    持され、 マルチチャネルＮＣＯが、処理速度が要求されたＮＣＯサンプリング速度を上
    回っている場合に対して、計算資源を共用し且つ位相累算レジスタをＲＡＭの中
    に実現することにより効率的に実現される 請求項３記載の無線受信器。
  11. 【請求項１１】 前記ＰＮコード発生器は、長さＬの任意のコード・シーク
    エンスを用いて、独立の同相／直角位相（Ｉ／Ｑ）コード発生のためのＬ×２の
    ランダム・アクセス・メモリ（ＲＡＭ）・ルックアップ・テーブルを用い、 使用可能なＲＡＭブロックの大きさに応じて、且つＮＣＯサンプリング速度が
    使用可能な処理速度より小さいかどうかに応じて、１チャネル当たり１つのＲＡ
    ＭブロックがＰＮシークエンスを格納するため要求されるか、又はＲＡＭブロッ
    クが、２つ以上のチャネルの間で共用されることができるかのいずれかである 請求項１０記載の無線受信器。
  12. 【請求項１２】 ＲＡＭベースのアーキテクチャは、データ・サンプリング
    速度（Ｆsamp）より非常に大きい処理速度（Ｆproc）を活用することにより、フ
    ィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）及び特定用途向け集積回
    路（ＡＳＩＣ）における高密度実現を利用し、且つ ＲＡＭが、効率的なハードウエア利用のため全てのデータ・シフトレジスタ、
    コード発生器及びＮＣＯのため用いられ、 更に、処理速度がデータ・サンプリング速度より大きいことに起因して、より
    少ない計算ハードウエアが、要求され、且つ（基本的にはＦsamp／Ｆprocに従っ
    て低減される）複数の段の必要性を満足させるため共用されることができる 請求項３記載の無線受信器。
  13. 【請求項１３】 ＰＮチップ整形多相補間フィルタを更に含み、当該ＰＮチ
    ップ整形多相補間フィルタは、知られている過去、現在及び未来のＰＮシークエ
    ンスに関連し、且つ予測された送信されたスペクトル整形特性に関連して、精密
    に知られているＰＮコード位相を利用して、前記整合型フィルタの基準波形を整
    形して、到来信号の歪みに一層密接に整合させ、それにより、特に１チップ当た
    りの単一のサンプルのみをタップする場合について、受信された信号の非同期サ
    ンプリング、及び基準波形の単一ビット量子化に起因した相関器実行損失を低減
    する、請求項１０記載の無線受信器。
  14. 【請求項１４】 ４つ以上のチャネル及び１つの帯域が、主要関心の別の信
    号を処理するため、ＧＰＳ信号を受信すること、従って周期的時間及び位置計算
    を導出すること、次いで残りの受信器資源を利用することに割り当てられ、且つ ＧＰＳからの時間の従って周波数の精密な導出は、局部基準発振器に対して固
    有の周波数誤差を測定し、且つ（長期間にわたるＧＰＳ地上局基準の精度に近づ
    くレベルまで）補正するのを可能にし、従って関心の主要信号に関して受信器性
    能を著しく改善する可能性を有する 請求項３記載の無線受信器。
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