KR100809118B1 - 수신 신호의 직접 획득 시스템 - Google Patents

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Abstract

긴 코드들을 이용하여 확산 스펙트럼 신호들의 직접 획득을 실행하는 신호 처리 구조가 공개된다. 이 기술들은 코드 정합 필터 뱅크들과 하드웨어 공유를 이용한 고도의 병렬화를 달성하는 기술이다. 한 실시예에서, 상부 및 하부 측파대역들은 동일한 확산 코드들을 가진 두 개의 독립적인 신호로 취급된다. 선호되는 실시예에서 교차-상관기는, 수신 신호 샘플들과 복제본 코드 시퀀스 샘플들의 병렬 단-시간 상관(STC)을 연산하는 CMF의 한 개 이상의 뱅크와, 연산된 STC의 이산-시간 퓨리에 분석을 이용하여 교차-상관 값들을 연산하는 수단을 포함한다. 퓨리에 분석 이전에 STC의 워드-크기들을 감소시키도록 코드 정합 필터들의 뱅크와 교차-상관 연산 수단 사이에 한 개 이상의 중간 퀀타이저가 부가적으로 배치될 수 있다. 이 기술은 두 개 이상의 구분된 측파대역들을 가진 어떤 신호와도, 그리고 BOC 변조 신호와도 함께 사용될 수 있다.

Description

수신 신호의 직접 획득 시스템{SYSTEM FOR DIRECT ACQUISITION OF RECEIVED SIGNALS}
본 발명은 신호 처리에 관한 것으로서, 특히, 이진 오프셋 캐리어 변조를 가진 신호를 포함한, 긴 코드를 이용한 확산 스펙트럼 신호들의 직접 획득을 실행하기 위한 신규한 구조(즉, 신호 처리 장치)에 관한 발명이다. 본 발명은 코드 정합 필터 뱅크와 그 외 다른 하드웨어 공유 기술을 이용하여 달성될 수 있는 바와 같이, 고도의 병렬화를 이끌 수 있는 신호 획득 방법에 관한 것이다. 발명은 무선항해 시스템, 통신, 그리고 레이더 시스템에 적용가능하다.
무선항해나 통신 분야에서 확산 스펙트럼 기술을 이용하는 것은 전기 공학 분야에서 잘 알려져 있다. 확산 스펙트럼 통신은 잡음 환경에서 높은 신뢰도를 요구하는 통신 분야에서 바람직하다. 확산 스펙트럼 시스템에는 여러 종류가 있으며, 그 예로는 직접 시퀀스 확산 스펙트럼(DSSS) 시스템, 주파수 하핑 시스템, 시간 하핑 시스템, 펄스 주파수 변조(또는 chirp) 시스템, 그리고 그 외 다양한 변종들이 있다. DSSS 기술을 이용하는 한가지 시스템은 GPS(Global Positioning System)이다. GPS는 지구를 돌면서 DS-SS 신호를 송신하는 위성의 배열이다. 수신기들은 자신의 위치를 결정하기 위해 여러 위성으로부터의 신호들을 처리한다. GPS 다운링크 신호들은 L-대역의 두 주파수로 현재 전송되고 있다. L1의 중심 주파수는 1575.42 MHz, L2의 중심 주파수는 1227.6 MHz이다.
GPS가 원래 설계되었을 때, GPS는 서로 다른 두 개의 서비스에 대응하는 무선항해용의 서로 다른 두 개의 다운링크 신호들로 구성되었다. 정밀 위치 서비스(PPS)는 승인된 사용자용으로 만들어진 것으로서, 정밀/암호화(precision/encrypted: P/(Y)) 코드 신호를 이용한다. 표준 위치 서비스(SPS)는 전세계 어떤 사용자도 이용할 수 있도록 한 것으로서, 저정밀 획득(coarse acquisition: C/A) 코드 신호를 이용한다. C/A 코드 신호가 L1에서만 현재 전송되고 있고, P(Y) 코드 신호는 L1과 L2 모두에서 전송된다.
GPS 및 BOC 변조용 M-코드 신호
GPS 현대화의 일부분으로, 미국 정부는 기존 GPS 신호에 추가하여 새로운 신호를 부가하고 있다. C/A 코드 신호(또는 동일한 변조를 가지나 다른 확산 코드와 데이터 변조를 가지는 신호)가 L2에서 전송될 것이다. 추가적으로, 군사용의 새로운 신호(M-코드 신호)는 L1 및 L2에서 전송될 것이다. M-코드 신호는 추가적인 기능과 성능을 제공하도록 설계되어, 현 GPS 신호의 수신과 호환되면서도 전파교란 저항을 향상시켰다.
M-코드 신호는 이진 오프셋 캐리어(BOC)라 표시되는 새로운 변조를 이용하며, 이는 기존 신호에 대한 스펙트럼 호환성 및 성능에 기여하고 있다. BCC 변조는 그 서브캐리어 속도와 확산 코드 속도에 의해 표현된다. M-코드 신호는 10.23 MHz의 서브캐리어 속도와, 5.115 MHz의 확산 코드 속도를 이용한다. 유럽 갈릴레오 방 식을 포함한 진보된 무선항해 시스템의 다른 발전사항은 BOC 변조의 이용을 또한 고려하고 있는 데, 이때, 서로 다른 서브캐리어 속도와 확산 코드 속도를 이용할 수 있다. BOC 변조의 한가지 중요한 특성은 이 변조 방식이 훨씬 폭좁은 상관 함수 피크를 제공하여, 잡음 및 다중경로에서 우수한 범위 정확도를 제공한다는 것이다. BOC 신호와 그 성질에 관하여는, John W. Betz의 “The Offset Carrier Modulation for GPS Modernization”, Proceedings of ION 1999 National Technical Meeting, Institute of Navigation; Brian C. Barker et al.., “Overview of the GPS M Code Signal”, Proceedings of ION 2000 National Technical Meeting, and John W. Betz, “Binary Offset Carrier Modulations for Radionavigation”, Navigation: The Proceedings of the Institute of Navigation, Fall/Winter 2001-2002를 참고할 수 있다. 그 내용들은 본원에서 참고로 인용된다.
BOC 변조를 이용한 신호의 직접 획득
M 코드 신호를 송신하는 GPS 위성들은 2003년에서야 서비스를 시작했다. M-코드 신호의 수신 및 처리를 위한 새 수신기들이 개발 중에 있다. GPS 신호 수신기 처리의 본질적인 태양은 신호 획득에 있는 데, 이때, 수신기는 수신 신호의 정확한 값에 그 내부 타이밍 및 주파수를 정렬시킨다. 획득이 시작되기 전에, 수신기의 내부 타이밍 및 주파수 기준들은 어떤 양만큼 오차를 보인다. 이 오차의 크기는 동작 조건, 수신기 설계, 신호 설계 등의 여러 요인에 따라 좌우된다.
송신 획득 보조기기의 도움없이 수신기가 획득을 실행하는 직접 획득은, 수신 신호의 시간 및 주파수-변조 버전에 대해 국부적으로 발생된 기준 신호를 교차- 상관시키는 과정을 포함한다. DSSS 처리에서, 기준 신호는 송신기에서 수신 신호의 스펙트럼을 확신시키는 데 사용되는 의사-잡음(PN) 시퀀스 코드의 복제본이다. 전파-간섭을 억제하는 DSSS 시스템의 기능은 PN 코드 심벌의 비, 또는 데이터 속도에 대한 칩 속도에 직접 비례한다. 시간 래그 및 주파수 오프셋에 대한 교차 상관은 복소 모호성 함수(complex ambiguity function)라 불린다. 교차 모호성 함수(cross-ambiguity function)의 크기가 최대를 얻을 때의 위치 좌표는 기준 신호를 수신 신호와 정렬시키는 시간 래그 및 주파수 오프셋을 보여준다.
직접 획득은 M 코드 신호의 획득을 위한 기본적 접근법이다. 도 1은 직접 획득 처리를 이해하는 데 도움이 된다. 직접 획득은 수신기의 불확정성 영역(102)을 나타내는 시간 및 주파수 값들의 세트에 대해 검색을 하는 과정을 포함한다. 이 영역(102)은 개별적인 시간 및 주파수 셀(104)로 양자화되는 것이 일반적이다. 수신기는 각각의 시간-주파수 셀(104)에 대한 테스트 통계(또는 메트릭(metric))를 연산하기 위해 승산-누적 처리(multiply-accumulate processing)를 실행한다. 동기화를 표시하는 지정 한도를 넘는 지를 결정하기 위해 메트릭을 테스트함으로서 적절한 시간 래그(또는 “코드 오프셋”)와 주파수 오프셋이 결정된다. 한도를 넘는 메트릭을 가진 모든 셀(106)들은 신호가 획득되었음을 획득 처리가 선언하기 전에 확인 과정을 거친다.
몇 개의 확산 코드 주기로부터 수백만개의 확산 코드 칩 주기까지 변할 수 있는 시간 불확정성 윈도(108)에 대한 주된 기여요소는, 시스템 클럭의 절대적 비정확도와 상대적 비정확도, 송신기와 수신기 간의 알려지지 않은 거리, 그리고 코 드 주기를 포함한다. 일반적으로, 셀(110)의 시간-도메인 크기는 칩 주기의 반이다(즉, 교차-모호성 함수의 피크와 그 첫 번째 0 값 사이의 거리이다).
알지못하는 수신기 발진기의 드리프트와 도플러 시프트는 주파수 불확정성(112)의 주된 소스이고, 고정형 송신기 및 수신기 경우의 수십 Hz로부터 고속 플랫폼에 설치된 수신기 및 송신기 경우의 kHz 단위까지 범위를 가질 수 있다. 셀(114)의 주파수-도메인 크기는 일반적으로, 직접 획득 처리에서 사용되고 있는 코히어런트 인티그레이션 시간의 역수의 반이다.
시간 및 주파수 불확정성 영역(102)에 대한 검색은 직렬 검색 또는 병렬 검색으로 실행될 수 있다. 직렬 검색 방법과 병렬 획득 방법 간의 한가지 차이점은 한번에 검색되는 셀(104)의 수에 있다. 직렬 검색 방법은 한번에 한 개의 시간-주파수 셀(104)을 연산하고 분석한다. 병렬 방법은 단-시간 상관 처리의 선택된 구현 방법에 의해, 그리고 동시에 연산되는 교차-상관의 수에 의해, 주로 구별된다. 병렬 방법들은 여러개의 시간-주파수 셀(104)을 지닌 양자화된 상관 타일(116)을 연산한다. 예를 들어, 타일은 800Hz x 5밀리초가 되는 크기를 가질 수 있다.
병렬 방법은 코드 정합 필터(code-matched filter: CMF)를 이용하여 하드웨어적으로 구현되는 경우가 자주 있다. 이 경우에 수신 신호의 샘플링 속도에 비례하는 속도로 새 상관 샘플들을 연산한다. CMF는 한정-임펄스 응답형 구조를 이용하여, 공급되는 입력 신호들을 국부적으로 발생된 기준 신호와 상관시킨다. CMF 내에서, 확산 코드 값들은 필터 탭으로 취급되고 반-영구 레지스터에 저장된다. CMF는 다양성을 가진다. 왜냐하면, CMF는 시간-도메인 방법, 주파수-도메인 방법, 또는 두 개의 조합을 이용하여 구현될 수 있기 때문이다.
직접 획득 처리를 위한 기존의 설계는 그 전체 대역폭에 대해 신호를 처리하며, 이때, 교차 모호성(또는 상관) 함수의 피크에 두 개 이상의 샘플들이 나타나는 것을 보장하도록 구축된 샘플링 속도의 디지털 처리를 이용한다. M-코드 신호의 상관 함수가 폭좁은 피크를 가지기 때문에, 이 접근법에서는 샘플링 속도가 높아야 한다. 또한, 직접 획득 처리를 위해 필요한 산술 연산 속도가 샘플링 속도의 제곱에 대략 비례하기 때문에, 기존 접근법들은 BOC 변조의 직접 획득을 위해 연산측면에서 복잡한 방법들을 이끈다. 실제로, 확산 스펙트럼 신호 획득의 숙련자들은 M 코드 신호의 CMF 구조들을 이용한 비-도움형 직접 획득이 매우 복잡하고 수십년동안 그 구현이 실용적이지 못함을 지적하였다.
본 발명은 이진 오프셋 캐리어(BOC) 변조용의 특별한 기능과 함께, DSSS 신호같은 수신 신호를 처리하는 획득 단계에서 고도의 병렬화를 달성하는 효율적 하드웨어 교차-상관 설계 및 이 설계를 이용한 신호 처리 구조(SPA)를 제공한다. 병렬화는 상관 설계나 SPA에 의해 요구되는 하드웨어를 해당하는 양만큼 증가시킴없이 구현된다. 본 발명에 따른 SPA를 이용하면, 간섭이 심한 경우에도 수신기가 수신 신호를 시간 및 주파수 측면에서 신속하게 정렬시킬 수 있다. 본 발명은 공지 설계에 비해 여러배 빠른 검색 속도를 구현할 수 있다.
발명의 한가지 신규한 태양은 GPS M 코드 신호에 존재하는 것처럼, BOC 변조의 상부 및 하부 측파대역을 활용한다는 점이다. 구체적으로 말하자면, 상부 및 하부 측파대역들이 동일한 확산 코드를 가진 두 개의 독립적 신호로 취급된다는 것이다. 이로 인해, 기존 직접 획득 설계에 비해 낮은 샘플링 속도를 이용할 수 있다.
발명의 또다른 태양은 다수의 실시예에 사용되는 코드 정합 필터 뱅크에 대한 고도의 하드웨어 재활용을 달성한다. 이때, 하드웨어의 예로는 멀티플라이어, 애더, 데이터 시프트 레지스터 등이 있다. 이로 인해, 캐리어 신호의 동상(I) 및 직각 위상(Q)을, 상부 및 하부 측파대역을, 그리고 홀수 및 짝수 샘플링을 개별적으로 처리할 수 있다.
아래 설명되는 기술들에 따르면 교차-상관 수단과 SPA를 구현하는 ASIC나 FPGA의 온-칩 메모리를 최소화시킬 수 있다. 선택된 실시예들은 부분 코히어런트 합들에 대한 어떤 중간의 온-칩이나 오프-칩 메모리를 요구하지 않으며, 비-코히어런트 인티그레이션 결과를 저장하는 용도로만 오프-칩 메모리를 이용한다.
첫 번째 실시예에서, 본 발명은 수신 DSSS 신호를 획득하기 위한 SPA를 제공한다. SPA는, 지정 샘플링 속도로 수신 DSSS 신호를 샘플링하는 수단과, 교차-상관 값들을 얻기 위해, 수신 DSSS 신호의 스펙트럼을 확산시키는 데 사용되는 의사-임의 잡음(PN) 코드 시퀀스의 국부-발생 복제본의 샘플들에 대해, 샘플링된 DSSS 신호의 시간 및 주파수-시프트 버전을 병렬 방식으로 교차-상관시키는 수단을 포함한다. 교차-상관 수단에 연결되는 도플러 컴펜세이터(Doppler compensator)가, 수신 DSSS 신호의 시간-컴팬딩(time-companding)으로부터 발생하는 오정렬 효과를 보상하기 위해, 교차-상관 값들을 사전처리한다. 상관 메트릭을 얻기 위해 보정된 교차-상관 값들의 그룹을 비-코히어런트 방식으로 통합하는 인티그레이터(integrator)가 상기 코드 도플러 컴펜세이터에 연결된다.
선호되는 실시예에서, 상기 교차-상관 수단은, 수신 신호 샘플들과 복제본 코드 시퀀스 샘플들의 단-시간 상관(short-time correlations: STC)을 병렬로 연산하기 위한 코드 정합 필터들의 한 개 이상의 뱅크, 그리고, 연산된 STC의 이산-시간 퓨리에 분석(discrete-time Fourier analysis)을 이용하여 교차-상관 값들을 연산하는 수단을 포함한다. 퓨리에 분석 이전에 STC의 워드-크기를 감소시키기 위해, 상기 코드 정합 필터의 뱅크와 상기 교차-상관 연산 수단 사이에 한 개 이상의 중간 퀀타이저가 배치될 수 있다. 이로 인해, 모든 차후 처리과정에 대해 본 실시예들의 하드웨어 복잡도를 감소시킬 수 있다.
상기 코드 정합 필터들은 수신 DSSS 신호 샘플들의 동상(I) 및 직각위상(Q) 성분들을 인터리빙함으로서, 그리고 인터리빙된 성분들에 대한 STC를 파이프라인 방식으로 연산함으로서, 교차-상관에 있어서 승산 및 누산 하드웨어를 재사용할 수 있다. 본 실시예에서, CMF는 수신 신호 샘플링 속도의 두배로 동작하고, 각각의 코드 정합 필터는 인터리빙된 성분들을 홀딩하기 위해 한 개의 탭마다 두 개의 데이터 시프트 레지스터를 구비한다.
선택된 실시예에서, SPA는 이진 오프셋 캐리어(BOC) 신호처럼, 다중 측파대역을 가진 수신 DSSS 신호로부터 두 개 이상의 측파대역을 디지털 방식으로 선택하여 리샘플링하는 수단을 포함한다. 선택되어 리샘플링된 측파대역의 샘플들은 파리프라인 방식으로 유사하게 인터리빙되어 CMF에 의해 처리된다. 본 실시예에서, 각각의 코드 정합 필터들은 인터리빙된 측파대역 데이터를 홀딩하기 위한 추가의 데이터 시프트 레지스터를 구비하고, 각각의 코드 정합 필터는 선택된 측파대의 수와 지정 샘플링 속도의 곱의 두배와 같은 속도로 동작한다. 네 개의 측파대역이 선택될 경우, CMF는 수신 신호 리샘플링 속도의 네배로 동작할 것이며, 이에 따라 하드웨어 재활용 인자는 4가 된다. 이 두 측파대역 각각의 I 및 Q 성분이 인터리빙되고 코드 정합 필터들이 이에 따라 고속으로 동작할 경우, 하드웨어 재활용 인자는 8로 증가할 수 있다.
상기 교차-상관 수단은, 수신한 DSSS 신호를 통상 칩 속도의 정수배와 같은 속도로 리샘플링하는 수단을 포함하고, 각각의 코드 정합 필터는 교차-상관 값들을 연산함에 있어, 이전 클럭 사이클로부터 부분 합들을 저장하고 부분 합들을 더하기 위한 하드웨어를 포함하는 관련 합계 네트워크를 구비한다. 이러한 부분 상관 합들의 재활용에 의해, 정수배와 같은 인자만큼 각각의 CMF에 요구되는 멀티플라이어(그리고 관련 합계 하드웨어)의 수가 감소한다.
부가적인 코드 도플러 컴펜세이터는 수신한 DSSS 신호와 복제본 코드 시퀀스의 주파수-시프트된 버전에 대응하는 교차-상관 값들의 입력 스트림에 지연을 제공하는 지연 수단, 그리고, 비-코히어런트 인티그레이션 카운터 값들을 바탕으로 제공될 적절한 지연을 선택하는 수단을 추가로 포함한다. 선호되는 실시예에서, 이는 도플러 주파수 의존 지연의 저정밀 및 정밀 조정을 위한 다수의 정수 및 소수 지연 라인들을 이용함으로서 달성된다. 코드 도플러 보상 회로는 필터 계수들의 기연산된 룩업 표와 정수 카운터를 이용하여(일례에 해당), 가변 수치의 비-코히어런트 인티그레이션에 대해 초기화되고 증가되거나 업데이트된다.
또하나의 실시예에서, 본 발명은 수신 다중대역 입력 신호를 획득하는 신호 처리 구조(SPA)를 제공한다. 상기 신호 처리 구조는, 수신 다중대역 입력 신호로부터 다중 측파대역을 선택하는 수단, 교차-상관 값들을 얻기 위해, 각기 선택된 측파대역의 시간 및 주파수 시프트 버전에 대해, 수신 DSSS 신호의 스펙트럼을 확산시키는 데 사용되는 의사-임의 잡음(PN) 코드 시퀀스의 국부-발생 샘플링 복제본들을 교차-상관시키는 수단, 상관 메트릭을 얻기 위해 교차-상관 값들을 비-코히어런트 방식으로 조합하는 인티그레이터, 그리고 상관 메트릭의 크기들이 검출 한도를 넘는 지를 검출하는 검출기를 포함한다. 본 실시예의 SPA는 각기 선택된 측파대역의 버전들을 얻기 위해, 지정 샘플링 속도로 각각의 선택된 측파대역을 다운-샘플링하는 수단을 추가로 포함할 수 있다. SPA는 각각의 선택된 측파대역의 버전들을 독립적으로 양자화하기 위한 한 개 이상의 (독립적으로 제어가능한) 중간 퀀타이저, 그리고, 상기 퀀타이저의 로딩 인자를 제어하기 위한 회로를 추가로 포함할 수 있다.
비-코히어런트 인티그레이션 수단은 복제본 코드 시퀀스와 수신 신호 간의 상대적 타이밍을 제어하여, 각각의 새로운 시간 불확정성의 시작시 칩 경계에 복제본 코드 시퀀스를 재정렬시킨다. 교차-상관 값들의 그룹간 시간상으로 겹쳐지는 코드 시퀀스 세그먼트들은, 코드 도플러 처리로부터 발생하는 유효하지 않은 샘플들, 상관 타일의 종료시 상관 피크를 검출하는 상황으로부터 발생하는 포스트 피크 검출 아이들 시간, 그리고 코드 도플러 효과의 결과로 처리에 가용한 샘플들 수의 변화를 보상한다. 비-코히어런트 인티그레이션 수단은, 타일의 다수의 처리 블록들 간에 이음새없는 스위칭을 지원하기 위해 일련의 비-연속 코드 시퀀스 세그먼트들을 지닌 코드 정합 필터 레지스터들의 로딩(loading) 및 스와핑(swapping)을 실시하고, 그리고 시간 불확정성들을 스위칭할 때, 국부 기준 코드와 함께 심벌 경계에 수신 신호의 오정렬을 제어하는 수단, NCI(Non-Coherent Integration) 처리 중 해당 시간 오프셋에 대해 새 블록의 개시를 제어하는 수단, NCI 처리 종료시 코드 도플러 처리 및 유효 데이터로부터 유효하지 않은 데이터를 구분하는 신호를 제어하는 수단, 그리고, 해당 시간 불확정성에 대해 NCI 처리의 종료시 비사용 신호의 폐기를 제어하고 다음 시간 불확정성에 대해 NCI 처리의 시작을 조율하는 수단을 포함한다.
도 1은 병렬 검색 타일을 포함하는 그룹과 다수의 개별 셀 들로 구성되는 시간 주파수 불확정성 영역의 도면.
도 2는 본 발명에 따른 신호 처리 구조의 한 실시예의 도면.
도 3은 본 발명에 따른 신호 처리 구조의 한 실시예의 추가적 태양 도면.
도 4는 본 발명에 따른 교차-상관 수단의 동작을 설명하는 도면.
도 5는 공지 기술에 존재하는 전형적인 코드 정합 필터 설계의 도면.
도 6은 I 및 Q 인터리빙을 통해 하드웨어 공유를 이용하는 신호 처리 구조의 도면.
도 7A, 7B는 기준 신호(또는 복제본 코드) 레지스터 공유를 통한 하드웨어 공유를 이용하는 코드 정합 필터의 블록도표.
도 8은 본 발명에 따른 코드 도플러 보상 수단의 도면.
도 9는 구분된 측파대역 처리를 이용하는 신호 처리 구조의 도면.
도 10은 I 및 Q 측파대역 데이터 인터리빙을 통해 하드웨어 공유를 이용하는 신호 처리 구조의 도면.
도 11은 I 및 Q 측파대역 데이터 인터리빙을 통한 하드웨어 공유와 기준 신호(또는 복제본 코드) 레지스터 공유를 이용하는 신호 처리 구조의 도면.
도 12는 제어 유닛(227)의 사이클을 포함하는 상대적 타이밍 및 단계들의 도표.
아래의 설명 대부분이 BOC 변조된 신호, 특히 BOC(10,5) 변조를 이용한 M 코드 GPS 신호에 대한 GPS 수신기를 다루지만, 특정 실시예의 설명은 예시적 목적이며 제한적이지 않다. 예를 들어, 설명되는 교차-상관은 교차될 신호가 스펙트럼 신호로 확산되지 않게 되는 시스템에서 사용하기에 또한 적합하다.
본원에서 설명되는 교차-상관 및 신호 처리 구조는 각각 현재 기술에 비해 하드웨어 효율의 증가를 가능하게 한다. 상기 각각의 구조는 SPA에서 또는 다른 설명되는 기술혁신과 결합하여 발견될 수 있는 독립적인 기술을 이용한다.
아래에 설명되는 개략적 설명은 구현하기에 적합하면서 최적의 성능을 제공하는 집적회로 설계를 가능하게 한다.
이해를 도모하기 위해, 수많은 기술혁신을 포함한 SPA의 획득에 대한 설명이 제공되며, 뒤이어 SPA 각각의 특성에 대한 보다 상세한 설명이 이어진다. 설명의 단순화를 위해 설명된 제 1 SPA와 별도로 몇몇 기술혁신이 설명될 것이지만, 당업자들은 어떻게 이러한 기술이 통합될 것인가를 충분히 이해할 것이다.
병렬 교차-상관 엔진을 이용하는 SPA 획득 및 이어지는 도플러 보상 및 비-코히어런트 인티그레이션(Acquisition SPA Employing Parallel Cross-Correlation Engine Followed By Doppler Compensation And Non-coherent Integration
본 발명의 한 실시예에 따른 병렬 방식으로 DSSS 신호를 획득하는 SPA(200)가 도 2에 주어진다. SPA(200)는 수신된 DSSS 신호(204)의 프리-컨디셔너(202)를 포함하고, 특히 아날로그-대-디지털 컨버터(ADC)(205), 지정된 샘플링 비율로 샘플링 및/또는 리샘플링(re-sampling)하기 위한 수단(206), 하나이상의 선택적 중간 양자화기(208), 측파대 선택 모듈(210), 및 인터리버(224)를 포함하는 것이 선호된다. 교차-상관 수단(212)은 국부 PN 코드 생성기(214)로부터 획득된 반복 PN 코드 시퀀스(213)의 샘플과 함께 상기 프리-컨디셔닝 수단 출력(228)의 시간 및 주파수 이동된 버전을 교차-상관한다. 이후, 선택적 코드 도플러 컴펜세이터(216)는 도플러로 인한 신호 컴팬딩(companding) 효과를 보상하고, 뒤에 메모리-버퍼(220)를 갖는 비-코히어런트 인티그레이터(218)가 이어지고, 상기 비-코히어런트 인티그레이터(218)는 시간 및 주파수 오프셋의 검색을 나타내는 다중 보상된 교차-상관 값(217)을 적분(integrate)한다. 검출기 모듈(222)은 임계값과의 비교를 통해 상관 피크(peaks)를 발견하기 위하여 테스트 통계(또는 메트릭(metrics))를 포함하는 상기 비-코히어런트 인티그레이터(218)의 출력(219)을 수용한다.
프리컨디셔너(202)는 교차-상관을 위한 비교에서 수신된 신호(204)를 비교하 고 전-처리(pre-process)한다. 다양한 실시예에서, 샘플링 수단(206)은 ADC(205)를 이용하여 지정된 비율로 수신된 신호 샘플링을 수행할 수 있고, 그리고 상기 샘플링된 신호의 동상(in-phase)(I) 및 직교(quadrature)(Q) 위상 성분을 리샘플링한다. 하나이상의 중간 양자화기(208)는 샘플링된(또는 리샘플링된) 데이터를 양자화하기 위한 일부 실시예에 이용된다. 그리고, 일부 실시예는 아래에 설명될 것이지만, 다중-측파대 수신된 신호의 하나이상의 측파대를 선택하기 위한 측파대 선택 모듈(210)을 포함한다. 측파대 선택 및/또는 I/Q 리샘플링을 포함하는 상기 실시예들은 또한 입력을 위한 다중 샘플 스트림을 상기 교차-상관 수단(212)으로 결합하기 위한 인터리버(224)를 포함한다.
상기 교차-상관 수단(212)은 상기 전송된 DSSS 신호의 스펙트럼을 확산하는데 사용된 슈도(pseudo) 랜덤 노이즈(PN) 코드 시퀀스의 국부적으로 생성된 복제의 샘플과 함께 샘플링된 수신 신호의 시간 및 주파수 이동된 버전을 병렬 방식으로 교차상관한다. 상기 교차-상관 수단(212)은 능동 상관기(가령, 승가산기), 수동 상관기(가령, CMF), 또는 능동 및 수동 수단을 결합하는 하이브리드(가령, 단기(short-term) 상관을 더하기 위해 가산기 뱅크(band)가 이어지는 단기 상관을 수행하는 단일 CMF)를 이용하여 구현될 수 있다. 각각의 실시예에서, 주파수를 가로지는 상관은 뱅크엔드(bankend) 이산 퓨리에 분석(가령, FFT(Fast Fourier Transform)), DFT(Discrete Fourier Transform), Winograd Fourier Transform, 또는 Walsh Transform)을 이용하여 이루어질 수 있다.
게다가, 비-코히어런트 인티그레이터(NCI(218))는 높은 수준의 노이즈 및 간 섭으로 DSSS 신호를 획득하기 위해 상기 수신기의 능력을 확장하는데 사용될 수 있다. 이는 단일 시간-주파수 타일(tile)을 형성하기 위해 지정된 수의 상관 블록을 추가하여 수행된다. 각각의 상관 블록은 상기 CMFB에 의해 생성된 상관 벡터의 세트이다. 상관 블록은 시간-주파수 타일에 치수상 동일하다. 긴 비-코히어런트 적분 동안, 코드 도플러 컴펜세이터(216)는 검출 성능을 향상시키는데 사용될 수 있다. 코드 도플러 컴펜세이터(216)는 교차-상관 수단(212)에 연결되고, 상기 교차-상관 수단(212)에 의하여 출력되는 교차-상관 값 출력을 전-처리함으로써, 상기 수신된 DSSS 신호의 시간-컴팬딩에 의한 정렬불량(misalignment) 효과를 보상하게 된다. NCI(218)는 상관 메트릭을 획득하기 위해 상기 보상된 교차-상관 값들을 적분한다.
비-코히어런트 적분 이후, 상기 검출 모듈(222)은 상기 상관 메트릭이 검출 임계값을 초과하는가를 검출하는데 이용되고, 따라서 상기 DSSS 신호가 획득되었는지를 결정한다. 검출 모듈(222)은 상기 수신된 신호와 상기 복제 신호가 정렬되지 않을 때 교차-상관 값의 평균 크기를 추정하기 위한 노이즈 플로어 추정기(254)를 포함하고, 그리고 검출 로직(223)을 포함한다. 여기서, 상기 평균 값은 노이즈 플로어(noise floor)로 일컬어진다. 검출 임계값은 상기 노이즈 플로어를 검출 임계값 오프셋(초 당 잘못된 알람의 원하는 수에 의존함)과 곱하여 계산된다.
코드- 정합된 필터 뱅크 상관기를 이용한 교차-상관(Cross-Correlation Using A Code-Matched Filter Bank Correlator )
병렬 방식으로 교차-상관을 계산하는 몇 가지 방법 중에서, 선호되는 방법은 CMFBC(Code-matched filter Bank Correlator)를 이용하는 것이다. 현재의 기술혁신 이 없을 경우, 교차-상관을 위해 CMFBC를 이용하는 SPA 구조의 단순화된 버전은 1990년 12월 IEEE Globecom 90에서 M. K. Sust, 등의 "Rapid Acquisition Concept for Voice Activated CDMA Communications" 1992년 4월 IEEE Journal on Selected Areas in Communications, Vol. 10, No 3에서 E. Sourour, 등의 "Direct-Sequence Spread-Spectrum Parallel Acquisition in Nonselective and Frequency-Selective Rician Fading Channels", 및 1993년 4월 Electronic and Communication Engineering Journal에서 G. R. Povey 등의 "Simplified matched filter receiver design for spread spectrum communications applications"에서 발견될 수 있고, 그 내용은 본원에서 참조로 인용된다.
도 3은 완전히 병렬 방식으로 코드 생성기(214)에 의해 생성된 복제 코드(213)의 저장된 샘플(230)과 함께 상기 프리컨디셔닝 수단(202)으로부터 디지털화된 신호 출력(228)의 교차 상관을 수행하는데 이용되는 CMFBC(226)의 실시예를 보여준다. 상기 CMFBC(226)는 길이 NT의 단기 상관(234)(STC)를 계산하는 NfCMF(232)의 뱅크를 포함하고, 뒤에 서로 다른 주파수 오프셋을 통해 상기 STC(234)를 코히어런트하게 적분하는 FFT 구조(236)이 이어지며, 따라서 일련의 테스트 통계(238)를 계산하게 된다. 상기 NfCMF(232)의 뱅크와 FFT(236) 사이에 삽입된 하나이상의 양자화기(252)의 목적은 아래에서 설명될 것이다.
도 4에서, 각각의 CMF(232)는 하나이상의 데이터 쉬프트 레지스터(240), 복제 코드 샘플(230)을 저장하기 위한 코드 탭 레지스터(248), 곱셈기 어레이(242), 및 부분적인 상관 곱을 합하기 위한 지원용 합산 네트워크(244)(가령, 단일 덧셈기 성분으로서 단순하게 표시된 덧셈기 트리)를 포함한다. 상기 합산 네트워크(244)는 아래의 덧셈기 성분들로 구성된다:
Figure 112005018748232-pct00001
각각의 CMF(232)는 저장된 복제 코드 시퀀스 샘플(230)과 서로 다르게 지연된 프리-컨디셔너 출력 신호(228)의 버전과의 상관을 실행한다. 다른 지연은 상기 프리컨디셔너(202)의 출력에 연결된 NT 탭 지연 라인으로써 구현될 수 있다. 아래에서 보다 상세히 설명될 것이지만, 선택된 실시예에서 프리컨디셔너 출력 신호(228)는 수신된 신호(204)의 상측 측파대 및 하측 측파대의 동상(I) 및 직교(Q) 성분일 수 있다. 이는 각각 NT 탭을 필요로하는 네 개의 필터링 동작을 나타낸다. 동일한 복제 코드 시퀀스 샘플(230)이 각각의 CMF(232)에서 사용되므로, 하드웨어 최적화를 위한 잠재성이 존재한다. 디지털화된 신호 데이터는 데이터 메모리로 순차적으로 쓰여진다. 각각의 CMF(232)에서, 디지털화된 신호(228)와 주어진 코드 오프셋에 대한 복제 샘플(230) 사이의 내적은 한꺼번에 생성된다. 입력 신호 데이터 쉬프트-레지스터(240)의 각 성분은 곱셈기 어레이(242) 내의 상응하는 곱셈기를 이용하여 코드-탭 레지스터(248)에서 상기 탭의 상응하는 성분에 의해 곱해진다. 합산 네트워크(244)는 이후 곱셈기 출력 신호(245)를 합산한다.
코히어런트 적분에 필요한 모든 승가산기(MAC)의 동작이 하드웨어에서 구현 될 때, 중간 저장장치가 부분적인 교차-상관 합계를 저장할 필요는 없다. 이는 병렬 능동 상관기 또는 하이브리드 능동-수동 교차-상관 수단을 이용하는 현재의 구조와는 대조적인데, 상기 현재의 구조는 코히어런트 적분을 계산하기 위하여 산술 자원을 재사용하고 중간 메모리 저장장치용 큰 패널티(penalty)와 같은 단점이 있다. 상기 PN 코드 시퀀스 샘플(230)은 매 클럭 사이클마다 업데이트되지는 않지만, 필터 탭으로 다루어지며 반영구적인 코드-탭 레지스터(248)에 저장된다.
도 3에서, NfCMF(232)의 뱅크는 상기 백엔드 FFT 구조(236)에 필요한 모든 부분적인 STC(234)를 동시에 계산한다. 상기 CMFBC(226)(및 SPA(200))를 빠른 솔루션(fast solution)으로 만들게 하고 유일한 솔루션은 부분적인 상관 합계를 저장하기 위해 중간 메모리를 필요로 하지 않기 위해서는 모든 필요한 부분적 교차-상관 값(234)을 동시에 계산할 수 있어야 한다. 입력 신호(228) 및 복제 코드 데이터의 서로 다른 세그먼트 상에서 STC(234)를 계산하기 위해서는 하나의 큰 CMF를 이용하기보다는 길이 NT의 NfCMF(232)가 이용된다. NT는
NT = (Ni * FS)/Nf
를 바탕으로 선택된다.
이때, Ni는 원하는 코히어런트 적분 시간이고, FS는 수신된 신호 샘플링의 비율이고, 그리고 Nf는 단기 CMF의 수이다.
각각의 새로운 입력 신호(228)에 있어서, 각각의 CMF(232)는 하나의 NT-길이 의 STC를 계산한다. 상기 STC 길이 NT는 FS/NT가 병렬로 검색될 주파수 불확실성(uncertainty)의 범위보다 크거나 같도록 설계된다. 2*Nf-포인트 FFT(제로 패딩된(zero padded))는 이후 백엔드 FFT 구조(236)에 의해 상기 STC(234)로 인가된다. 제로-패딩은 주파수 빈(bins)과 감소하는 스칼로핑(scalloping) 손실 사이의 인터폴레이팅(interpolating)의 편리한 방법이다. 이는 코히어런트 프로세싱 이득을 제공하는 반면 적절한 주파수 해상도로써 원하는 주파수 불확실성을 해결한다. FFT 프로세싱 이후에는, 추가적인 비-코히어런트 프로세싱에 대한 준비에서 각각의 주파수 대역에 대하여 추정기가 이용된다.
I 및 Q 신호 성분을 처리하기 위한 CMF 하드웨어 공유( CMF Hardware Sharing for Processing I and Q Signal Components
종래의 기술들은 수신된 신호의 동상(I) 및 직교 위상(Q) 성분을 처리하기 위하여 개별 하드웨어를 이용한다. 이는 도 5에 도시되어 있고, 이때 상기 I 및 Q성분은 상관 하드웨어(50, 52)의 개별 세트를 이용하여 도시된다.
대조적으로, 도 6에서 SPA(200)의 선택된 실시예는 프리컨디셔닝된 수신된 DSSS 신호(204)의 I 성분(264) 및 Q 성분(266)으로써 상기 복제 코드 시퀀스 샘플(230)을 교차-상관함에 있어서, 곱셈기(260) 및 합산 네트워크(262) 하드웨어를 재사용하는 하나이상의 CMF(232)를 이용한다. I 및 Q 성분이 획득되는 프로세서의 간단한 설명이 아래에 주어진다. 다운-컨버전 및 필터링 이후, 수신된 신호(204)는 ADC(205)에 의해 디지털로 전환되고 I 및 Q 성분(264, 266)을 획득하기 위해 프리 컨디셔너(202)의 샘플링 모듈(206)에 의해 지정된 샘플링 비율로 샘플링된다. 상기 I 및 Q 성분은 하나이상의 CMF(232)에 의해 파이프라인 방식으로 프로세싱하도록 이후 인터리버(224)에 의해 인터리빙된다. 입력 데이터를 두 번 처리하기 위해서, 이 실시예에서 상기 하나이상의 CMF(232)는 수신된 신호가 샘플링되었던 샘플링 비율의 두 배로 동작한다. 추가적으로, 상기 하나이상의 CMF(232) 각각은 필터 탭(268) 당 두 개의 데이터 쉬프트 레지스터(240)를 가짐으로써 상기 인터리빙된 I 및 Q 성분을 일시적으로 저장하고 반면 다른 성분은 상관되어 진다.
도 6에서는, 복제 코드(230)의 샘플로써 상기 I 및 Q 성분(264, 266)의 교차 상관을 실행하는 CMF(232)가 도시되어 있다. 결과적으로, 두 개의 교차-상관에 대하여 상기 곱셈기(260)의 단 하나를 재사용하는 필터 구조가 구현될 수 있다. 입력 신호 데이터 쉬프트 레지스터(240)의 수가 일정하게 유지되지만, 이러한 최적화는 곱셈기(260) 및 기준 코드 레지스터(248)의 필요한 수에 있어서 2개의 감소 인자를 만들고, 그리고 필요한 합산 네트워크(262) 덧셈기의 관련된 수를 줄인다. CMF 하드웨어가 본 발명을 구현한 ASIC 또는 FPGA의 크기를 지배하기 때문에, 상기 I 및 Q 샘플 처리를 파이프라인하면, 대략 2의 인자만큼 칩 하드웨어에서 전체 감소를 만들어낸다.
샘플링된 기준 PN 코드를 처리하기 위한 CMF 하드웨어 공유(CMF Hardware Sharing for Processing Sampled Reference PN Codes)
본 발명에 따른 CMF(232)를 구현하기 위하여 선호되는 수단은 하드웨어 요건이 감소된 최적화된 합산 네트워크를 이용한다. 일부 실시예에서, 샘플링 모듈 (206)은 전송기에서 신호에 인가된 명목(nominal) 칩(또는 "확산 코드(spreading code)" 비율의 정수배와 동일한 비율로 상기 수신된 신호(204)를 리샘플링하는 수단을 포함한다. 이러한 실시예에서 이용된 각각의 CMF(232)는 다수의 곱셈기를 가지며, 상기 다수의 곱셈기의 필요한 수는 특정 CMF 디자인에 대하여 선택된 정수배로 나누어질 수 있다. 각각의 합산 네트워크는 특별한 상관 합계를 저장하고 상기 교차-상관 값을 계산함에 있어 이전의 클럭 사이클로부터 부분적인 상관 합계를 더하도록 구성된다.
수신된 신호(204)가 상기 복제 코드 시퀀스(즉, 확산 코드) 신호(c)의 비율의 대략 M 배로 샘플링되고, 적분 NT가 M의 정수배라고 가정하면, 교차-상관 함수 y(n)은 아래와 같다:
만일 y(n)이 아래와 같으면,
Figure 112005018748232-pct00002
상기 교차-함수는 부분합의 합계로 다시 쓰여질 수 있다:
Figure 112005018748232-pct00003
이때, NT 는 단기 상관의 길이이고, Ci는 ith 필터 탭이며, x(n)은 입력 신호 이고, 그리고 y(n)은 출력 신호이다.
방정식 1을 이용하면, y(n)은 y(n-1)의 함수로 추가로 다시 쓰여질 수 있다:
y(n) = y(n-1) + Bn - Bn -M+1
이는 상기 y(n)이 길이 NT/M의 코드-정합 필터만을 이용하여 추정될 수 있음을 암시한다. 따라서, 이러한 혁신으로써, 곱셈기의 수 및 CMF의 합산 네트워크에서 지원용 덧셈기의 수는 인자 M 만큼 감소될 수 있다.
이는 네 개의 탭(268)을 갖는 단순한 CMF(232)를 보여주는 도 7A 및 7B를 이용하면 가장 잘 이해된다. 동일한 기준 코드 샘플 c(0), c(1)에 입력 신호 X(n)의 동일한 샘플 X(1), X(3)을 두번 곱하도록 네 개의 곱셈기(260)를 이용하고 그리고 연속적인 클럭 사이클에서 다른 CMF 출력 신호 Y(0) 및 Y(1)에 대하여 동일한 부분곱 c(0)X(1)(270) 및 c(1)X(3)(272)를 두번 획득하기 보다는, 상기 CMF(232)는 데이터 쉬프트 레지스터(274) 내에 제 1 계산되는 상기 곱의 부분합을 저장하고, 이후 다음의 순차적인 CMF 출력 신호를 계산하는데 상기 부분합을 재사용한다. 상관 블록 경계에서의 변환점(transition)에서 또는 새로운 시간-주파수 타일의 시작에서, 프로덕트 레지스터(274)의 부분합은 소거되어야 하는데, 그 이유는 새로운 상관 블록이 이전의 상관 블록의 기준 코드에 의해 생성된 부분적 프로덕트에 의해 오류가 생길 것이기 때문이다. 또 다른 선택사항은 상기 파이프라인이 소거될 때까지 변환점에서 상기 CMF로부터 출력을 무시하는 것이다.
이러한 접근 방식은 2의 추가 인자만큼 상관기 탭(268)의 수를 줄여준다. 입 력 신호에 대한 입력 데이터 쉬프트 레지스터(240)의 수는 변화되지만, 곱셈기(260), 복제 코드 레지스터(248), 및 상기 합산 네트워크에 필요한 덧셈기 트리 요소(276)의 전체 수는 따라서 도 7A의 하부 회로 및 도 7B의 대안적 표현에서 2의 인자만큼 감소된다. 상기 합산 네트워크는 이제 아래의 덧셈기 요소(276)를 갖는다:
Figure 112005018748232-pct00004
중간 프로세싱 단계에서 양자화(Quantization At Intermediate Processing Stage)
도 3에서, SPA(200)의 일부 실시예는 NfCMF(232)의 뱅크와 상기 FFT 구조(236) 사이에 배치된 하나이상의 중간 양자화기(252)를 이용한다. 이는 퓨리에 분석 이전에 상기 STC(234)의 워드-사이즈를 감소시킴으로써 하드웨어 복잡도를 추가로 감소사킨다. 하나이상의 양자화기(252)를 삽입하면 모든 후속 회로(즉, FFT, 비-코히어런트 인티그레이션 하드웨어) 필요한 사이즈 및 오프-칩 메모리 요건을 감소시킨다.
회로 복잡도를 감소시키기 위하여 획득 SPA의 입력에서 양자화기를 이용한 장점이 알려져 있는 반면(1977년 뉴저지, Prentice Hall, J. Spilker의 "Digital Communication by Satellite" 참조)중간 단계에서 양자화기를 삽입하는 출원인에게 알려진 획득 SPA는 없다. 충분히 낮은 SNIR(signal-to-noise-plus-interference ratios)에서 추가적인 화이트 가우스 노이즈에서, 양자화로 인한 프로세싱 손실은 2-비트 양자화기에 대하여 0.7dB 손실 및 1-비트 양자화기에 대하여 1.7dB로 제한된다. 대부분의 경우, 프로세싱 손실은 하드웨어 복잡도에서 상당한 감소에 의해 보상된다. 낮은 SNIR 신호를 수신하도록 설계된 DSSS 획득 SPA는 일반적으로 1 또는 2 비트 입력 워드 사이즈를 가정한다.
하나이상의 양자화기(252)에 의해 도입된 최대 프로세싱 손실은 SNIR 및 각각의 양자화기 입력에서 로딩(loading) 인자의 함수이다. 낮은 SNIR로부터 높은 SNIR로의 신호 변환점(코히어런트 교차-상관 프로세싱에서 발견된 상황)으로서 예상된 손실은 이론적 또는 실험적 분석을 통해 정확히 특징지어 지지 않았다. 1 비트 또는 2 비트 양자화기의 선택이 모든 획득 SPA 설계에 대하여 및 대부분의 수신 시나리오에 대하여 만족스러운 프론트 엔드에 위치한 양자하기와는 달리, 중간 양자화기(252)의 설정은 특정 SPA(200)의 설계 및 설계 매개변수에 매우 의존한다. 적절한 양자화기 설계 매개변수(스텝 사이즈, 워드 사이즈, 및 로딩 인자)는 SNR(signal-to-noise ratio)으로서 양자화의 효과를 양자화하는 출원인에 의해 유도된 공식의 응용예에 의해 결정될 수 있다.
특히, 방정식 3을 이용하면, 설계자는 원하는 양자화기 효율 e를 얻기 위해 필요한 최소 워드-사이즈(m)를 결정할 수 있다:
Figure 112005018748232-pct00005
이때, λ는 양자화기 로딩 인자이고, γ2 STC는 각각의 CMF(232)의 출력에서 SNIR이다. 중간 양자화기(252)의 효율 e는 양자화기 출력 SNR 대 입력 SNR의 비율로 정의되고, 그리고 하나이상의 양자화기에 의해 도입된 노이즈에서의 전체 증가를 나타낸다. 예를 들어, -1dB의 효율은 상기 양자화기의 출력에서의 노이즈 파워가 입력에서보다 1dB 높다는 것을 암시한다.
상기 로딩 인자 λ는 전체 입력 신호-플러스-노이즈의 RMS(root-mean-squared) 전압 대 상기 양자화기의 전체 스케일 전압(FSV)의 비율이다. 상기 로딩 인자 및 전체 입력 RMS 전압은 오버플로우나 클리핑을 방지하는 FSV를 선택하는데 사용된다. 일반적으로 20log10λ로서 dB로 표시되는 최적의 로딩 인자는 입력 신호와 비트 수의 함수이다. 입력 정현파 곡선에서, 상기 최적의 로딩 인자는 -3dB(λ=1/√2)이다. 가우스 신호에 대한 최적의 로딩 인자는 비트 수의 함수로서 변화한다. 역사적으로, 디폴트 값으로서 -12dB(λ=1/4)가 사용되어 왔다. 본원에서 참조로 사용되는 Morgan, D의 1988년 7월 "Finite Limiting Effects for a Band-Limited Gaussian Random Process with Applications to A/D Conversion" IEEE Transactions on Acoustics, Speech, and Signal Processing, Vol. 36, No 7 pp.1011-1016에서 획득된 결과를 바탕으로 하면, 아래의 두 개의 선형 근사치를 이용하여, 비트 수의 함수로서 가우스 신호에 대한 로딩 인자를 결정하기 위해 단순한 공식이 사용될 수 있다:
Figure 112005018748232-pct00006
실제로, 상기 양자화기의 필요한 출력 워드-사이즈를 결정하기 위해, 설계자는 원하는 효율을 선택할 것이고, 양자화기 로딩 인자를 선택하며, 그리고 상기 SPA에서 예상되는 최대 예상 포스트-CMF SINR을 예상할 수 있다. 로딩 인자에 대하여, 설계자는 표준 로딩 인자(가령, λ=1/4)를 선택하거나 또는 워드-사이즈(방정식 3을 이용) 및 로딩 인자(방정식 4를 이용)를 반복적으로 추정함으로써 최적의 워드-사이즈 및 로딩 인자 쌍을 결정하게 된다. AGC와 같은 회로는 원하는 레벨에서 이러한 매개변수들을 유지하는데 이용될 수 있다.
코드 도플러 보상(Code Doppler Compensation)
도 2를 다시 참조하면, SPA(200)에서 국부적인 복제 코드 시퀀스 오실레이터(215)의 주파수와 수신된 신호(204)의 상응하는 주파수 사이에 수많은 불일치(mismatch)의 원인이 있다. 이러한 원인 중 두 가지는 전송기와 수신기 사이의 상대적 운동에 따른 오실레이터 드리프트 및 도플러 쉬프트이다. 물리적 원인에 관계없이, 알려지지 않은 도플러에 의해 야기되는 주파수 불일치를 언급하는 것이 일반적이다.
협대역 전송 신호(대역폭이 캐리어 주파수에 비해 미미함)에 있어서, 주파수 불일치는 중심 주파수의 주파수 이동을 만들고, 앞서 설명된 상기 FFT 프로세싱은 알려지지 않은 주파수 오프셋 위로 적절히 검색한다. 캐리어 위로 변조된 기저대역 신호로서 모델링된 협대역 신호에 대하여(이때, 캐리어 주파수가 기저대역 신호의 대역폭보다 훨씬 큼), 주파수 불일치의 효과는 전체 신호의 주파수 쉬프트로서 제 1 차로 흔히 모델링될 수 있다.
그러나, 도플러 쉬프트 및 관심있는 시간이 상기 전송된 신호의 대역폭에 비해 클 때, 상기 제 1 차 모델은 더 이상 적합하지 않다. 국부적으로-생성된 기준 신호에 비해 상기 수신된 신호의 시간 압축 또는 확장(컴팬딩으로 알려짐)은 본원에서 "코드 도플러(code Doppler)"로 일컬어지는 상관의 결핍을 만든다. 대등하게, 수신된 신호(204)가 차지하는 대역폭을 통해 도플러 쉬프트를 변화시키면, 코히어런스의 손실을 야기한다. 프로세싱 이득은 상기 프로세싱이 상기 코드 도플러를 보상할 때 긴 인티그레이션 시간으로부터만 획득된다.
출원인은 상기 기저대역 신호의 시간 컴팬딩으로 인한 코히어런스의 손실이 포스트-프로세싱이 이어지는 단기 상관의 사용에 의해 보상될 수 있음을 인식하였다. (1993년 IEEE Press, G.Clifford Carter가 편집한 J.W.Betz의 "Performance of the Deskewed Short-Time Correlator"의 Coherence and Time Delay Estimation, 1985년 IEEE Transactions on Acoustics, Spech, and Signal Processing, Vol.ASSP-33, No.3 pp.505-510, J. W. Betz의 "Effects of Uncompensated Relative Time Companding on a Broadband Cross Correlator", 및 1984년 4월 IEEE Transactions on Acoustics, Speech, and Signal Processing, Vol. ASSP-32, No.2 J. W. Betz의 "Comparison of the Deskewed Short-Time Correlator and the Maximum Likelihood Correlator" pp.285-294을 참조하며, 각각은 본원에서 참조로 인용된다.) 교차 상관 수단(212)에 의해 실행된 단기 상관에 대한 인티그레이션 시 간의 적절한 선택이 주어질 경우, 시간 컴팬딩은 무시할 만한 상관 손실을 도입하지만, 각각의 단기 상관에는 무시할 수 없는 상관 피크 위치를 야기한다. 저역-통과 신호에 대하여 이러한 현상을 이용하기 위해, 인용된 문서에는 알고리즘의 단순화가 발전되고 분석되었다.
수신된 신호(204)와 기준 신호(도 2의 특정 실시예에서 복제 코드 시퀀스 신호(213)로 도시됨) 사이의 도플러(또는 주파수 불일치)는 주파수-쉬프트 및 시간-컴팬딩으로 생성으로, 모델링될 수 있으며, 둘다는 SPA(200)의 획득 프로세싱에서 다루어져야 한다. 그러나, 주파수-쉬프트 및 시간-컴팬딩은 동일한 주파수 불일치에 의해 둘다 야기된다. 본원에서 설명되는 혁신적인 접근법은 코드 도플러 컴펜세이터(216)를 구현하기 위해 이러한 관계를 이용하며, 상기 코드 도플러 컴펜세이터(216)는 도 8에서 주파수 검색에서 시간 컴팬딩을 보상하도록 주파수-의존된 지연 라인(278) 및 정수 가변 지연 라인(280)을 포함하는 것으로 도시된다.
코드 도플러 컴펜세이터(216) 설계는 일정한 명목상의 샘플링 및 프로세싱 클록이 이용되는 것을 가정한다. 결과적으로, 수신된 신호(204)의 PN 확산 코드 비율과 상기 국부적으로 생성된 복제 PN 코드 비율 사이의 불일치는 교차-상관 피크의 드리프팅(drifting) 또는 크리핑(creeping)이 이루어질 것이므로 보상이 이루어져야 한다. 특히, 만일 PN 코드 불일치가 있다면, 상관 블록을 평균하는 비-코히어런트 인티그레이션 프로세스 동안, 실제 상관 피크의 위치는 각각의 상관 블록에 대하여 적절한 시기에 약간 다른 위치에서 나타난다. 만일 수신된 코드가 상기 국부 코드보다 느리다면, 피크는 이후 연속된 비-코히어런트 인티그레이션(또는 합 계)에서 보여질 것이다. 만일 수신된 코드가 빠르다면, 상기 피크는 각각의 인티그레이션(또는 합계)에서 보다 빨리 나타날 것이다.
캐리어 주파수 도플러 오프셋(Δf)와 상기 코드 비율 도플러 오프셋(ΔR) 사이의 관계는 아래와 같다:
Figure 112005018748232-pct00007
샘플에서 드리프트는 제 1 에서 kth 비-코히어런트 인티그레이션(또는 합계)까지 아래의 공식을 이용하여 예상될 수 있다:
Figure 112005018748232-pct00008
이때, Ti는 초 단위의 코히어런트 인티그레이션 시간이다. 상기 드리프트는 많은 상관 블록들이 드리프트에 대한 보정 없이 비-코히어런트하게 인티그레이션될 수 있다.
SPA(200)가 FFT 구조(236)를 이용하여 동시에 다중 주파수를 처리하기 때문에, 드리프트의 양은 인티그레이션의 수 및 상기 FFT의 빈 넘버(bin number)의 함수이다. CMF의 뱅크(16) 및 32-pt 제로-패딩된 FFT에 있어서, 비-코히어런트 인티그레이션 및 코드 도플러(ΔR)의 함수로서 상기 드리프트는 아래와 같다:
Figure 112005018748232-pct00009
이때, Lbank는 뱅크에서 CMF의 수이고,
ΔR은 코드 도플러 쉬프트이며,
Rnom은 명목상의 칩 비율이고,
fnom은 명목상의 캐리어 주파수이며, 그리고
NFFT는 FFT 사이즈이고,
Figure 112005018748232-pct00010
만일 코드 도플러 오프셋의 함수로서 그리고 비-코히어런트 인티그레이션의 수로서 상관 피크의 드리프트에 대하여 어떠한 보상도 이루어지지 않는다면, 어떤 포인트 위로 인티그레이션의 수가 증가하는 것은 추가로 아무런 혜택을 제공하지 못한다. 코드 도플러 보상 회로(또는 소프트웨어 구현예에서 알고리즘)는 상관 블록-대-블록으로부터 상관 피크의 상대적 위치를 예상하는데 필요하고, 또한 상기 상관 피크가 정렬되게 유지되도록 필요한 지연을 인가하는데 필요하다.
비-코히어런트 인티그레이션 프로세싱의 효과를 최대로 하기 위해서, 다른 상관 블록으로부터 상관 테스트 통계(238)는 적절한 블록-블록 상관 피크 정렬에 대하여 적절히 지연되어야(또는 전진되어야) 한다. 각 상관 블록이 처리될 때, 하나이상의 정수 지연 라인(280) 및 소수 지연 라인(278)은 상기 상관 피크 드리프트를 방해하도록 초기화되고 그리고/또는 업데이트된다. 동일한 지연이 전체 타일의 계산동안 유효하게 된다.
도시된 특정 실시예에서, 상기 소수 지연 라인(278)은 적절한 지연 계수 선택을 보조하도록 테이블(284)을 이용하는 4-탭의 라그랑지안 인터폴레이터 (Lagrangian interpolator)를 이용한다. 실제 예에서는 16개의 서로 다른 지연(0-1 지연, 1/16 샘플 간격)에 대하여 지연 계수만이 필요하지만, 보다 많은 것이 사용될 수 있다.
정수 가변 지연 라인(280)의 지연은 상기 코드 도플러 오프셋 및 실행되는 인티그레이션의 수의 함수이다. 상관 블록 카운터(286)는 실행되는 인티그레이션의 수를 나타낸다. 예를 들어, 18-탭의 정수 가변 지연 라인(280)이 도시되어 있다. 아래의 공식은 필요한 정수 및 각각의 주파수 빈에 대하여 적용하는데 필요한 소수 지연(또는 진보)을 결정하는데 사용될 수 있다:
Figure 112005018748232-pct00011
이때, Δf는 빈 0의 캐리어 주파수 도플러 오프셋이다.(이 경우, Δf는 상기 대역의 중심과 명목상의 캐리어 주파수 사이의 차이를 일컫는다.)
코드 도플러 컴펜세이터(216)는 보다 긴 비-코히어런트 인티그레이션 시간을 허용함으로써, 미약한 신호의 보다 효율적인 획득을 이룬다.
코드 및 NCI 제어 로직(Code and NCI Control Logic)
시간-주파수 타일을 형성하기 위한 다중 상관의 비-코히어런트 덧셈은 단일 시간-주파수 타일을 형성하기 위해, 입력 신호에 대한 상관에 있어서 코드 세그먼트의 로딩 및 선택을 제어하고 다중 상관 블록의 프로세싱을 조정하는 제어기를 필요로 한다.
코드 및 NCI 제어는 제어 모듈(227), 즉 외부 트리거를 바탕으로한 제어 신 호 및 현재의 프로그램 세팅(가령, 데이터 메시지 비율, 비-코히어런트 덧셈의 수, 등)을 생성하는 프로그래머블 상태-머신에 의해 구현된다. 도 2는 제어 모듈(227)이 SPA(200)의 다른 성분을 갖는 신호 연결의 수를 도시하고 있으며, 도 12는 10ms 코히어런트 인티그레이션, 네 개의 비-코히어런트 덧셈, 및 두 개의 시간 불확성성 영역을 이용하는 SPA 실시예에 대하여 제어 프로세스의 사이클에 대한 상대적 타이밍을 도시하고 있다. 제어 모듈(227)은 복제 코드 세그먼트를 로딩하고 적절한 뱅크를 선택하기 위한 교차-상관 수단(212)에 신호를 제공한다. 상기 신호는 코드 생성기(214) 및 시스템 제어 신호(블록 경계(Block Boundary) 및 시작 검출(Start Detection))와 동기화된다. 상기 블록 경계 신호는 상관 블록의 시작을 나타내고, 반면 상기 시작 검출 신호는 비-코히어런트 인티그레이션 및 검출 프로세싱의 시작의 최종 블록을 나타낸다.
이러한 설명의 목적을 위해, 상기 교차-상관 수단(212)은 두 개의 CMF 뱅크로 구성된다. 검색 사이클의 시작 이전에, 제어 모듈(227)은 코드 생성기(214)로부터 제 1 코드 블록을 요청하고(단계 210에서), 상기 교차-상관 수단(212)에서 상기 두 개의 코드 뱅크 중 하나로 상기 제 1 블록을 로딩한다(단계 1220에서). 검색이 개시될 때, 제어 모듈(227)은 코드 뱅크 선택(Code Bank Select) 신호를 가정하고(단계 1230에서), 코드 생성기(214)로부터 다음 코드의 블록을 요청(단계 1240에서) 및 로딩(단계 1250, 1260)하며, 그리고 블록 경계 신호를 가정한다(단계 1280에서).
블록 경계 신호는 교차-상관 수단(212)으로부터 제 1 유효 상관 벡터와 정렬 되고, 데이터 메시지 비율에 따라 대략 매 10ms 또는 5ms 마다 일정한 간격으로 가정된다. 상기 제 1 블록 경계 신호는 프로세싱 모듈(218, 216, 254, 210)의 설정을 개시하고 업데이트하도록 명령한다. 특히, 코드 도플러 보상 모듈(216)의 소수 지연 및 정수 지연 설정이 개시되고, 상기 NCI 모듈(218)은 새로운 비-코히어런트 인티그레이션 사이클의 시작을 개시한다. 후속 블록 경계 신호는 상기 코드 도플러 지연을 조정하고 그리고 비-코히어런트 인티그레이션 프로세스를 제어한다. 상기 블록 경계 신호의 가정과 함께, 교차하는 코드 뱅크가 선택되고 새로운 코드 블록이 요청 및 로딩된다.
비-코히어런트 인티그레이션 사이클의 마지막 블록 동안, 상기 시작 검출 신호가 가정된다(단계 1290). 이러한 신호는 상기 검출 모듈(222)로 유효 상관 벡터의 시작을 나타낸다. 상기 시작 검출 신호의 부정(negation)은 특정 시간 불확정성 영역에 대하여 검출 프로세스의 종결을 나타낸다. 시작 검출의 부정에 뒤이어 상기 블록 경계 신호는 다음 불확정성을 프로세싱하도록 모든 프로세싱 모듈 설정 가령, CMF 코드 뱅크 선택, 코드 도플러 설정, 및 NCI 버퍼(220)를 다시 개시한다.
앞서 설명된 상기 코드 및 NCI 제어 프로세싱의 보다 상세한 내용은 네 개의 인자 즉, CMF 필터 길이, 코드 도플러 효과, 코드 도플러 보정 로직의 인공물(artifact) 및 검출 알고리즘의 구현에 의해 영향을 받는다.
먼저, 상기 CMF 필터 길이는 50 Hz 데이터 메시지(10ms)에 대하여 (Nf * NT) 탭 및 200 Hz 데이터 메시지(5ms)에 대하여 (Nf * NT)/2 탭이다. 상기 필터 길이가 10ms 또는 5ms의 이상적인 시간 불확정성 영역보다 짧기 때문에, 상관 블록 길이는 전체 시간의 불확정성 영역을 다루기 위해 각각 14개의 샘플 및 7개의 샘플에 의해 확장되어야 한다.
제 2 인자는 코드 도플러 효과에 관련되고 그리고 만일 피크가 시간 불확정성 경계의 가장자리에 위치할 경우에 발생한다. 부분적 피크는 코드 도플러 효과에 기인한 두 개의 연속적인 시간 불확정성 영역에 나타날 수 있고 따라서 상기 상관 피크의 최적의 SNR을 줄이게 된다. 상기 코드 및 NCI 제어 모듈(227)은 최악의 코드 도플러에 대하여 9개의 샘플 및 비-코히어런트 인티그레이션의 최대 수에 의해 상관 블록의 길이를 추가로 확장함으로써 상기 시간 불확정성 영역 중 적어도 하나에 완전한 피크가 있도록 한다.
제 3의 인자는 코드 도플러 컴펜세이터(216)의 소수 지연 필터(278)에 의해 도입된다. 블록 경계 신호를 수신할 때, 새로운 계수가 소수 지연 필터(278)(설명의 편의를 위해 4개의 탭)로 로딩된다. 상기 소수 필터(278)는 계수 로딩 이후 네 개의 무효 출력을 생성한다. 정확하지 않은 필터 출력으로 인해, 상기 상관 블곡의 길이는 네 개의 샘플만큼 확장되어야 하고 상기 시작 검출 신호는 마지막 블록 경계에 비해 네 개의 샘플만큼 지연됨으로써, 검출 모듈은 부정확한 샘플을 무시한다.
최종 인자는 검출기(222)의 구현 결과이다. 검출기(222)는 피크가 유효하다고 단정되기 전에 피크의 검출 이후 7개의 아이들(idle) 샘플을 필요로 한다. 결과적으로, 상관 블록 길이는 또 다른 7개의 샘플로 확장된다.
상기 인자는 보정 블록 사이즈를 10ms에 대하여 최대 34 그리고 5ms에 대하여 27만큼 확장한다. 상기 네 개의 인자는 프로그래머블 매개변수 NX 에 의해 제어된다. 상기 NCI 제어 로직(227)은 블록이 상기 CMF 필터 길이보다 NX 칩 만큼 길어지도록 연속적인 블록 경계 신호와 상기 코드 뱅크 선택 신호 사이의 간격을 확장시킨다. 상기 프로그래머블 매개변수 NX는 아래의 식을 이용하여 계산된다:
NX = [ Nideal - ( Nf * NT)] + Noverlap + Ndiscard + Nidle
이때,
Nideal는 10ms/5ms 에 대하여 51,150 및 25,575의 이상적인 CMF 필터 길이이고,
Noverlap는 코드 도플러 "드리프트"를 설명하는데 필요한 샘플의 수이며,
Ndiscard는 코드 도플러 소수 지연 필터를 설명하기 위해 검출 이전에 버려지는 샘플의 수이고, 그리고
Nidle는 검출 로직(223)에 필요한 피크 이후의 아이들 샘플의 수이다.
예를 들어, 50Hz 데이터 메시지 비율 및 비-코히어런트 덧셈의 최대 수의 경우:
NX = [51,150 - 51,136] + 9 + 4 +7 = 34
두 개의 인공물은 상관 블록 길이의 확장으로부터 분명하다: 동일한 시간 불 확정성에 대하여 연속적인 코드 블록은 비인접(non-contiguous)하고, 기준 코드는 심볼 경계에 대하여 이동한다. 상기 비인접 코드 블록은 시간 불확정성 영역의 프로세싱 동안 상기 교차-상관 수단(212)의 교차 뱅크로 로딩된다. 기준 신호 생성기(214)는 상기 코드 블록이 각 블록의 초기에서 신호와 재정렬하도록 코드를 제공한다. 상관 블록에 대하여 확장된 신호 길이는 상기 심볼 경계와 함께 기준 코드를 왜곡시키는 효과를 갖는다. 상기 기준 코드는 상기 블록 경계 신호를 지연시킴으로써 다음 시간 불확정성의 시작에서 재정렬된다. 시간 불확정성 n 의 제 1 코드 블록은 시간 불확정성 n+1의 마지막 코드 블록과 중첩하는데, 그 이유는 외부 코드 생성기가 상기 심볼 경계로 다시 스냅(snap)하도록 상기 코드 생성기를 리와인딩(rewinding)한다. 외부 코드 생성기(214)와 상기 코드 및 NCI 제어 로직(227)의 상호작용은 시간 불확정성 영역의 가장자리에 있는 피크가 손실되지 않도록 한다. 그러나, 동일한 피크가 시간 불확정성 영역 및 외부 프로세서 모두에서 나타날 수 있는 것은 중복 피크(duplicate peaks)를 검출하기 위한 것이다.
BOC 상측 및 하측 대역의 개별 프로세싱(Separate Processing Of BOC Upper And Lower Sidebands )
도 9에서, BOC 변조 방법은 정확히 동일한 정보를 포함하는 상측파대(288) 및 하측파대(290)를 갖는 신호를 생성하기 위해 구형파를 이용함으로써, 수신된 신호(204)보다 넓은 대역폭을 생성한다. 상기 측파대(288, 290)는 서로 완전히 코히어런트하다. 수신된 신호의 서브캐리어 주파수 및 확산 코드 비율은 개별적으로 선택될 수 있어서, 신호 설계에서 상당한 유연성을 제공한다. 라디오네비게이션 (radionavigation)을 위한 최적의 성능은 주파수에서 상기 두 측파대(288, 290)을 코히어런트하게 처리하여 획득되고, 보다 나은 신호 대 잡음 비 및 정확도를 획득한다. 그러나, 상측파대(288) 및 하측파대(290)를 동일한 확산 코드를 갖는 두 개의 개별 신호로 처리함으로써 획득 프로세싱에서 매우 단순화시킬 수 있다. 본 발명의 이러한 실시예에 따른 SPA(200)는 개별 프로세싱 이후, 수신된 BOC 변조 신호의 각 측파대를 개별적으로 디지털로 선택하고 리샘플링하기 위해 필터링 수단(292)을 추가로 포함한다.
도시되는 실시예에서, 각각의 측파대역은 상부 측파대역(288) 및 하부 측파대역(290)에 각각 대응하는 기준 신호(294, 296)와 개별적으로 상관된다. 기준 신호(294, 296)는 수신 신호(204)로 동일한 확산 코드 속도를 가진 이진 위상 시프트 키(BPSK) 변조 신호의 경우와 대등하다. 리샘플링 속도는 상관 피크와, 상관 피크에 가장 가까운 0 간의 간격의 역수의 두배로 선택된다. BPSK 변조 신호의 경우, 이러한 리샘플링 속도(가령, 10.23 MHz)는 확산 코드 속도(가령, 5.115 MHz)의 두배인 것이 일반적이다. 측파대역 데이터의 상관 수단(212) 처리로부터 발생하는 단-시간 상관(Short-time Correlation) 값들은 비-코히어런트 방식으로 조합되고, 그후 시간에 대해 비-코히어런트 방식으로 인티그레이팅된다. 이와는 대조적으로, 종래의 획득 처리 방법들은 신호의 측파대역들을 모두 코히어런트 방식으로 처리한다. 이러한 광대역 상관 함수에서는 상관 함수 피크와 가장 가까운 0 간의 거리가 가까워지기 때문에, 훨씬 높은 샘플링 속도가 요구될 것이다.
고정 인티그레이션 시간의 경우에, 리샘플링 속도의 제곱에 관련된 속도로 산술 연산이 실행되어야 한다. 그래서, 고정 코히어런트 인티그레이션 시간의 경우, 두 측파대역 모두에서 처리과정이 실행되어야 함에도 불구하고, 훨씬 낮은 리샘플링 속도를 이용한 측파대역 처리는 괄목할만한 단순화를 제공한다. 또한, 고정 인티그레이션 시간의 경우 획득 처리에 요구되는 저장은 리샘플링 속도에 대략 비례하며, 따라서, 측파대역 처리는 저장 복잡도에도 상당한 감소를 제공한다. P. Fishman과 J.W.Betz의 “Predicting Performance of Direct Acquisition for the M Code Signal”, Proceedings of ION 2000 National Technical Meeting, Institute of Navigation, 2000년 1월호에 제시된 바와 같이, 이 개별적인 측파대역 처리 접근법에 따르면, BOC(10, 5) 변조 신호를 얻는 데 사용되는 리샘플링 속도가, 종래의 광대역 획득 처리에 비해 7의 인자만큼 감소될 수 있다. 따라서 개별적인 측파대역 획득 처리는 산술 연산의 요건 속도를 25의 인자만큼 감소시키고, 사용되는 저장은 BOC(10, 5) 변조의 경우 대략 7의 인자만큼 감소한다. 동일한 원리를 이용하여, BOC(5, 1) 변조의 경우에, 이러한 획득 처리 방법에서는 종래의 광대역 획득 처리에 비해, 대략 50의 인자만큼 획득에 사용되는 리샘플링 속도를 감소시킨다. 개별적인 측파대역 획득 처리는 따라서, 1000보다 큰 인자만큼 산술 동작의 요건 속도를 감소시키고, 저장은 BOC(5.1)의 경우 대략 50의 인자만큼 감소시킨다.
측파대 데이터 파이프라인화를 통한 하드웨어 공유
다중대역을 획득함에 있어, 상술한 개별적인 측파대역 처리에서는 수신 신호의 I 및 Q 성분들을 인터리빙하고 파이프라인화함으로서 구현되는 재활용을 넘어 CMF 하드웨어를 재활용하기 위한 추가적 기회가 존재한다. 도 10을 참조하여, 다중 대역 수신 신호(300)의 상부 및 하부 측파대역들을 개별적으로 처리하는 상술한 개념과 관련하여, 선택된 SPA(200) 실시예들은 두 측파대역을 파이프라인 방식으로 처리하기 위해 동일한 CMF 하드웨어를 재활용한다. 이러한 하드웨어 단순화는 BOC 변조를 가진 신호에 제한되는 것이 아니라, 개별적인 측파대역을 가진 어떤 변조에도 적용된다. 다음의 내용은 이 방식으로 CMF의 하드웨어 리소스들을 공유할 수 있는 하드웨어 최적화를 소개한다.
발명의 본 태양에 따른 SPA(200)는 다중대역 수신 신호(300)로부터 두 개(이상)의 측파대역(288, 290)을 디지털 방식으로 선택하는 필터링 수단(292), 선택된 측파대역들을 다운-샘플링하는 수단(298), 다운샘플링된 측파대역들로부터 데이터(304)를 인터리빙하기 위한 인터리버(302)를 포함한다. CMF(232)의 한 개 이상의 뱅크는 파이프라인 방식으로, 인터리빙된 측파대역 데이터(306)에 대한 STC를 연산한다. 각각의 코드 정합 필터(232)는 인터리빙된 측파대역 데이터(306)를 일시적으로 저장하기 위한 충분한 수의 데이터 시프트 레지스터(240)를 구비하며(본 예에서 탭(268)마다 네 개), 각각의 CMF(232)는 측파대역 다운샘플러(298)의 동작 속도와 선택된 측파대역 수의 곱의 두배에 해당하는 속도로 동작한다.
이러한 최적화는 상부 및 하부 측파대역들에 대해 CMF(232)에 의해 연산되는 STC들이 동일한 복제본 코드 시퀀스 샘플들(230)을 이용하기 때문이다. 이 접근법은 멀티플라이어(260), 데이터 시프트 레지스터(240), 그리고 합계 네트워크(262) 애더의 요건 숫자를 두배(두 기술 중 어떤 기술도 이용하지 않는 획득 SPA에 비해서는 4배)만큼 감소시킴으로서 각각의 CMF의 하드웨어를 단순화시킨다. 본 예의 CMF(232)는 입력 신호 다운 샘플링 속도의 네배에서 동작하며, 이는 항해 및 통신 시스템 기술의 기능 내에 위치하는 값이다.
도 11은 상술한 하드웨어 공유 기술 각각을 이용하는 교차-상관 수단의 실시예의 일부분을 도시한다. 이 기술들을 조합하면, 획득 SPA 하드웨어(멀티플라이어(260), 합계 네트워크(262) 애더, 그리고 복제본 코드 레지스터(248))를 8배만큼 감소시킬 수 있다. 본 실시예는 입력 신호 샘플링 속도의 네배로 동작하는 CMF(232)로, 탭(268)마다 두 개의 부분 상관 프로덕트를 효과적으로 연산한다.
결론
BOC 변조 및 GPS M 코드 신호를 이용한 무선항해 분야에 주안을 두고 설명하였지만, 본원에서 소개된 기술들 중 다수는 훨씬 넓은 분야에 적용될 수 있다. 모든 혁신사항들은 M 코드 신호에 이용되는 BOC(10, 5) 변조에만 적용되는 것이 아니라, 넓은 범위의 BOC 변조에도 적용된다. 특정 BOC 매개변수들에 따라, 이러한 혁신사항들의 가능성 및 장점들이 M 코드 신호의 경우보다 커질 수도 있고 작아질 수도 있다. 일반적으로, 이러한 가능성 및 장점들은 확산 코드 비에 대한 서브캐리어 주파수 비가 높은 경우에 BOC 변조를 개선시킨다.
본 설계사항 중 다수가 BOC와는 다른 변조에도 적용된다. 특히, 측파대역 획득 처리는 개별적인 측파대역들을 가진 어떤 변조에도 적용된다. 코드 정합 필터들의 뱅크와 FET 기반 주파수 검색 및 비-코히어런트 인티그레이션은 캐리어 위상 하드웨어 공유에서처럼 어떤 변조에도 이용할 수 있다. 하드웨어의 측파대역-도메인 공유는 개별적인 측파대역들을 가진 어떤 변조에도 적용가능하며, 하드웨어의 코드 -도메인 공유는 어떤 변조에도 가상으로 적용된다. 중간 양자화 및 재-양자화, 그리고 코드 도플러 보상 기술은 여러 응용분야에 대해 폭넓게 적용된다.
M 코드 신호가 긴 확산 코드들을 이용하지만, 여기서 소개되는 혁신사항들은 짧은 코드들을 이용하는 신호의 경우에도 바람직하게 적용된다. 실제로, 신호가 짧은 코드에 의해 확산될 경우, 획득 SPA의 더 간단한 변형들을 이용할 기회가 존재한다. 초기 시간 불확정성이 코드 주기보다 클 경우, 회로는 코드의 위상을 발견하기 위해 한 주기만을 검색하면 된다.
전파방해가 심할 때 고속의 획득이 요구되지 않는 상황에서 획득 SPA의 더 간단한 변형들이 개발될 수 있다. 한가지 변형은 비-코히어런트 인티그레이션을 이용하지 않아서, 비-코히어런트 인티그레이션에 필요한 저장 및 처리과정을 제거하는 것이다. 이 전략은 획득 칩 자체의 크기를 크게 감소시키지는 못한다. 왜냐하면, 온-칩 하드웨어 대부분이 CMF를 구현하기 때문이고 이러한 사항들이 요구되기 때문이다. 또다른 변형은 비-코히어런트 인티그레이션에 대한, 단-시간 코럴레이터 당 작은 수의 샘플들과 몇 개없는 CMF의 조합을 통해 더 짧은 코히어런트 인티그레이션 시간을 이용하는 것이다. 이 변형은 온-칩 하드웨어에서 실질적 감소를 이끌어내며, 간섭이 큰 상황에서 고속으로 획득하는 기능을 또한 감소시킨다.

Claims (47)

  1. 수신한 DSSS(Direct Sequence Spread Spectrum) 신호를 획득하기 위한 신호 처리 장치(SPA)로서, 상기 신호 처리 장치는,
    - 지정 샘플링 속도로 수신 DSSS 신호를 샘플링하는 수단,
    - 교차-상관 값들을 얻기 위해, 수신 DSSS 신호의 스펙트럼을 확산시키는 데 사용되는 의사-임의 잡음(PN) 코드 시퀀스의 국부-발생 복제본의 샘플들에 대해, 샘플링된 DSSS 신호의 시간 및 주파수-시프트 버전을 병렬 방식으로 교차-상관시키는 교차-상관 수단,
    - 수신 DSSS 신호의 시간-컴팬딩(time-companding)으로부터 발생하는 오정렬 효과를 보상하기 위해, 앞서 얻은 교차-상관 값들을 처리하도록 상기 교차-상관 수단에 연결되는 도플러 컴펜세이터(Doppler compensator),
    - 상관 메트릭을 얻기 위해 복제본 코드 시퀀스와 수신 신호의 여러 다른 시간 세그먼트들의 대응하는 시간 및 주파수 오프셋을 나타내는 보정된 교차-상관 값들의 그룹을 비-코히어런트 방식으로 통합하는 인티그레이터(integrator), 그리고
    - 상관 메트릭의 크기들의 합이 검출 한도를 넘는 지를 검출하는 검출기
    를 포함하며,
    이때, 상기 교차-상관 수단은,
    - 단-시간 상관(short-time correlations: STC)을 병렬로 연산하기 위한 코드 정합 필터들의 뱅크, 그리고
    - 연산된 STC의 이산-시간 퓨리에 분석(discrete-time Fourier analysis)을 이용하여 교차-상관 값들을 연산하는 수단
    을 포함하는 것을 특징으로 하는 신호 처리 장치.
  2. 삭제
  3. 제 1 항에 있어서, 상기 교차-상관 수단은,
    - 퓨리에 분석 이전에 STC의 워드-크기를 감소시키기 위해, 상기 코드 정합 필터의 뱅크와 상기 교차-상관 연산 수단 사이에 배치되는 한 개 이상의 중간 퀀타이저(intermediate quantizer)
    를 추가로 포함하는 것을 특징으로 하는 신호 처리 장치.
  4. 제 1 항에 있어서,
    상기 코드 정합 필터들은 샘플링된 DSSS 신호의 인터리빙된 동상(I) 및 직각위상(Q) 성분들에 대해 STC를 파이프라인 방식으로 연산하고, 이때, 상기 코드 정합 필터는 샘플링 속도의 두배로 동작하며, 그리고
    각각의 코드 정합 필터는 인터리빙된 성분들을 홀딩하기 위해 한 개의 탭마다 두 개의 데이터 시프트 레지스터를 구비하는 것을 특징으로 하는 신호 처리 장치.
  5. 제 1 항에 있어서,
    상기 DSSS 신호는 다중 측파대역을 가지며,
    상기 신호 처리 장치는 다중 측파대역 중 두 개 이상을 디지털 방식으로 선택하여 리샘플링하는 수단을 포함하며,
    상기 교차-상관 수단은 리샘플링된 측파대역의 데이터를 인터리빙하기 위한 인터리버를 추가로 포함하고,
    상기 코드 정합 필터들은 인터리빙된 측파대역 데이터에 대한 STC를 파이프라인 방식으로 연산하며, 그리고
    각각의 코드 정합 필터는 인터리빙된 측파대역 데이터를 홀딩하기 위한 추가의 데이터 시프트 레지스터를 구비하고, 각각의 코드 정합 필터는 선택된 측파대역의 수와 지정 샘플링 속도의 곱과 같은 속도로 동작하는 것을 특징으로 하는 신호 처리 장치.
  6. 제 1 항에 있어서, 상기 교차-상관 수단은,
    - 수신한 DSSS 신호를 통상 칩 속도의 정수배와 같은 속도로 리샘플링하는 수단, 그리고
    - 다수의 멀티플라이어를 구비한 한 개 이상의 코드 정합 필터로서, 이때, 상기 멀티플라이어에서 요구되는 숫자는 정수배로 나누어지는 바의 상기 한 개 이상의 코드 정합 필터
    를 추가로 포함하며, 이때,
    교차-상관 값들을 연산함에 있어, 이전 클럭 사이클로부터 부분 합들을 저장하고 부분 합들을 더하기 위한 하드웨어를 각각의 코드 정합 필터의 관련 합계 네트워크가 포함하는 것을 특징으로 하는 신호 처리 장치.
  7. 제 1 항에 있어서, 상기 도플러 컴펜세이터는,
    - 상기 복제본 코드 시퀀스와 수신 DSSS 신호의 주파수-시프트된 버전에 대응하는 교차-상관 값들의 입력 스트림에 지연을 제공하는 지연 수단, 그리고
    - 비-코히어런트 인티그레이션 카운터 값들을 바탕으로 제공될 적절한 지연을 선택하는 수단
    을 추가로 포함하는 것을 특징으로 하는 신호 처리 장치.
  8. 제 7 항에 있어서, 상기 지연 수단은,
    - 한 개 이상의 정수(integer) 지연 라인 필터,
    - 한 개 이상의 소수(fractional) 지연 라인 필터,
    - 제공될 적절한 지연을 결정함에 있어, 정수 지연 라인 필터와 소수 지연 라인 필터에 의해 사용하기 위한 필터 계수들의 기연산된 룩업 표, 그리고
    - 외부적으로 명시된 주파수 시프트와 비-코히어런트 인티그레이션 카운터 값들의 함수로 정수 및 소수 지연 라인 필터 계수들을 초기화하고 업데이트하는 수단
    을 추가로 포함하는 것을 특징으로 하는 신호 처리 장치.
  9. 수신 DSSS 신호를 획득하기 위한 신호 처리 장치(SPA)로서, 상기 신호 처리 장치는,
    - 지정 샘플링 속도로 상기 DSSS 신호를 샘플링하는 수단,
    - 샘플링된 DSSS 신호의 동상(I) 및 직각위상(Q) 성분들을 인터리빙하는 인터리버,
    - 교차-상관 출력을 얻기 위해 수신 DSSS 신호의 스펙트럼을 확산시키는 데 사용되는 의사 임의 잡음(PN) 코드 시퀀스의 복제본의 샘플들에 대해, 인터리빙된 성분들의 시간 및 주파수 시프트 버전을 파이프라인 방식으로 상관시키는 한 개 이상의 코드 정합 필터로서, 이때, 각각의 코드 정합 필터는 샘플링 속도의 두배로 동작하며, 인터리빙된 성분들을 홀딩하기 위해 탭마다 두 개의 데이터 시프트 레지스터를 포함하는 바의 상기 코드 정합 필터,
    - 교차-상관 출력의 이산-시간 퓨리에 분석을 이용하여 교차-상관 값들을 연산하는 수단,
    - 상관 메트릭을 얻기 위해 상기 복제본 코드 시퀀스와 수신 신호의 시간 세그먼트들의 대응하는 시간 및 주파수 오프셋을 나타내는 교차-상관 값들을 비-코히어런트 방식으로 인티그레이팅하는 인티그레이터, 그리고
    - 상관 메트릭의 크기들의 합이 검출 한도를 넘는 지를 검출하는 검출기
    를 포함하는 것을 특징으로 하는 신호 처리 장치.
  10. 다중 측파대역을 가진 수신 DSSS 신호를 획득하는 신호 처리 장치(SPA)로서, 상기 신호 처리 장치는,
    - 지정 샘플링 속도로 다중 측파대역 중 한가지 이상을 샘플링하는 수단,
    - 한 개 이상의 다중 측파대역을 디지털 방식으로 선택하고 리샘플링하는 수단,
    - 리샘플링된 측파대역의 데이터를 인터리빙하는 인터리버,
    - 교차-상관 출력을 얻기 위해 수신 DSSS 신호의 스펙트럼을 확산시키는 데 사용되는 PN 코드 시퀀스의 복제본의 샘플들에 대해, 인터리빙된 측파대역 데이터의 시간 및 주파수-시프트 버전을 파이프라인 방식으로 상관시키는 한 개 이상의 코드 정합 필터로서, 이때, 상기 코드 정합 필터 각각은 인터리빙된 측파대역 데이터를 홀딩하기 위한 추가적인 데이터 시프트 레지스터들을 가지며, 각각의 코드 정합 필터는 지정 샘플링 속도와 선택된 측파대역의 수의 곱에 대응하는 속도로 동작하는 바의 상기 한 개 이상의 코드 정합 필터,
    - 교차-상관 출력의 이산-시간 퓨리에 분석을 이용하여 교차-상관 값들을 연산하는 수단,
    - 상관 메트릭을 얻기 위해 기준 PN 코드 시퀀스와 수신 신호의 시간 세그먼트들의 대응하는 시간 및 주파수 오프셋을 나타내는 교차-상관 값들을 비-코히어런트 방식으로 인티그레이팅하는 인티그레이터, 그리고
    - 상관 메트릭의 크기들의 합이 검출 한도를 넘는 지를 검출하는 검출기
    를 포함하는 것을 특징으로 하는 신호 처리 장치.
  11. 두 개 이상의 측파대역을 가진 수신 DSSS 신호를 획득하는 신호 처리 장치(SPA)로서, 상기 신호 처리 장치는,
    - 수신 DSSS 신호의 측파대역을 선택하는 수단,
    - 선택된 측파대역의 버전들을 얻기 위해, 선택된 측파대역을 지정 샘플링 속도로 다운-샘플링하는 수단,
    - 선택된 측파대역의 버전들의 동상(I) 및 직각위상(Q) 성분들을 인터리빙하기 위한 인터리버,
    - 교차-상관 값들을 얻기 위해 선택된 측파대역의 시간 및 주파수 시프트 버전에 대해, 수신 DSSS 신호의 스펙트럼을 확산시키는 데 사용되는 의사-임의 잡음(PN) 코드 시퀀스의 국부-발생 샘플링 복제본들을 교차-상관시키는 교차-상관 수단
    을 포함하고, 상기 교차-상관 수단은,
    1) 각기 선택된 측파대역을 통상 칩 속도의 정수배와 같은 속도로 리샘플링하는 수단,
    2) 인터리빙된 측파대역 성분들에 대해 단-시간 상관(short-time correlations: STC)을 파이프라인 방식으로 연산하기 위한 코드 정합 필터들의 뱅크로서, 이때, 각각의 코드 정합 필터는 인터리빙된 측파대역 성분들을 홀딩하기 위해 탭마다 다수의 데이터 시프트 레지스터들을 구비하며, 각각의 코드 정합 필터는 샘플링된 측파대역의 수와 지정 샘플링 속도의 곱의 두배의 속도로 동작하는 바의 상기 코드 정합 필터들의 뱅크,
    3) 단-시간 상관(STC)을 병렬로 연산하기 위한 코드 정합 필터들의 뱅크,
    4) 정수배로 나누어지는 요구되는 수치를 가진 다수의 멀티플라이어를 구비한 한 개 이상의 코드 정합 필터로서, 이때, 각각의 코드 정합 필터의 관련 합계 네트워크는 교차-상관 값들을 연산함에 있어 이전 클럭 사이클로부터 부분 합을 저장하고 부분 합들을 더하기 위한 하드웨어 수단을 구비하는 바의 코드 정합 필터,
    5) STC의 이산-시간 퓨리에 분석을 이용하여 교차-상관 값들을 연산하는 수단, 그리고
    6) 퓨리에 분석 이전에 STC의 워드-크기들을 감소시키기 위해 코드 정합 필터들의 뱅크와 교차-상관 연산 수단 사이에 배치되는 한 개 이상의 중간 퀀타이저
    를 포함하며,
    상기 신호 처리 장치(SPA)는,
    - 수신 DSSS 신호의 시간-컴팬딩으로부터 생기는 오정렬 효과를 보상하기 위해, 앞서 얻은 교차-상관 값들을 처리하도록 상기 교차-상관 수단에 연결되는 도플러 컴펜세이터, 그리고
    - 교차-상관 값들의 크기가 검출 한도를 넘는 지를 검출하는 검출기
    를 추가로 포함하고,
    상기 도플러 컴펜세이터는,
    1) 저정밀 도플러 주파수 의존 보상을 위한 한 개 이상의 정수 지연 라인 필터,
    2) 정밀 도플러 주파수 의존 보상을 위한 한 개 이상의 소수 지연 라인 필터,
    3) 도플러 주파수 의존 지연을 정밀하게 분석하기 위해 소수 지연 라인 필터에 의해 이용되는 필터 계수들의 표, 그리고
    4) 각각의 교차-상관 값에 적절한 정수 및 소수 지연들을 공급하기 위한, 외부적으로 제어가능한 세팅
    을 포함하는 것을 특징으로 하는 신호 처리 장치.
  12. 삭제
  13. 수신 다중대역 입력 신호를 획득하는 신호 처리 장치(SPA)로서, 상기 신호 처리 장치는,
    - 수신 다중대역 입력으로부터 다중 측파대역을 선택하는 수단,
    - 선택된 각각의 측파대역의 버전들을 얻기 위해 각각 선택된 측파대역을 지정 샘플링 속도로 다운-샘플링하는 수단,
    - 각각 선택된 측파대역의 버전들의 동상(I) 및 직각위상(Q) 성분들을 인터리빙하기 위한 인터리버,
    - 교차-상관 값들을 얻기 위해, 각기 선택된 측파대역의 시간 및 주파수 시프트 버전에 대해, 수신 DSSS 신호의 스펙트럼을 확산시키는 데 사용되는 의사-임의 잡음(PN) 코드 시퀀스의 복제본을 교차-상관시키는 교차-상관 수단으로서, 이때, 상기 교차-상관 수단은, 인터리빙된 측파대역 성분들에 대한 단-시간 상관(STC)을 연산하기 위해 코드 정합 필터들의 뱅크를 포함하고, 각각의 코드 정합 필터는 인터리빙된 성분을 홀딩하기 위해 탭마다 다수의 데이터 시프트 레지스터들을 구비하여, 샘플링된 측파대역의 수와 지정 샘플링 속도의 곱의 두배 속도로 동작하는 바의 상기 교차-상관 수단,
    - 상관 메트릭을 얻기 위해 교차-상관 값들을 비-코히어런트 방식으로 조합하는 인티그레이터, 그리고
    - 상관 메트릭의 크기들이 검출 한도를 넘는 지를 검출하는 검출기
    를 포함하는 것을 특징으로 하는 신호 처리 장치.
  14. 삭제
  15. 제 13 항에 있어서,
    - 각각의 선택된 측파대역의 버전들을 독립적으로 양자화하기 위한 한 개 이상의 중간 퀀타이저, 그리고
    - 상기 퀀타이저의 로딩 인자를 제어하기 위한 회로
    를 추가로 포함하는 것을 특징으로 하는 신호 처리 장치.
  16. 제 15 항에 있어서, 상기 로딩 인자 제어 회로는 AGC형 회로인 것을 특징으로 하는 신호 처리 장치.
  17. 삭제
  18. 제 13 항에 있어서, 상기 교차-상관 수단이,
    - 병렬로 단-시간 상관(STC)을 연산하기 위한 코드 정합 필터들의 뱅크, 그리고
    - STC의 이산-시간 퓨리에 분석을 이용하여 교차-상관 값들을 연산하는 수단
    을 추가로 포함하는 것을 특징으로 하는 신호 처리 장치.
  19. 제 18 항에 있어서, 상기 교차-상관 수단은,
    - 퓨리에 분석 이전에 STC의 워드-크기들을 감소시키기 위해 상기 코드 정합 필터들의 뱅크와 상기 교차-상관 연산 수단 사이에 배치되는 한 개 이상의 중간 퀀타이저
    를 추가로 포함하는 것을 특징으로 하는 신호 처리 장치.
  20. 삭제
  21. 제 13 항에 있어서, 상기 교차-상관 수단은,
    - 통상 칩 속도의 정수 배와 같은 속도로 각기 선택된 측파대역을 리샘플링하는 수단, 그리고
    - 정수배로 나누어지는 요구되는 수치를 가진 다수의 멀티플라이어를 구비한 한 개 이상의 코드 정합 필터
    를 추가로 포함하며, 이때, 각각의 코드 정합 필터의 관련 합계 네트워크는 교차-상관 값들을 연산함에 있어 이전 클럭 사이클로부터 부분 합을 저장하고 부분 합들을 더하기 위한 하드웨어 수단을 구비하는 것을 특징으로 하는 신호 처리 장치.
  22. 제 13 항에 있어서, 상기 신호 처리 장치는,
    - 수신 DSSS 신호의 시간-컴팬딩으로부터 발생하는 오정렬 효과를 보상하기 위해, 앞서 얻은 교차-상관 값들을 처리하도록 교차-상관 수단에 연결되는 도플러 컴펜세이터
    를 추가로 포함하는 것을 특징으로 하는 신호 처리 장치.
  23. 제 22 항에 있어서, 상기 도플러 컴펜세이터는,
    - 저정밀 도플러 주파수 의존 보상을 위한 한 개 이상의 정수 지연 라인 필터,
    - 정밀 도플러 주파수 의존 보상을 위한 한 개 이상의 소수 지연 라인 필터,
    - 도플러 주파수 의존 지연을 정밀하게 분석하기 위해 소수 지연 라인 필터에 의해 이용되는 필터 계수들의 표, 그리고
    - 각각의 교차-상관 값에 적절한 정수 및 소수 지연들을 공급하기 위한, 외부적으로 제어가능한 세팅
    을 포함하는 것을 특징으로 하는 신호 처리 장치.
  24. 제 1 항, 9 항, 10 항, 또는 13 항 중 어느 한 항에 있어서, 상기 비-코히어런트 인티그레이터는,
    - 복제본 코드 시퀀스와 수신 신호 간의 상대적 타이밍을 제어하는 수단,
    - 새로운 시간 불확정성의 시점에서 복제본 코드 시퀀스를 재정렬하는 수단,
    - 다중 상관 블록들을 인티그레이팅하는 수단
    을 포함하며, 이때, 교차-상관 값들의 그룹들 사이에서 시간상 겹쳐지는 상기 코드 시퀀스 세그먼트들은 도플러 효과로부터 발생하는 유효하지 않은 샘플들을 보상하고, 피크로부터 발생하는 포스트 피크-검출 아이들 시간은 타일 끝에서 검출되며, 처리할 수 있는 샘플들의 수 변화는 코드 도플러 효과의 결과로 나타나는 것을 특징으로 하는 신호 처리 장치.
  25. 제 24 항에 있어서, 비-코히어런트 방식의 상기 인티그레이터는,
    - 타일의 다수의 처리 블록들 간에 이음새없는 스위칭을 지원하기 위해 일련의 비-연속 코드 시퀀스 세그먼트들을 지닌 코드 정합 필터 레지스터들의 로딩(loading) 및 스와핑(swapping)을 실시하고, 그리고 시간 불확정성들을 스위칭할 때, 국부 기준 코드와 함께 심벌 경계에 수신 신호의 오정렬을 제어하는 수단,
    - NCI(Non-Coherent Integration) 처리 중 해당 시간 오프셋에 대해 새 블록의 개시를 제어하는 수단,
    - NCI 처리 종료시 코드 도플러 처리 및 유효 데이터로부터 유효하지 않은 데이터를 구분하는 신호를 제어하는 수단, 그리고
    - 해당 시간 불확정성에 대해 NCI 처리의 종료시 비사용 신호의 폐기를 제어하고 다음 시간 불확정성에 대해 NCI 처리의 시작을 조율하는 수단
    을 포함하는 것을 특징으로 하는 신호 처리 장치.
  26. 제 1 항, 9 항 내지 11 항, 또는, 13 항 중 어느 한 항에 있어서, 상기 신호 처리 장치가 단일 ASIC에 구현되는 것을 특징으로 하는 신호 처리 장치.
  27. 제 1 항, 9 항 내지 11 항, 또는, 13 항 중 어느 한 항에 있어서, 상기 신호 처리 장치가 단일 FPGA에 구현되는 것을 특징으로 하는 신호 처리 장치.
  28. 제 26 항에 있어서, 오프-칩 메모리가 비-코히어런트 인티그레이션 결과를 저장하는 데만 사용되는 것을 특징으로 하는 신호 처리 장치.
  29. 제 1 항, 9 항 내지 11 항, 또는, 13 항 중 어느 한 항에 있어서, 획득될 DSSS 신호가 이진 오프셋 캐리어 변조 신호인 것을 특징으로 하는 신호 처리 장치.
  30. 제 1 항, 9 항 내지 11 항, 또는, 13 항 중 어느 한 항에 있어서, 획득될 DSSS 신호가 GPS M-코드 신호인 것을 특징으로 하는 신호 처리 장치.
  31. 지정 샘플링 속도로 샘플링된 수신 신호의 시간 및 주파수 시프트 샘플들에 대해, 샘플링된 기준 신호를 교차-상관시키는 교차-상관 장치에 있어서, 상기 교차-상관 장치는,
    - 샘플링된 수신 신호의 동상(I) 및 직각위상(Q) 성분들을 인터리빙하는 인터리버,
    - 파이프라인 방식으로 인터리빙된 성분들에 대한 단-시간 상관(STC)을 연산하는 코드 정합 필터들의 뱅크로서, 상기 코드 정합 필터들은 지정 샘플링 속도의 두배 속도로 동작하고, 각각의 필터는 인터리빙된 성분들을 홀딩하기 위해 탭마다 두 개의 데이터 시프트 레지스터를 구비하는 바의 상기 코드 정합 필터들의 뱅크,그리고
    - STC의 이산-시간 퓨리에 분석을 이용하여 교차-상관 값들을 연산하는 수단
    을 포함하는 것을 특징으로 하는 교차-상관 장치.
  32. 지정 샘플링 속도로 한 개 이상 샘플링된 다중 측파대역들을 가진 수신 신호의 시간 및 주파수 시프트 샘플들에 대해, 샘플링된 기준 신호를 교차-상관시키는 교차-상관 장치에 있어서, 상기 교차-상관 장치는,
    - 다중 측파대역 중 한 개 이상을 디지털방식으로 선택하여 리샘플링하는 수단,
    - 한 개 이상의 리샘플링된 측파대역들의 데이터 성분들을 인터리빙하는 인터리버,
    - 인터리빙된 측파대역 데이터에 대한 단-시간 상관들(STC)을 파이프라인 방식으로 연산하는 코드 정합 필터들의 뱅크로서, 이때, 각각의 코드 정합 필터는 인터리빙된 측파대역 데이터를 홀딩하기 위한 추가적인 데이터 시프트 레지스터를 구비하고, 각각의 필터는 선택된 측파대역의 수와 지정 샘플링 속도의 곱에 해당하는 속도로 동작하는 바의 코드 정합 필터들의 뱅크, 그리고
    - STC 출력의 이산-시간 퓨리에 분석을 이용하여 교차-상관 값들을 연산하는 수단
    을 포함하는 것을 특징으로 하는 교차-상관 장치.
  33. 수신 신호의 시간 및 주파수 시프트 버전에 대하여, 샘플링된 PN 코드 기준 신호를 교차-상관시키는 교차-상관 수단으로서, 상기 교차-상관 수단은,
    - 통상 칩 속도의 정수배에 해당하는 속도로 수신 신호를 리샘플링하는 수단,
    - 리샘플링된 수신 신호 및 샘플링된 기준 신호의 단-시간 상관들(STC)을 병렬 방식으로 연산하는 코드 정합 필터들의 뱅크로서, 이때, 각각의 코드 정합 필터는 정수배로 나누어지는 요구 숫자를 가진 다수의 멀티플라이어를 구비하는 바의 상기 코드 정합 필터들의 뱅크
    를 포함하며, 이때, 각각의 코드 정합 필터의 관련 합계 네트워크는 교차-상관 값들을 연산하기 위해 이전 클럭 사이클로부터 부분 합들을 저장하고 부분 합들을 더하는 하드웨어를 구비하는 것을 특징으로 하는 교차-상관 수단.
  34. 제 27 항에 있어서, 오프-칩 메모리가 코히어런트 인티그레이션 결과를 저장하는 데만 사용되는 것을 특징으로 하는 신호 처리 장치.
  35. 수신한 DSSS 신호를 획득하기 위한 신호 처리 장치(SPA)로서, 상기 신호 처리 장치는,
    - 지정 샘플링 속도로 수신 DSSS 신호를 샘플링하는 수단,
    - 교차-상관 값들을 얻기 위해, 수신 DSSS 신호의 스펙트럼을 확산시키는 데 사용되는 의사-임의 잡음(PN) 코드 시퀀스의 국부-발생 복제본의 샘플들에 대해, 샘플링된 DSSS 신호의 시간 및 주파수-시프트 버전을 병렬 방식으로 교차-상관시키는 교차-상관 수단,
    - 수신 DSSS 신호의 시간-컴팬딩(time-companding)으로부터 발생하는 오정렬 효과를 보상하기 위해, 앞서 얻은 교차-상관 값들을 처리하도록 상기 교차-상관 수단에 연결되는 도플러 컴펜세이터(Doppler compensator),
    - 상관 메트릭을 얻기 위해 복제본 코드 시퀀스와 수신 신호의 여러 다른 시간 세그먼트들의 대응하는 시간 및 주파수 오프셋을 나타내는 보정된 교차-상관 값들의 그룹을 비-코히어런트 방식으로 통합하는 인티그레이터(integrator), 그리고
    - 상관 메트릭의 크기들의 합이 검출 한도를 넘는 지를 검출하는 검출기
    를 포함하며,
    이때, 상기 도플러 컴펜세이터는,
    - 상기 복제본 코드 시퀀스와 수신 DSSS 신호의 주파수-시프트된 버전에 대응하는 교차-상관 값들의 입력 스트림에 지연을 제공하는 지연 수단, 그리고
    - 비-코히어런트 인티그레이션 카운터 값들을 바탕으로 제공될 적절한 지연을 선택하는 수단
    을 추가로 포함하는 것을 특징으로 하는 신호 처리 장치.
  36. 제 35 항에 있어서, 상기 교차-상관 수단은,
    - 단-시간 상관(short-time correlations: STC)을 병렬로 연산하기 위한 코드 정합 필터들의 뱅크, 그리고
    - 연산된 STC의 이산-시간 퓨리에 분석(discrete-time Fourier analysis)을 이용하여 교차-상관 값들을 연산하는 수단
    을 포함하는 것을 특징으로 하는 신호 처리 장치.
  37. 제 36 항에 있어서, 상기 교차-상관 수단은,
    - 퓨리에 분석 이전에 STC의 워드-크기를 감소시키기 위해, 상기 코드 정합 필터의 뱅크와 상기 교차-상관 연산 수단 사이에 배치되는 한 개 이상의 중간 퀀타이저(intermediate quantizer)
    를 추가로 포함하는 것을 특징으로 하는 신호 처리 장치.
  38. 제 36 항에 있어서,
    상기 코드 정합 필터들은 샘플링된 DSSS 신호의 인터리빙된 동상(I) 및 직각위상(Q) 성분들에 대해 STC를 파이프라인 방식으로 연산하고, 이때, 상기 코드 정합 필터는 샘플링 속도의 두배로 동작하며, 그리고
    각각의 코드 정합 필터는 인터리빙된 성분들을 홀딩하기 위해 한 개의 탭마다 두 개의 데이터 시프트 레지스터를 구비하는 것을 특징으로 하는 신호 처리 장치.
  39. 제 36 항에 있어서,
    상기 DSSS 신호는 다중 측파대역을 가지며,
    상기 신호 처리 장치는 다중 측파대역 중 두 개 이상을 디지털 방식으로 선택하여 리샘플링하는 수단을 포함하며,
    상기 교차-상관 수단은 리샘플링된 측파대역의 데이터를 인터리빙하기 위한 인터리버를 추가로 포함하고,
    상기 코드 정합 필터들은 인터리빙된 측파대역 데이터에 대한 STC를 파이프라인 방식으로 연산하며, 그리고
    각각의 코드 정합 필터는 인터리빙된 측파대역 데이터를 홀딩하기 위한 추가의 데이터 시프트 레지스터를 구비하고, 각각의 코드 정합 필터는 선택된 측파대역의 수와 지정 샘플링 속도의 곱과 같은 속도로 동작하는 것을 특징으로 하는 신호 처리 장치.
  40. 제 36 항에 있어서, 상기 교차-상관 수단은,
    - 수신한 DSSS 신호를 통상 칩 속도의 정수배와 같은 속도로 리샘플링하는 수단, 그리고
    - 다수의 멀티플라이어를 구비한 한 개 이상의 코드 정합 필터로서, 이때, 상기 멀티플라이어에서 요구되는 숫자는 정수배로 나누어지는 바의 상기 한 개 이상의 코드 정합 필터
    를 추가로 포함하며, 이때,
    교차-상관 값들을 연산함에 있어, 이전 클럭 사이클로부터 부분 합들을 저장하고 부분 합들을 더하기 위한 하드웨어를 각각의 코드 정합 필터의 관련 합계 네트워크가 포함하는 것을 특징으로 하는 신호 처리 장치.
  41. 제 35 항에 있어서, 상기 지연 수단은,
    - 한 개 이상의 정수(integer) 지연 라인 필터,
    - 한 개 이상의 소수(fractional) 지연 라인 필터,
    - 제공될 적절한 지연을 결정함에 있어, 정수 지연 라인 필터와 소수 지연 라인 필터에 의해 사용하기 위한 필터 계수들의 기연산된 룩업 표, 그리고
    - 외부적으로 명시된 주파수 시프트와 비-코히어런트 인티그레이션 카운터 값들의 함수로 정수 및 소수 지연 라인 필터 계수들을 초기화하고 업데이트하는 수단
    을 추가로 포함하는 것을 특징으로 하는 신호 처리 장치.
  42. 수신한 DSSS 신호를 획득하기 위한 신호 처리 장치(SPA)로서, 상기 신호 처리 장치는,
    - 지정 샘플링 속도로 수신 DSSS 신호를 샘플링하는 수단,
    - 교차-상관 값들을 얻기 위해, 수신 DSSS 신호의 스펙트럼을 확산시키는 데 사용되는 의사-임의 잡음(PN) 코드 시퀀스의 국부-발생 복제본의 샘플들에 대해, 샘플링된 DSSS 신호의 시간 및 주파수-시프트 버전을 병렬 방식으로 교차-상관시키는 교차-상관 수단,
    - 수신 DSSS 신호의 시간-컴팬딩(time-companding)으로부터 발생하는 오정렬 효과를 보상하기 위해, 앞서 얻은 교차-상관 값들을 처리하도록 상기 교차-상관 수단에 연결되는 도플러 컴펜세이터(Doppler compensator),
    - 상관 메트릭을 얻기 위해 복제본 코드 시퀀스와 수신 신호의 여러 다른 시간 세그먼트들의 대응하는 시간 및 주파수 오프셋을 나타내는 보정된 교차-상관 값들의 그룹을 비-코히어런트 방식으로 통합하는 인티그레이터(integrator), 그리고
    - 상관 메트릭의 크기들의 합이 검출 한도를 넘는 지를 검출하는 검출기
    를 포함하며,
    이때, 상기 교차-상관 수단은,
    - 단-시간 상관(short-time correlations: STC)을 병렬로 연산하기 위한 코드 정합 필터들의 뱅크, 그리고
    - 연산된 STC의 이산-시간 퓨리에 분석(discrete-time Fourier analysis)을 이용하여 교차-상관 값들을 연산하는 수단
    을 포함하고,
    이때, 상기 도플러 컴펜세이터는,
    - 상기 복제본 코드 시퀀스와 수신 DSSS 신호의 주파수-시프트된 버전에 대응하는 교차-상관 값들의 입력 스트림에 지연을 제공하는 지연 수단, 그리고
    - 비-코히어런트 인티그레이션 카운터 값들을 바탕으로 제공될 적절한 지연을 선택하는 수단
    을 추가로 포함하는 것을 특징으로 하는 신호 처리 장치.
  43. 제 42 항에 있어서, 상기 교차-상관 수단은, 퓨리에 분석 이전에 STC의 워드-크기들을 감소시키기 위해 코드 정합 필터들의 뱅크와 교차-상관 연산 수단 사이에 배치되는 한 개 이상의 중간 퀀타이저를 추가로 포함하는 것을 특징으로 하는 신호 처리 장치.
  44. 제 42 항에 있어서,
    상기 코드 정합 필터들은 샘플링된 DSSS 신호의 인터리빙된 동상(I) 및 직각위상(Q) 성분들에 대해 STC를 파이프라인 방식으로 연산하고, 이때, 상기 코드 정합 필터는 샘플링 속도의 두배로 동작하며, 그리고
    각각의 코드 정합 필터는 인터리빙된 성분들을 홀딩하기 위해 한 개의 탭마다 두 개의 데이터 시프트 레지스터를 구비하는 것을 특징으로 하는 신호 처리 장치.
  45. 제 42 항에 있어서,
    상기 DSSS 신호는 다중 측파대역을 가지며,
    상기 신호 처리 장치는 다중 측파대역 중 두 개 이상을 디지털 방식으로 선택하여 리샘플링하는 수단을 포함하며,
    상기 교차-상관 수단은 리샘플링된 측파대역의 데이터를 인터리빙하기 위한 인터리버를 추가로 포함하고,
    상기 코드 정합 필터들은 인터리빙된 측파대역 데이터에 대한 STC를 파이프라인 방식으로 연산하며, 그리고
    각각의 코드 정합 필터는 인터리빙된 측파대역 데이터를 홀딩하기 위한 추가의 데이터 시프트 레지스터를 구비하고, 각각의 코드 정합 필터는 선택된 측파대역의 수와 지정 샘플링 속도의 곱과 같은 속도로 동작하는 것을 특징으로 하는 신호 처리 장치.
  46. 제 42 항에 있어서, 상기 교차-상관 수단은,
    - 수신한 DSSS 신호를 통상 칩 속도의 정수배와 같은 속도로 리샘플링하는 수단, 그리고
    - 다수의 멀티플라이어를 구비한 한 개 이상의 코드 정합 필터로서, 이때, 상기 멀티플라이어에서 요구되는 숫자는 정수배로 나누어지는 바의 상기 한 개 이상의 코드 정합 필터
    를 추가로 포함하며, 이때,
    교차-상관 값들을 연산함에 있어, 이전 클럭 사이클로부터 부분 합들을 저장하고 부분 합들을 더하기 위한 하드웨어를 각각의 코드 정합 필터의 관련 합계 네트워크가 포함하는 것을 특징으로 하는 신호 처리 장치.
  47. 제 42 항에 있어서, 상기 지연 수단은,
    - 한 개 이상의 정수(integer) 지연 라인 필터,
    - 한 개 이상의 소수(fractional) 지연 라인 필터,
    - 제공될 적절한 지연을 결정함에 있어, 정수 지연 라인 필터와 소수 지연 라인 필터에 의해 사용하기 위한 필터 계수들의 기연산된 룩업 표, 그리고
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