KR100808922B1 - 수신기에서의 고속 신호 획득 방법 및 그 장치 - Google Patents

Abstract

본 발명은 수신기에서의 고속 신호 획득 방법 및 그 장치에 관한 것으로서, 상관기에 입력되는 입력 데이터를 N 비트 병렬 데이터로 모으고, 프로세서에서 입력되는 N 비트 병렬 데이터를 모아서 FFT 처리하는 것을 특징으로 한다. 종래에는 FFT를 이용하기 위하여는 고성능의 PC를 이용하거나(소프트웨어 수신기), FFT 전용처리기가 필요하였고, 종래의 일반적인 수신기에서 FFT 방식을 이용한 예는 없었다. 본 발명은 종래의 수신기에 간단한 장치를 추가하여, FFT를 이용한 고속의 신호 획득이 가능하게 한다.

수신기, 고속 신호 획득, FFT

Description

수신기에서의 고속 신호 획득 방법 및 그 장치{Method and Apparatus for Fast Signal Acquisition in Receiver}

도1은 종래 기술에 의한 수신기의 신호 동기 획득 장치의 구성도,

도2는 본 발명의 일실시예에 따른 수신기의 신호 동기 획득 장치의 구성도,

도3은 도2에 도시된 PLD의 상세 구성도의 일예를 도시한 것.

본 발명은 수신기에서의 신호 동기 획득 방법 및 그 장치에 관한 것이다.

본 발명은, 전송하고자 하는 데이터를 확산 코드를 이용하여 광대역으로 확산시켜 전송하고, 수신 측에서는 이를 수신하여 전송시와 동일한 확산 코드를 이용하여 역확산하여 광대역의 신호로부터 데이터를 복조하는 통신 시스템의 수신기에 관한 것이다. 수신된 신호를 역확산하여 정보를 복조하기 위하여는 전송된 신호의 확산에 사용된 확산 코드와 동일한 코드의 종류를 찾아야 하고, 또한 확산 코드의 주파수 및 위상과 동일한 주파수 및 위상을 찾아야 한다. 이와 같이 확산 코드를 찾고 확산 코드의 주파수 및 위상을 동기시키는 것을 "신호의 동기 획득"이라고 한다. 신호를 동기 획득한 이후에는 확산 신호의 동기를 맞추어 계속해서 역확산 코 드를 발생시키는 신호의 추적 작업이 이어지게 되고, 이 과정에서 확산 신호에 인가된 정보를 복조하게 된다.

도1은, 종래 기술에 의한 수신기의 신호 동기 획득 장치의 구성도이다. 프로세서(12)에서 후보 확산 코드, 위상 및 도플러 오프셋을 변경하여 가면서 상관기(11)에 전달하고, 상관기(11)에서 상관 신호를 생성하여 수신 신호와 상관한다. 상관기(11)의 상관 결과는 다시 프로세서(12)로 전달되고, 프로세서(12)가 상관값을 토대로 다시 적절한 코드, 위상 및 도플러 오프셋을 계산하여 상관기(11)에 전달하는 피드백 과정을 거친다. 이러한 과정을 통한 상관 결과, 높은 상관값을 가지는 경우의 후보 확산 코드의 종류, 코드의 위상 및 도플러 오프셋을 구하여, 확산 코드를 구하게 된다.

즉, 종래에는 후보 확산 코드의 종류를 변경하여 가면서 각 확산 코드에 대하여 도플러 오프셋을 변화시키고, 또한 각 도플러 오프셋마다 코드 위상을 변화시켜가며 상관값이 문턱값보다 큰지 여부에 따라 신호 획득 여부를 판단하였다. 따라서, 수신기는 모든 후보 확산 코드에 대하여 모든 후보 도플러 오프셋 및 모든 코드 위상을 테스트하기 위하여 많은 데이터를 처리하여야 하고 따라서 시간이 많이 걸리는 단점이 있다.

송신기와 수신기의 상대적인 움직임이 작은 무선 전화 등의 시스템에서는 수신단에서 신호의 도플러 오프셋이 크지 않지만 위성을 이용한 측위 시스템(GPS) 등에서는 위성의 움직임으로 인하여 수신 신호에 큰 도플러 오프셋이 포함되기 때문에 도플러 오프셋의 변화 범위가 크다. 즉, 여러 개의 도플러 오프셋 후보들 중에 서 확산 코드의 도플러 오프셋을 찾아야 한다.

전 지구 측위 시스템(GPS)의 경우, 동기 획득을 위하여 하나의 후보 확산 코드에 대하여 검색하여야 할 도플러 오프셋 및 코드 위상의 범위가 정하여져 있다. GPS의 경우 후보 확산 코드의 수가 32개이고, 일반적인 지상 사용자의 경우 후보 도플러 오프셋의 범위는 -5KHz ~ +5KHz 정도로 알려져 있으며, 코드의 길이는 총 1023개의 칩으로 이루어져 있다. 일반적인 GPS 수신기의 경우 도플러 오프셋은 500Hz 단위이고, 위상은 1/2 칩의 단위로 검색하기 때문에 총 검색 후보의 수는 32*21*2045으로, 총1,374,912가 된다. 일반적으로 SNR이 높은 경우 동기 획득 판단을 위한 적분 시간은 코드 한 주기인 1ms이므로, GPS의 경우 전체 후보군 검색을 위해서는 총 1,374,912초가 소요되고, 일반적인 12채널 수신기를 이용하여, 12개의 채널에서 병렬로 획득을 시도한다고 해도 약114.576초(1,374,912초/12)가 소요된다.

한편, 빠른 신호 획득을 위한 종래의 방법으로는 고속 푸리에 변환(FFT)을 이용한 방법이 있다. 고속 푸리에 변환(FFT)를 이용한 신호의 동기 획득 방법은, 시간 영역의 신호를 주파수 영역으로 변환한 후 컨주게이트(conjugate)을 취한 후 상대 상관 신호와 곱하고, 이를 다시 역변환하게 되므로, 시간 영역에서 입력되는 수신 신호와 상관 신호를 모든 코드 위상에 대하여 상관한 것과 같은 효과를 지니므로, 코드 위상을 변환시켜가며 상관하지 않더라도, 모든 코드 위상 영역에 대한 상관 결과를 알 수 있다. 고속 푸리에 변환(FFT)를 이용하는 경우 위상의 변화없이 도플러 오프셋만을 변화시키며 신호 획득 판별이 가능하므로 신호 획득에 소요되는 시간을 크게 줄일 수 있다. 그러나, 고속 푸리에 변환(FFT)을 이용하는 신호 획득을 위해서는 고속의 샘플링 및 실시간 저장이 가능해야 하며, 고속으로 샘플링된 신호를 저장할 수 있는 큰 용량의 메모리가 필요하다. 또한 고속 푸리에 변환(FFT)을 수행하기 위한 고성능의 연산기가 필요하다.

본 발명은 위와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은, 도1에 도시된, 종래 기술에 의한 수신기의 신호 동기 획득 장치를 토대로 하되, 간단한 하드웨어를 추가하여 FFT를 이용한 신호 획득이 가능하게 하여, 신호 동기 획득 시간을 줄일 수 있는 방법 및 장치를 제공하는 것이다.

상기한 목적을 달성하기 위하여, 본 발명은, 입력 신호와 확산 코드를 상관하는 상관기 및 상기 상관기에 의한 상관 결과에 따라 입력 신호를 복호화는 프로세서를 구비하는 수신기의 신호 동기 획득 장치에 있어서, 상기 상관기에 입력되는 입력 데이터를 N 비트 병렬 데이터로 모아서 상기 프로세서로 전송하는 제1 수단; 및 상기 프로세서에 입력되는 N 비트 병렬 데이터를 모아서 FFT 처리하는 제 2수단을 포함하는 것을 특징으로 하는 수신기의 신호 동기 획득 장치를 제공한다.

또한, 본 발명에서는, 입력 신호와 확산 코드를 상관하는 상관기 및 상기 상관기에 의한 상관 결과에 따라 입력 신호를 복호화는 프로세서를 구비하는 수신기를 이용한 신호 동기 획득 방법에 있어서, 상기 상관기에 입력되는 입력 데이터를 N 비트 병렬 데이터로 모아서 상기 프로세서로 전송하는 제1 단계; 및 상기 프로세 서에 입력되는 N 비트 병렬 데이터를 모아서 FFT 처리하는 제2 단계를 포함하는 것을 특징으로 하는 수신기의 신호 동기 획득 방법을 제공한다.

이하에서 첨부된 도면을 참조하면서 본 발명의 실시예를 설명하고자 한다.

도2는 본 발명의 일실시예에 따른 수신기의 신호 동기 획득 장치의 구성도이다. 도2에 도시된 본 발명의 실시예에서는 상관기(21)에 입력되는 2 비트 직렬 데이터를 PLD(23)를 이용하여 N비트로 모아 병렬 데이터로 프로세서(22)로 보내고, 프로세서(22)에서 FFT 처리를 하는 방식이다. 본 발명에서는 DSP를 추가하여 FFT 전용 처리기를 이용하는 방법을 사용하지 않고 프로세서(22)를 활용하여 프로세서(22)에서 FFT 처리하도록 한다. 이를 위하여 본 발명에서는 도1에 도시된 종래의 신호 동기 획득 장치에 PLD(23)의 구성이 추가된 것이다.

FFT 처리를 위하여, 32개의 위성 데이터를 미리 FFT하여 저장하여 두고, 실시간으로 상관기에서 상관신호를 생성하지 않고 FFT하여 저장하여 둔 값을 이용하게 된다. 이러한 저장 수단을 도시하는 것은 도2에 생략되어 있다.

GPS의 경우 코드의 한 주기가 1ms이므로, PLD(23)에서는 1ms 동안 병렬 데이터를 프로세서(22)로 출력한다. 프로세서(22)에서는 이 데이터와 미리 저장된 반송파, 코드 신호를 이용하여 FFT 방식으로 신호 획득을 한다. 프로세서(22)에서의 FFT 처리에 의한 신호 동기 획득에 의하여 찾아낸 PRN(확산 코드의 종류), 도플러 오프셋, 코드 위상의 정보는 상관기(21)로 전달된다. 이와 같이, 신호 동기 획득에 의하여 확산 코드가 정하여지면, 수신기는 트래킹 모드(Tracking mode)로 전환되어, 찾아낸 확산 코드를 이용하여 입력단(20)으로부터의 수신 신호를 복호화하게 된다. 본 발명에서는 1ms 동안 출력되는 병렬 데이터를 사용하므로, 초기 신호 획득에 필요한 신호 수신 시간은 1ms이다.

도2에서 PLD(23)를 구현하는 것은 다양한 방법이 있을 수 있다. 도3은 도2에 도시된 PLD의 상세 구성도의 일예를 도시한 것이다. 도3에 도시된 예는 클럭 분주기(31), 래치(32), 시프트 레지스터(33)로 간단하게 구현한 예이다. 도3과 같은 구성에 의하여 (SIGN, MAG)의 2비트 직렬 샘플 데이터가 N 비트 병렬 데이터로 출력되게 된다. 구체적으로 2비트 직렬 샘플 데이터를 N개씩 모아서 클럭 분주기(31)의 1/N에 동기하여 프로세서(22)로 출력한다. 도1에 도시된 종래의 수신기의 경우, 프로세서(12)는 상관기(11)의 출력만을 처리하였다. 그러나, 본 발명에서는 PLD(23)와 같은 구성에 의하여 상관기에 입력되는 샘플 데이터를 병렬 데이터로 만들어서, 프로세서(22)가 직접 처리하여 FFT를 이용할 수 있게 된다. 프로세서(22)에서는 1ms 동안 읽어들인 샘플 데이터를 FFT 처리하여 신호 획득을 한 후에는 종래의 수신기 작동 처리 방법과 동일하다.

프로세서(22)에서는 FFT를 사용하기 위해서 1ms 동안 전달된 샘플 데이터를 FFT 가능한 샘플 데이터수로 재처리한다. 예를 들어서, Mitel사에서 설계한 수신기의 경우 샘플링 레이트가 5.714MHz이다. 따라서, 1ms 동안 5714개의 샘플 데이터가 발생하는데, FFT를 이용하기 위하여는 2의 제곱수에 해당하는 수로 샘플 데이터 수를 재처리하여야 한다. GPS의 코드의 길이가 1023 칩으로 이루어져있고, 신호 검색을 위하여는 1/2 칩 정밀도 이상의 검색이 필요하다. 따라서, 5714개의 샘플을 재처리할 수 있는 최소한의 수는 2048개가 된다. 재처리 샘플 데이터 수가 적을 수로 신호 획득 시간을 줄어들고, 정확도는 상대적으로 떨어지게 된다.

종래의 수신기의 신호 획득 시간은 위에서 살펴본 바와 같이, 114초이다. 이에 비하여 본 발명에 의하면, 1ms 데이터의 재처리 샘플 데이터 수를 4096(2¹²) 로 하는 경우에는 48초, 2048(211)로 하는 경우에는 23초가 걸리므로 신호 획득 시간이 줄어들게 된다.

이상에서는, 도2 및 도3를 참조하면서 'PLD'를 이용한 경우의 본 발명의 실시예를 설명하였다. 위 실시예에서 'PLD'를 이용하는 것은 도시된 프로세서의 성능이 도시된 예에서와 같이 5.714MHz의 속도로 나오는 값을 제대로 읽을 수 없기 때문에 이를 나누어서 처리한 것이다. 만약 프로세서의 성능에 이러한 문제가 없다면, 굳이 PLD를 이용할 필요가 없다. 이러한 경우 SIGN과 MAG가 프로세서에 직접 연결되어 프로세서에서 데이터를 모아서 FFT 처리하는 방식으로 수행될 수 있다.

종래에는 FFT를 이용하기 위하여는 고성능의 PC를 이용하거나(소프트웨어 수신기), FFT 전용처리기가 필요하였고, 종래의 일반적인 수신기에서 FFT 방식을 이용한 예는 없었다. 본 발명은 종래의 수신기에 간단한 장치를 추가하여, FFT를 이용한 고속의 신호 획득이 가능하게 한다.

Claims (5)

1. 입력 신호와 확산 코드를 상관하는 상관기 및 상기 상관기에 의한 상관 결과에 따라 입력 신호를 복호화는 프로세서를 구비하는 수신기의 신호 동기 획득 장치에 있어서, 상기 상관기에 입력되는 입력 데이터를 N 비트 병렬 데이터로 모아서 상기 프로세서로 전송하는 수단을 포함하여 구성되되, 상기 프로세서 자체에서 상기 프로세서에 입력되는 N 비트 병렬 데이터를 모아서 FFT 처리하는 것임을 특징으로 하는 수신기의 신호 동기 획득 장치.
2. 청구항 1에 있어서,

   상기 제1 수단은, PLD로 구현되는 것임을 특징으로 하는 수신기의 신호 동기 획득 장치.
3. 청구항 1에 있어서,

   상기 제1 수단은, N비트 클럭 분주기; 입력 신호를 저장하는 레지시터; 및 상기 N비트 클럭 분주기로부터 입력되는 클럭에 따라 상기 레지스터에 저장된 입력 신호를 N비트 병렬 신호로 출력하는 래치를 포함하여 구현되는 것임을 특징으로 하는 수신기의 신호 동기 획득 장치.
4. 입력 신호와 확산 코드를 상관하는 상관기 및 상기 상관기에 의한 상관 결과에 따라 입력 신호를 복호화는 프로세서를 구비하는 수신기를 이용한 신호 동기 획득 방법에 있어서, 상기 상관기에 입력되는 입력 데이터를 상기 프로세서로 전송하는 제1 단계; 및 상기 프로세서에 입력되는 입력 데이터를 모아서 FFT 처리하는 제2 단계를 포함하여 구성되되, 상기 제2 단계의 FFT 처리는 상기 프로세서에서 수행되는 것임을 특징으로 하는 수신기의 신호 동기 획득 방법.
5. 청구항 4에 있어서,

   상기 제1 단계에서, 상기 상관기에 입력되는 입력 데이터를 N 비트 병렬 데이터로 모아서 상기 프로세서로 전송하는 단계를 더 포함하는 것을 특징으로 하는 수신기의 신호 동기 획득 방법.

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