JP2005519311A - 信号相関を実行する方法及び装置 - Google Patents

Abstract

未処理の信号サンプルを記憶せずに畳み込み結果をリアルタイムで発生することにより入力ＧＰＳ信号とＣ／Ａコード基準（１−３２）との間で畳み込み（図１）を計算するための方法及び装置。この装置は、全エポックを処理するサイズのベクトル乗算器と同じ結果を達成するために高速度で動作するベクトル乗算器を備えている。更に、ベクトル乗算器への入力サンプル及びその出力サンプルを量子化して、回路の複雑さを緩和することができる。

Description

発明の詳細な説明

本発明は、デジタル信号受信器のための信号相関装置に係り、より詳細には、例えば、グローバルポジショニングシステム（ＧＰＳ）受信器において信号相関を実行するための方法及び装置に係る。

グローバルポジショニングシステム（ＧＰＳ）信号を測定するプロセスは、既知の擬似ランダムノイズ（ＰＲＮ）コードに対して到来信号の一連の相関を試みることによりノイズの存在中でＧＰＳ信号をサーチする手順で開始される。サーチプロセスは、信号の厳密な周波数及び到着時間遅延の両方が未知であるので、長々しいものになり得る。信号を見出すために、受信器は、考えられる各周波数における各遅延可能性をチェックする二次元サーチを慣習的に遂行する。特定の周波数及び遅延における信号の存在をテストするために、受信器がその周波数に同調されると共に、到来信号は、到着時間に対応する量だけ遅延された既知のＰＲＮコードと相関される。信号が検出されない場合には、サーチが次の遅延可能性へと続けられ、全ての遅延可能性がチェックされた後に、次の周波数可能性へと続けられる。信号をノイズから区別するに充分な信号の平均化を許すために、各個々の相関が１ミリ秒以上にわたって実行される。数千もの周波数及び遅延の可能性がチェックされるので、取得プロセス全体で数十秒を要することになる。

近年、例えば、ＧＰＳをセルラー電話に使用して非常探索能力を与えるようなワイヤレス装置におけるＧＰＳ技術の新たな用途が出現した。これらの用途では、数秒程度の迅速な信号取得が必要とされる。更に、これらの用途では、苛酷な信号環境や、ＧＰＳ信号レベルが相当に減衰される屋内においてＧＰＳ受信器を動作する必要がある。減衰した信号を検出するには、比較的長い時間周期にわたって各相関を実行することが必要となる。例えば、積分は、慣習的なＧＰＳ受信器に使用される１−１０ミリ秒の周期に対して、数秒にわたって実行されることがある。このように長い積分時間では、慣習的な受信器に使用される二次元逐次サーチプロセスが実行不能となる。というのは、全サーチ時間が１００倍以上に増加するからである。

サーチプロセスを加速するために、ＧＰＳ設計者は、付加的な相関装置を受信器に追加して、多数の到着時間可能性を同時にチェックできるようにしている。通常、追加される各相関装置は、個別のコードミクサ及び信号アキュムレータを必要とする。これは、所与の感度レベルに対して、サーチ時間を相関装置の数に比例して減少させる。セルラー電話用途で必要とされる感度及び取得時間を達成するためには、設計上、数千もの相関装置を組み込むことが必要となる。このような追加は、通常、消費者向け装置としては極端に複雑且つ高価なものとなる。

例えば、１９９９年５月４日付の米国特許第５，９０１，１７１号は、単一の時分割処理ブロックを使用して、１２チャンネルの各々で２０個までの同時相関を実行できるようにしたトリプルマルチプレクス技術を開示している。これは、２０個の遅延可能性のブロックを同時にチェックするので、単一相関装置設計に対して性能の改善を与える。遅延不確実性の全範囲にわたって完全に信号サーチするには、２０個の相関装置のブロックを約１００回次々に使用して２０４６個の遅延をチェックすることが必要である。従って、取得を２秒で実行しなければならない場合には、積分時間が数十ミリ秒に制限される。これでは、屋内ＧＰＳ用途に必要な感度を達成するのに不充分である。

サーチプロセスを更に改善するために、他のＧＰＳ受信器アーキテクチャーは、到来信号と既知のＰＲＮコードとの間の畳み込みを発生する処理能力を備えている。これは、全Ｃ／Ａコードエポック（１０２３チップ）にわたり全時間遅延可能性に及ぶ完全な１組の相関装置を設けることと同等であり、１９９７年９月２日付の米国特許第５，６６３，７３４号は、ソフトウェアアルゴリズムを使用して必要な相関結果を効率的に発生するための高速フーリエ変換（ＦＦＴ）ベースのソフトウェア技術を開示している。この解決策は全ての用途に適したものではない。というのは、ソフトウェアＦＦＴを実行するのにプログラム可能なデジタル信号プロセッサ（ＤＳＰ）が必要とされ、且つ未処理の信号サンプルを記憶するのに大きなメモリが必要とされるからである。その上、この解決策は、ソフトウェア計算であることと、信号の完全なスナップショットが記憶された後でなければソフトウェア処理がスタートしないことから、大きな処理遅延を伴うことになる。多くの用途では、リアルタイム処理解決策が好ましく、即ち広範囲なソフトウェア処理を伴わないものが好ましい。リューシン氏等の「Fast Acquisition by Matched Filter Technique for GPS/GLONASS Receivers」、第３０７−３１５ページには、１０２３個のタップを有する整合フィルタを使用して畳み込みをリアルタイムで実行するためのハードウェア解決策が開示されている。その整合フィルタは、全Ｃ／Ａコードエポックを保持するに充分な大きさのシフトレジスタと、信号及びＣ／Ａコードの全エポック間の内積を発生する巾１０２３のベクトル乗算・加算ユニットとで構成される。

この回路は、セルラー電話のような低コストの消費者装置の制約に対して複雑である。Ｐコード取得のための軍用受信器に利用されるような他の整合フィルタ解決策も、大きなベクトル乗算器を組み込んでいる。

従って、信号及びＣ／Ａコードの全エポックを処理することのできる改良された簡単で且つ低コストのＧＰＳ処理ブロックが要望される。このような装置は、比較的簡単なハードウェアで形成されながらも、好ましくは大きなベクトル乗算器を伴わずに、全畳み込み又は多数の並列の相関を発生できねばならない。

本発明は、未処理の信号サンプルを記憶せず、且つ広範囲なソフトウェア処理を伴わずに、畳み込み結果をリアルタイムで発生することにより、入力信号（例えば、ＧＰＳ信号）と擬似ランダムノイズ（ＰＲＮ）コード基準との間の全畳み込みを計算するための方法及び装置を提供する。この装置は、全エポックを処理するサイズのベクトル乗算器と同じ結果を得るために高い速度で動作するベクトル乗算器を備えている。本発明は、セルラー電話のような消費者向け装置の複雑さの制約に適合する集積回路において実施することができる。設計上、高い感度を確保するために畳み込み結果の長時間平均化を可能にするに必要なロジックが含まれる。本発明は、屋内で受信された信号を含む著しく減衰された信号から位置場所を導出するのに使用するように信号を相関することができる。

完全な装置は、従来型ＧＰＳチューナ、デシメーション回路、畳み込みプロセッサ、及び畳み込み結果を累積するＲＡＭブロックで構成される。畳み込みプロセッサは、ほぼ１００ＭＨｚ以上の高いクロックレートで動作して、小さな回路ブロックの繰り返し使用により全畳み込みを計算することができる。より詳細には、畳み込みの各ポイントが一連の部分相関に分解され、その各々は、エポックの一部分だけを処理するサイズのベクトル乗算器を使用して発生される。この装置は、Ｃ／Ａコードを非重畳組のコードセグメントへと細分化することにより部分相関を組織化する。各部分相関は、一度に１つのコードセグメントしか使用せず、簡単なルックアップテーブルを使用してＣ／Ａコードを効率的に記憶及び検索できるようにする。

プロセッサは、希望のサンプルレートで信号流を生成するように入力ＩＦサンプルをデシメーションすることで動作を開始し、サンプルレートは、到来信号のタイミングに正確に一致される。希望のサンプルレートがＰｆ_０（Ｃ／Ａチップ当たりＰ個のサンプル）である場合には、厳密に１０２３ｘＰ個のサンプルが各信号エポックに取り出されるようにサンプルレートがセットされる。プロセッサは、ＰｘＫ個の入力サンプルを保持するサイズのシフトレジスタを通して信号をクロックする信号を相関し、ここで、Ｋは１０２３の因数である。各信号シフトにおいて、一連のＭ個の部分相関演算が実行され、ここで、Ｍは、ＭｘＫ＝１０２３であるように選択される。各部分相関は、信号シフトレジスタの内容と、Ｃ／Ａコードの長さＫセグメントをＰｘＫ個のサンプルへ拡張することにより生成された基準サンプルのブロックとの内積をとることより成る。部分相関結果は、メモリに累積される。部分相関結果を累積することにより、プロセッサは、全畳み込みまで、多数の相関ポイントに対して完全な相関結果を発生する。

本発明の別の実施形態では、ベクトル乗算器の回路複雑さを緩和するために、畳み込みプロセッサへの入力サンプルが量子化される。同様に、累積回路の回路複雑さを緩和するために、畳み込みプロセッサの出力サンプルも量子化される。

本発明の前記特徴をいかに達成するか詳細に理解できるようにするため、前記で簡単に述べた本発明を、添付図面に示されたその実施形態を参照して、以下に詳細に説明する。

しかしながら、添付図面は、本発明の典型的な実施形態を示すに過ぎず、等しく有効な他の実施形態も本発明に受け入れられるので、その範囲を限定するものではないことに注意されたい。

図１は、本発明によるグローバルポジショニングシステム（ＧＰＳ）受信器１００のブロック図である。本発明によるプラットホームとしてＧＰＳ受信器を使用することで、本発明の１つの用途が形成される。信号相関を必要とする他のプラットホームも、本発明を利用することができる。

信号（例えば、ＧＰＳ信号）は、アンテナ１０１により受信される。高周波／中間周波コンバータ（ＲＦ／ＩＦコンバータ）１０２は、信号をフィルタし、増幅し、且つ周波数シフトし、更に、信号は、アナログ／デジタルコンバータ（Ａ／Ｄ）１０３によりデジタル化される。これらの要素１０１、１０２及び１０３は、従来型ＧＰＳ受信器に使用された要素と実質的に同様である。

Ａ／Ｄ１０３の出力は、デジタルロジックで実施される１組の処理チャンネル１０４_１、１０４_２、・・１０４_ｎ（ｎは整数）に接続される。各処理チャンネル１０４_ｎは、特定のＧＰＳ衛星からの信号を処理するのに使用できる。特定チャンネルの信号は、数値制御発振器（ＮＣＯ）１０６により駆動されるチューナ１０５によって同調される。このチューナ１０５は、２つの目的を果たす。第１に、ＲＦ／ＩＦ変換後に残っているＩＦ周波数成分が除去される。第２に、衛星の移動、ユーザの移動及び基準周波数エラーから生じる衛星ドップラー周波数シフトが除去される。チューナからの出力は、同相成分（Ｉ）及び直角位相成分（Ｑ）より成る基本帯域信号である。１０５及び１０６のステップは、従来型のＧＰＳ受信器設計に使用されたものと実質的に同様である。

デシメーション回路１０７は、１０５の出力を処理する。デシメーション回路１０７の出力は、入力信号のタイミングに合致するように正確にタイミング合わせされたレートで出力されるＩ及びＱ成分をもつ一連の複素数信号サンプルである。本発明の一実施形態では、デシメーション動作は、到来する全ての信号サンプルを出力サンプルの周期にわたって加算する簡単な前加算器である。数値制御発振器（ＮＣＯ）１０８は、サンプリングプロセスのタイミングをとるのに使用される。例えば、Ｐ＝２の場合に、コードＮＣＯ１０８は、ドップラーシフトに対して調整された（２ｘｆ_ｓ）の周波数を発生するようにセットされ、ここで、ｆ_ｓは、ｆ_０（ＧＰＳ信号のＣ／Ａコードチップレート）である。ＮＣＯは、ファームウェアコマンドからの外部入力に基づいてドップラーシフトを調整する。ドップラーシフトは衛星ごとに異なるので、チャンネル１０４_ｎごとに個別のコードＮＣＯ１０８及びデシメーション回路１０７が必要とされる。コードＮＣＯ１０８は任意の周波数を発生できるので、到来サンプルレートがｆ_ｓの整数倍である必要はないことに注意されたい。デシメーション回路１０７が前加算器である場合には、加算されるサンプルの数を、通常、２つの値の間で切り換えて、長い時間にわたり正しいサンプルタイミングが維持されるようにする。例えば、到来サンプルレートが１０ＭＨｚであり、希望のサンプルレートが２．０４６ＭＨｚである場合、前加算器は、４又は５のいずれかのサンプルを加算し、希望のサンプルレートが平均で維持されるようにする。

又、デシメーション回路１０７は、更なる処理の前に信号成分内のビット数を減少するために、その出力に量子化装置（図示せず）を含んでもよい。本発明の一実施形態では、２ビットの量子化が使用される。

デシメーション回路１０７からの信号サンプルは、畳み込みプロセッサ１０９に接続される。この畳み込みプロセッサ１０９により発生された結果は、信号ランダムアクセスメモリ（ＲＡＭ）１１０ａ及び１１０ｂに記憶される。より詳細には、これらのＲＡＭ１１０ａ及び１１０ｂは、入力信号と基準ＰＮコード（例えば、ＧＰＳ Ｃ／Ａコード）との間の全畳み込みの一部分又は全部を構成する複素数ベクトルを保持する。畳み込み結果は、信号と基準（ＰＮコード）との間の高い相関に対応するポイントにピークを有する。以下に詳細に述べるように、種々の衛星信号に対するこれらピークの相対的な位置は、最終的に位置情報を計算するのに使用される。

畳み込みプロセッサ１０９及び信号ＲＡＭ１１０ａ、１１０ｂは、公称１ミリ秒間隔で繰り返されるＧＰＳ信号の多数のエポックに対する畳み込み結果を累算する。例えば、１０ミリ秒の信号が処理される場合には、ＲＡＭ１１０ａ、１１０ｂの値は、各々１つのエポックにわたって発生された１０個の相関結果の和である。個々の相関は、全て、同様の特性をもたねばならない。というのは、デシメーション動作のタイミングが、各エポック内の同じ相対的瞬間にサンプルを取り出すよう確保するからである。個々の相関からの同様の結果を累算することで、信号対雑音比が改善され、弱い信号を検出するための受信機の能力が向上される。この処理は、コヒレントな積分と称され、以下に述べるように、これを大きさ積分と結合して、数秒までの時間周期にわたって平均化された相関結果を得ることができる。

コヒレントな積分が実行される時間間隔の長さは、未補償のドップラーシフト、ＧＰＳ信号ナビゲーションデータビット、及び受信器１００の移動により誘起される位相シフトを含む多数のファクタにより制限される。これらのファクタは、低速であるが見掛け上ランダムな位相変化を信号に導入する。数十ミリ秒にわたり、これらの位相変化は、コヒレントな積分の目的を阻止する破壊的干渉を生じさせる。それ故、長い平均化間隔を得るために、受信器１００は、大きさ累算の第２のステップを実行する。より詳細には、信号ＲＡＭ１１０ａ及び１１０ｂに記憶された信号は、複素数正規化装置１１１へ周期的に出力され、この正規化装置は、複素数畳み込みベクトルの複素数大きさ値を発生する。この複素数大きさ値は、加算器１１２により累算されて、大きさＲＡＭ１１３に記憶される。信号の複素数大きさが計算されるたびに、信号ＲＡＭ１１０ａ及び１１０ｂをクリアして、別のコヒレントな積分を実行できるようにする。このプロセスは、希望の回数の大きさ累算が完了するまで続けられる。例えば、コヒレントな平均化間隔が１０ミリ秒で、２００回の大きさ累算を希望する場合には、全プロセスが２秒にわたって実行される。

畳み込み処理の後に、大きさＲＡＭ１１３は、信号対雑音比を改善するために積分された畳み込み結果の複素数大きさを有するベクトルを含む。以下に述べるように、このベクトルは、ＣＰＵ１１４により実行されるソフトウェアアルゴリズムにより更に処理されて、受信器の位置を生じるのに使用される擬似レンジデータを発生する。これらのステップに対するＣＰＵ計算負荷は、従来型のＧＰＳ受信器又はＦＦＴベースの相関装置に比してかなり控え目であることに注意されたい。この実施形態では、相関及び積分の計算上過酷なタスクは、ソフトウェア処理の前に計算される。

図２は、図１の要素により発生される波形２０１Ｉ、２０１Ｑ及び２０２を示す。これらの波形２０１Ｉ、２０１Ｑ及び２０２は、信号強度（軸２０８）対コードチップ（軸２１０）をプロットしたものである。これらの波形は、コヒレントな積分及び大きさ積分中の畳み込みプロセッサ１０９の出力を示す。明瞭化のために、各々３つのコヒレントな積分に基づく３つの大きさ累算より成る９ミリ秒の信号処理時間だけが示されている。この例では、Ｐ＝２であり、従って、コヒレントな積分当たり２０４６個の信号サンプルが存在する。波形２０１Ｉ及び２０１Ｑは、畳み込みプロセッサ１０９からの出力であり、ここで、２０１Ｉは、出力のＩ成分であり、そして２０１Ｑは、Ｑ成分である。２０４６個のサンプルの各ブロックは、その時間間隔中に処理された２０４６個の信号サンプルから畳み込みプロセッサ１０９によりリアルタイムで発生された全畳み込み結果である。この畳み込み結果は、信号の時間遅延に対応する信号ピーク（参照番号２０６Ｉ及び２０６Ｑで示すような）の付近を除いてノイズを含む。信号は、エポックごとに繰り返され、従って、２０４６個のサンプルごとにピークが再び現われる。最初の３つのサイクルにわたり、各エポックからの対応遅延において値を加算することにより相関結果がＲＡＭ１１０ａ及び１１０ｂに累積される。（例えば、出力時間４における値は、出力時間２０５０及び４０９６における値と加算される。）相関ピークは、常に、同じ遅延オフセットで現われ、ピークのサイズは、累算にわたって増加し、３つのエポックにわたってほぼ３倍になる。ノイズのレベルも増加するが、ノイズの相関はエポックごとに非相関であるために３の平方根で上昇するに過ぎない。信号対雑音比は、累算プロセスにわたって改善され、ほぼ３の平方根で増加する。波形２０１Ｑは、直角位相チャンネルに生じる同じ信号累算プロセスを示す。

信号の第４サイクルで始めて、信号ＲＡＭ１１０ａ及び１１０ｂがゼロにクリアされると共に、信号累算プロセスが再開される。波形２０１Ｉ及び２０１Ｑは、相関が９個の信号エポックにわたって３回累積及び減衰することを示す。

コヒレントな平均化間隔の終りに、累積された信号の大きさが計算されて、大きさＲＡＭ１１３へ加算される。大きさＲＡＭ１１３の信号が波形２０２として示されている。この例では、波形２０２は、各コヒレントな積分の完了に対応して３回更新される。ピークは、参照番号２１２_１、２１２_２、２１２_３で示されており、ノイズは、参照番号２１４で示されている。明らかなように、信号対雑音比は、各大きさ累積と共に増加され、到着時間に対応するピークを識別するシステムの能力を更に向上させる。

この例では、信号の複素数位相は、９個のエポックにわたって変化することに注意されたい。より詳細には、信号は、最初、Ｉ及びＱチャンネルの両方に存在するが、最終的なエポックまでに、Ｉチャンネルにおいて強力で且つＱチャンネルにおいてほぼ存在しないように回転する。上述したように、不完全なドップラーシフト同調及び他の作用によりこの回転が生じる。多数のエポックにわたり、位相が多数のサイクルを経て回転し、累積されたときに信号の打消しを生じさせる。このため、本発明の受信器は、短い間隔にわたってのみコヒレントに累積を行い、長時間平均化については大きさ（非コヒレントな）累積に依存する。大きさの値は、位相とは独立しており、数秒にわたって首尾良く積分できる。

図３は、累積された大きさ波形２０２を詳細に示す。プロット３００は、信号の時間遅延に対応するピーク２１２_３の付近に畳み込みの大きさを示す。コードチップ軸２１０上のポイントは、Ｃ／Ａコードチップ長さをＰで除算したものに等しい間隔で離間され、ここで、Ｐは、信号サンプリングレートと、ｆ_０即ちＣ／Ａコードチップレートとの比である。この例では、Ｐ＝２であり、従って、ポイントは、半チップ間隔、即ちほぼ５００ｎｓで離間される。（この時間間隔は、１５０メーターのレンジ差に対応する。）約１０メーターより優れた擬似レンジ測定を達成するために、畳み込み結果が通常ＣＰＵ１１４において更に処理されて、位置情報を発生する。畳み込みプロセスにより与えられる個別の相関値を使用して真の時間遅延を推定するのに使用できる補間技術は多数ある。一実施形態では、最小２乗推定技術を使用して、ノイズ性の測定データに最良に適合する信号のパラメータが識別される。信号の理想的な応答は、信号の自己相関の大きさである。この波形は、立ち上がった三角形３０２の形状をもつように容易に示すことができる。三角形の底の巾３０３は、厳密に、２Ｃ／Ａコードチップであるか又は畳み込み結果の４つのポイントである（Ｐ＝２の場合）。三角形の底の高さ３０４は、信号に対応しない時間遅延に対する畳み込みにおけるノイズの大きさである。このノイズの大きさは、データから推定することもできるし、或いは増幅器のノイズ指数、ケーブル及びフィルタロス、並びにシステム温度のような設計パラメータに基づいて予め計算することもできる。三角形のピーク３０５及び三角形の中心３０６は、信号の大きさ及び時間遅延に対応して未知である。最小２乗方法を使用して、これらの２つのパラメータを推定し、ノイズ性のデータポイントを、所与のピーク及び中心をもつ三角形に適合させることができる。図４は、畳み込みプロセッサ１０９（及び畳み込み結果処理回路４００）の詳細なブロック図であり、特に、小さな回路ブロックの繰返し使用により全畳み込みがいかに発生されるかを詳細に示す。図４と、図４のプロセッサ１０９の動作を示す図５のフローチャートとを同時に参照すると共に、図６及び図７の簡単な例を比較することにより、回路の動作が最も良く理解できよう。

デシメーション回路１０７からの信号は、Ｉ及びＱ成分を各々取り扱うシフトレジスタ４０１ａ及び４０１ｂに結合される。各シフトレジスタ４０１ａ及び４０１ｂは、長さがＰｘＫであり、但し、Ｐは、Ｃ／Ａコードチップ当りの希望のサンプル数であり、Ｋは、設計パラメータとして選択される。以下に述べるように、Ｋは、１０２３の因数である。説明を簡略化するため、以下の説明は、Ｐ＝２（サンプルが半チップだけ離間される）及びＫ＝３３である１つの特定の実施形態に焦点を合わせる。シフトレジスタを経て信号を進めるこの手段は、回路が信号を二重にバッファする必要性を排除し、コスト及び実施の複雑さを緩和させる。

信号は、コードＮＣＯ１０８によりタイミング合わせされて、２ｆ_０のレートでシフトレジスタ４０１ａ及び４０１ｂを経て前進する。信号は、一連の部分相関演算を行えるように、多数のクロックサイクル中にシフトレジスタに位置保持される。より詳細には、全部でＭ個の部分相関が実行され、但し、この例では、Ｍ＝１０２３／Ｋ即ち３１である。各部分相関は、各信号シフトレジスタの内容と、ＰｘＫ（例えば、６６）個のコードサンプルを含むコードのセグメントとの間で行われる高速ベクトル乗算及び加算演算より成る。高速ベクトル乗算及び加算は、回路４０２ａ及び４０２ｂで行われる。回路４０２ａ及び４０２ｂは、各々、乗算器４１０ａ及び４１０ｂと、加算器４１２ａ及び４１２ｂとを含む。その演算は、信号レジスタ４０１ａ又は４０１ｂにおける６６個の信号サンプルの各々に６６個のコードサンプル（３３個のコードサンプルをコードエクステンダー４０９で拡張することにより形成された）を乗算し、次いで、その結果を加算器４１２ａ及び４１２ｂにおいて加算することより成る。この演算は、Ｉ及びＱチャンネルにおいて別々に且つ同時に行われる。数学的には、この演算は、内積と称され、次のように定義される。

ベクトル乗算及び加算の出力は、数字を小さい範囲に保持してＲＡＭ４０４ａ及び４０４ｂのオーバーフローを回避するために再量子化することができる。簡単化のために、量子化装置は図示されていない。一実施形態では、再量子化は、２ビットまでの分解能である。

ベクトル乗算及び加算の結果は、加算器４０３ａ及び４０３ｂにより累算されて、畳み込み結果処理回路４００により処理される。回路４００は、信号ＲＡＭ１１０ａ、１１０ｂと、複素数正規化装置１１１と、加算器１１２と、大きさＲＡＭ１１３とを備えている。累算プロセスは、ＲＡＭ１１０ａ及び１１０ｂから特定時間遅延の現在値を読み取り、丁度計算された部分相関を加算し、その和をＲＡＭ１１０ａ及び１１０ｂに書き戻すことより成る。特定の時間遅延に対応する部分相関を適切に結合することにより、その遅延に対する全相関が計算される。上述したように、このプロセスは、信号対雑音比を向上させるために、希望する多数の信号エポックに対して続けられる。従って、加算器４０３ａ及び４０３ｂは、２つの目的、即ち１つのエポック内の部分相関の結合と、多数のエポックにまたがる相関の累算とを果たす。

信号ＲＡＭ１１０ａ及び１１０ｂからの出力は、複素数正規化装置４０５において合成されて、信号の大きさを形成する。これらのＲＡＭ１１０ａ及び１１０ｂにおけるＩ及びＱ波形は、複素数波形の実数部分及び虚数部分とみなすことができる。大きさを形成することは、各成分を２乗し、その結果を加算し、その結果の平方根をとることより成る。大きさに対する近似であって、回路を簡単化するために使用できる近似は、多数ある。一実施形態では、Ｉ及びＱ信号のスカラーの大きさを独立してとり、どちらが大きいか決定することにより、複素数の大きさが近似される。大きさが大きい方をとり、それを小さい方の大きさの半分に加算することにより、大きさを近似することができる。

大きさ演算の結果は、その値を小さな範囲に保持してＲＡＭ１１３のオーバーフローを回避するようにスケーリングできる。簡単化のため、スケーリング装置は図示されていない。一実施形態では、スケーリングは、結果を３ビットシフトする（即ち、８で除算する）ことより成る。

又、信号の大きさではなく、信号の電力を累算することもできる。この場合には、４０５における演算は、電力の推定であり、通常、Ｉ及びＱ信号の平方の和をとることにより計算される。この場合、図３を参照して説明した擬似レンジ決定アルゴリズムは、大きさ波形ではなく電力波形に対して適合を行うように若干変更されねばならない。或いは又、Ｉ及びＱ信号の大きさ又は電力を表わす値を発生するのに、付加的な非直線的演算を使用することもできる。

複素数正規化装置１１１からの出力は、加算器１１２により累算されて大きさＲＡＭ１１３へ送り込まれる。この累算プロセスは、特定時間遅延の現在大きさ値をＲＡＭ１１３から読み取り、丁度計算された大きさ結果に加算し、その和をＲＡＭ１１３へ書き戻すことより成る。上述したように、大きさの累算は、信号対雑音比の向上を達成するために必要なサイクル数だけ続けられる。

ベクトル乗算器４０２ａ及び４０２ｂは、信号のシフトごとにＭ回の部分相関を実行する。コードルックアップ回路４０８は、部分相関ごとに基準コードサンプルを発生する。ルックアップは、２つのルックアップインデックスにより制御される。第１に、コードは、１・オブ・３２コードから選択しなければならない。この選択は、畳み込みプロセスを通して一定であり、処理チャンネルが特定の衛星信号に対して相関するように構成されたときに確立される。第２のインデックスは、１とＭとの間のセグメントインデックスである。各Ｃ／Ａコードは、１０２３個のチップより成り、これらは、各々Ｋ個の隣接コードチップより成るＭ個の非重畳セグメントに分割される。ルックアップインデックスは、どのコードセグメントが必要であるか識別する。コードルックアップ回路からの出力は、セグメントを構成するＫ個のチップである。選択プロセスは、制御／アドレスロジック４１４により制御される。

コードエクステンダー４０９は、Ｋチップのセグメントを入力として取り上げ、そのセグメントをＫｘＰコードサンプルへと拡張する。この拡張動作は、各コードチップをＰ個の同じコードサンプルへと変換することより成る。コードエクステンダー４０９からの出力は、ベクトル乗算器４０２ａ−ｂへの基準コード入力を形成する。この例では、コードエクステンダーからの出力は、３３個の独特の値を各々２回複写することで作られた６６個のサンプルである。

図４に示すアーキテクチャーは、Ｃ／Ａコードレートｆ_０より実質的に高速なクロックを必要とする。例えば、Ｃ／Ａコードチップ当たり２つのサンプルが使用され（Ｐ＝２）、Ｋ及びＭが各々３３及び３１である場合に、全畳み込みを達成するには、２×ｆ_０のレートで進行する信号シフトレジスタのシフトごとに３１回の部分相関を実行することが必要である。通常、ＲＡＭ１１０ａ及び１１０ｂを読み取り及び書き込むには、少なくとも２つのクロックサイクルが必要である。２つのクロックサイクルを仮定すると、全畳み込みを達成するのに必要な最小クロックレートは、次のようになる。

このレートは、近代的な集積回路ロジックでは容易に達成できる。

本発明は、全畳み込みのサブセットを計算するのにも使用できることに注意されたい。この場合に、信号シフトレジスタのシフトごとに、Ｍより少数の部分相関が実行される。この場合に、遅延の全範囲は、全畳み込みを形成するＰｘ１０２３より少なくなる。特に、Ｍ_２回の部分相関が実行される場合には、Ｍ_２ｘＫｘＰの遅延値が発生される。プロセッサに対するクロックレートは、Ｍ_２とＭの比で減少される。更に、ＲＡＭのサイズもこの比で減少される。従って、この変形態様は、全畳み込みを処理する計算又はメモリリソースをもたないシステムにおいて有用であろう。

Ｋ及びＭの結果に対する他の選択は、更に別の設計上の妥協を許すが、１０２３の主要因数は、３、１１及び３１であるから、Ｋ及びＭの選択には限度がある。Ｋを減少することは、シフトレジスタ４０１ａ及び４０１ｂのサイズと、ベクトル乗算器４０２ａ及び４０２ｂの複雑さとを緩和するので、望ましいが、大きなＭを必要とし、ひいては、高いクロックレートを必要とする。Ｋに対する選択は、３、１１、３１、３３及び９３である。これらの選択は、１．３９ＧＨｚ、３８０ＭＨｚ、１３５ＭＨｚ、１２７ＭＨｚ及び４５ＭＨｚのクロックレートを各々必要とする（常に、Ｐ＝２、及び部分相関当たり２個のクロックサイクルを仮定する）。立証時に利用できる技術に基づき、Ｋ＝３３という選択が１つの実施形態としてなされた。将来の技術では、Ｋ＝１１の選択と、３８０ＭＨｚのクロックレートとが重要となり、ロジックの複雑さを更に緩和することになろう。従って、このアークテクチャーは、速度とロジックの複雑さとの間の最適な妥協をサポートする望ましい属性を有する。

コードセグメントのシーケンスは、制御ロジック４１４により制御される。この制御ロジックは、ＲＡＭ１１０ａ、１１０ｂ及び１１３に対する正しいアドレスも識別する。以下に述べるように、部分相関は、非連続的順序で発生され、従って、ＲＡＭアドレスの発生は、自明なことではない。

図４の回路の動作は、図５のフローチャートを参照することによっても理解できる。動作は、ステップ５０１において、信号シフトレジスタ４０１ａ及び４０１ｂを前ロードすることで始まる。この点において、畳み込みプロセスを開始することができる。ステップ５０２では、特定の部分相関に対してコードセグメントがアクセスされる。ステップ５０３では、コードセグメントが、コードエクステンダーにより、Ｃ／Ａチップ当たりＰ個のサンプルをもつように拡張される。次いで、ステップ５０４では、遅延インデックス及びそれに対応するＲＡＭアドレスが計算される。遅延インデックスは、全畳み込みのどのポイントが部分相関により更新されるか指示する。図７を参照して説明する例から明らかなように、遅延インデックスは、非直線的であるが決定的な仕方でジャンプする。アドレスの計算は、信号シフトの回数及びコードセグメントに基づく。

ステップ５０５では、ベクトル乗算器４０２ａ及び４０２ｂを使用して部分相関が計算される。ステップ５０６では、その結果が、遅延インデックスで指示された信号ＲＡＭの位置に累積される。次いで、ステップ５０７では、処理がコヒレントな積分間隔の終りに到達したかどうか決定するためのチェックが行われる。もしそうでなければ、ステップ５０２ａへ戻り、次のコードセグメントに対して上記ステップを繰り返す。

ステップ５０７において、全てのコードセグメントに対して部分相関（例えば、３１個の部分相関）が完了したことがチェックで指示された場合には、ステップ５０８へ進む。ステップ５０８では、信号レジスタ４０１ａ及び４０１ｂが１サンプルだけシフトされる。

次いで、プロセスは、ステップ５０９へ進み、そこで、最後のシフトがコヒレントな積分間隔の終りに遭遇したかどうか調べるチェックが実行される。もしそうでなければ、プロセスはステップ５０２のスタートへ戻る。コヒレントな積分間隔の終りであることがチェックで指示された場合には、ステップ５１０へと続き、そこで、複素数正規化装置１１１により信号の大きさが計算される。その結果が加算器１１２を使用して加算され、大きさＲＡＭ１１３に記憶される。次いで、ステップ５１１において、全ての大きさ累算が実行されたかどうか決定するためのチェックが行われる。もしそうであれば、ステップ５１２において完了となる。もしそうでなければ、ステップ５０１において次の部分相関を実行することにより処理が継続される。

図６及び図７は、簡単な例であるが、本発明で部分相関をいかに使用して全畳み込みの結果を累算するかを示す。明瞭化のため、これらの図は、ＧＰＳ信号の長さ１０２３のＣ／Ａコードではなくて、非常に短い長さ６のコードの畳み込みを示している。更に簡単な例とするために、コードチップ当たり１つのサンプルが使用され、即ちＰ＝１である。図６は、標準的な整合フィルタリング解決策による畳み込みを示し、一方、図７は、部分相関を結合する方法による同じ畳み込みを示す。図７の細部は、本発明の全体的な動作を理解する上で有用である。両方法とも、同じ畳み込み結果を発生する。

図６は、長さ６の信号に対する従来の整合フィルタの動作を示す。シフト０と示された時点で動作が開始する。この時点で、信号の全サイクルを構成する６個の連続する信号サンプルが信号シフトレジスタ６０１にある。個々のサンプルは、大文字のインデックスＡ、Ｂ、Ｃ、Ｄ、Ｅ及びＦで示されている。全長さ６のコードのコードサンプルが基準レジスタ６０２に保持され、小文字のインデックスａ、ｂ、ｃ、ｄ、ｅ及びｆで示されている。シフト０の時間にはベクトル乗算及び加算が実行されて、シフト０に対する相関結果を発生する。各信号サンプルは、それに対応するコードサンプルで乗算され、その結果が加算されて、相関結果６０３を生じる。

次いで、信号シフトレジスタ６０４は、シフト１に示されたように、１サンプルだけ進められる。信号は周期的であり、従って、レジスタの左側に導入される新たなサンプルは、右へシフトして出されたものと同じである。レジスタ６０４のシフトされた内容は、ここでは、インデックスＦ、Ａ、Ｂ、Ｃ、Ｄ及びＥをもつサンプルとなる。コードは、シフトされない。ベクトル乗算及び加算は、ここでは、シフト１に対する相関結果６０５を発生する。このシフトプロセスが５つの付加的なシフトに対して続けられ、その点において、全畳み込みを形成する全部で６個の相関結果が得られる。

図７は、部分相関方法により同じ畳み込み結果がいかに得られるかを示す。上述したように、本発明は、コードを長さＫのＭ個のセグメントに因数分解することを必要とする。図７の簡単な例では、長さ６のコードが、長さ２の３個のセグメントに因数分解され、即ちＫ＝２及びＭ＝３である。シフト０で示された時点に動作が始まる。この時点では、２つの信号サンプルが信号シフトレジスタ７０１に保持される。これらの信号サンプルは、大文字のインデックスＡ及びＢで示される。コードの６個のサンプルは、各々長さ２の３個のセグメントに含まれる。第１のコードセグメント７０２は、小文字のインデックスａ及びｂで示された２つのコードサンプルを含む。この信号は、３回の部分相関動作に対して位置保持され、部分相関結果７０３ａ、７０３ｂ及び７０３ｃを生じる。第１の部分相関結果は、信号レジスタの内容と、第１コードセグメント（セグメント１）との間のベクトル乗算及び加算により形成される。第２及び第３の結果は、信号レジスタと第２及び第３のコードセグメント各々とのベクトル乗算により形成される。信号レジスタは、全ての３ベクトル乗算を実行するに充分な時間、位置保持されると共に、この時間中にはコードがシフトされず、むしろ、異なるコードセグメントが選択されることに注意されたい。

部分相関結果は、信号経路７０５に基づいてメモリへ累積される。例えば、シフト０では、第１コードセグメントからの部分相関が相関結果７０４に加算される。第２セグメントからの部分相関は、シフト２に対して相関結果７０６に加算される。第３セグメントからの部分相関は、シフト４に対する相関結果７０８に貢献する。

３つの部分相関の後に、信号がシフトされる。シフト１として示すこの段階では、信号レジスタがサンプルＦ及びＡを含む。この場合にも、３つの部分相関が、以前と同じ３つのコードセグメントと共に発生される。これら部分相関からの結果は、シフト１、３及び５に対して各々相関結果７１０、７１２、７１４に貢献する。このプロセスは、４つの付加的な信号シフトに対して続けられ、そのとき、全畳み込み結果が得られる。明らかなように、この動作は、畳み込みを構成する６個の全結果に貢献する全部で１８個の部分相関を発生することを必要とする。

図７により述べたアーキテクチャーは、本発明の２つの重要な特徴を示している。第１に、長さ２のシフトレジスタ及びベクトル乗算・加算ユニットしか使用せずに、長さ６のコードに対する全畳み込みが発生されたことが明らかである。これは、これら素子が長さ６である図６の回路未満のものしか必要としない。第２に、図７では、コードサンプルが、シフトごとに同じである固定セグメントにおいてアクセスされ、更に、各セグメントがコードの個別の非重畳区分である。従って、図８及び９を参照して以下に詳細に述べるように、簡単なルックアップ又はレジスタ機構を使用して、ベクトル乗算器にコードを供給することができる。これらの機構は、例えば、より複雑な１組の順列でコードビットの大きなブロックを使用できるようにしなければならない他のアーキテクチャーより回路を必要としない。又、本発明は、コード発生回路を設ける必要性も排除する。

図８は、本発明に適したコードルックアップ回路４０８の一実施形態を示すブロック図である。テーブル８０１は、３２個の各コードの全１０２３ビットに対する記憶値を、例えば、リードオンリメモリ（ＲＯＭ）又は固定布線ロジックに含んでいる。テーブル８０１は、各コードに対して１つづつ、３２個のサブテーブルとして編成される。更に、各サブテーブルは、長さＫのＭ個のセグメントとして編成され、但し、ＫｘＭ＝１０２３であり且つＫ及びＭは、上述したように選択される。マルチプレクサ８０２は、選択値に基づいて特定のコードを選択する。マルチプレクサ８０２の出力は、希望の特定のサブテーブルである。マルチプレクサ８０３は、１とＭとの間のセグメント選択値に基づいて特定のセグメントを選択する。８０３の出力は、長さＫの特定のコードセグメント８０４であり、これは、コードエクステンダー４０９に供給されるコードビットを含む。

マルチプレクサ８０３は、部分相関ごとに即ち２つのクロックサイクルごとにコードセグメントの変更を許すために高速でなければならないことに注意されたい。このため、全てのコードビットを、従来のコードジェネレータのようにオンザフライで発生するのではなく、テーブル８０１に予め記憶しておく必要がある。

図８の回路は、例示のためのものである。実際には、機能的に同等の多数の異なる回路設計がある。特に、近代的なＡＳＩＣ設計に使用される論理合成のプロセスは、上述したものと同等の振舞いを達成するが必ずしも上述したようにマルチプレクサを使用しないあるゲートパターンを導く。

図９は、本発明に適したコードルックアップ回路４０８の別の実施形態のブロック図である。特定コードに対応する１０２３個のコードビットが、長さＫのＭ行として編成された１０２３個の両方向シフトレジスタ９０１に保持される。これらシフトレジスタは、２つのモード、即ちランニングモード及びロードモードで動作する。

ランニングモードでは、各レジスタ９０１は、次の行にあるその上のレジスタへサンプルをシフトするように構成されるが、最も上の行のレジスタは、最も下の行のレジスタへシフトする。ランニングモードに対するシフト方向は、９０１内に実線の矢印で指示されている。全てのレジスタをクロックすることにより、コードビットの行が循環し、いつでも、最上位の行が、長さＫのＭ個のコードセグメントの１つを含むことになる。この最上位の行のビットは、コードエクステンダー４０９へ供給される。これらのレジスタは、迅速に循環し、部分相関ごとに異なるコードセグメントが得られるようにされる。

ロードモードでは、各レジスタは、その行の次のレジスタへサンプルをシフトするように構成されるが、レジスタの最後の列は、その上の行のレジスタの最初の列へシフトする。ロードモードに対するシフト方向は、９０１内に点線矢印で示されている。左下のシフトレジスタ９０４は、コードジェネレータ９０２に接続される。このコードジェネレータは、選択値に基づいて特定コードの１０２３個のコードビットを順次発生することのできる慣習的なコードジェネレータである。コードルックアップ回路が特定の形態で構成されると、レジスタがロードモードに入れられ、ジェネレータを使用してコードのビットが発生され、これらのビットがレジスタを通してクロックする。全てのビットがクロックされた後に、コードは、長さＫのＭ個のセグメントとしてレジスタに存在する。次いで、回路は、ランニングモードで使用する準備ができる。

図１０は、ＧＰＳ受信器１００の一部分の別の実施形態を示すブロック図である。図１及び４に示したものと同様の図１０の要素は、同じ参照番号で示されており、ここでは詳細に説明しない。簡単化のために、１つの処理チャンネル１０４_１だけが示されている。ここに示す実施形態では、Ａ／Ｄコンバータ１００３の出力は、Ｉ成分及びＱ成分を有するサンプリングされた信号を含む。Ｉ及びＱ信号は、少なくとも２ビットに量子化され、値−２、−１、１及び２をとる符号大きさフォーマットであるのが好ましい。しかしながら、当業者であれば、Ａ／Ｄコンバータ１００３は、２の補数フォーマット又は１の補数フォーマットのような他のフォーマットでもＩ及びＱ信号を出力できることが明らかであろう。

Ａ／Ｄコンバータ１００３からのサンプリングされたＩ及びＱ信号は、チューナ１０５へ結合される。ここに示す実施形態では、チューナ１０５は、４象限ミクサ１００２及びｓｉｎ／ｃｏｓルックアップテーブル回路１００４を備えている。Ｉ及びＱ信号は、ｓｉｎ／ｃｏｓルックアップテーブル回路１００４により発生されるサイン及びコサイン信号で駆動される４象限ミクサ１００２によりデジタルで同調される。サイン及びコサイン信号は、数値制御発振器（ＮＣＯ）１０６の位相出力により選択される。ｓｉｎ／ｃｏｓルックアップテーブル回路１００４のサイン及びコサイン出力は、±３の範囲にわたる整数値である少なくとも３ビットに量子化されるのが好ましい。４象限ミクサ１００２の出力は、Ｉ及びＱ信号の各々にサイン又はコサイン信号を乗算してその積を加算又は減算することにより形成される。この例では、４象限ミクサの出力は、一対の６ビット量である。

チューナ１０５の出力は、デシメーション回路１０７の一部分を構成する加算器１００６Ｉ及び１００６Ｑに結合される。上述したように、一実施形態では、デシメーション動作は、出力サンプルの周期にわたって全ての到来信号サンプルを加算する簡単な前加算演算である。例えば、図１を参照して述べたように、デシメーション回路１０７は、各出力サンプルに対して５つ程度の到来サンプルを前加算することができる。Ｉ及びＱチューナ出力信号は６ビット量であるから、加算器１００６Ｉ及び１００６Ｑの出力を表わすのに全部で８ビットが必要となる。

畳み込みプロセッサ１０９の複雑さを緩和するために、畳み込みプロセッサ１０９へのサンプル入力の表示におけるビット数を減少することが望ましい。好都合にも、本発明は、デシメーション回路１０７の出力を、減少されたビット数に変換する。より詳細には、加算器１００６Ｉ及び１００６Ｑの出力がビン量子化装置１００８Ｉ及び１００８Ｑに各々結合される。一実施形態では、ビン量子化装置１００８Ｉ及び１００８Ｑは、加算器１００６Ｉ及び１００６Ｑから出力された８ビット量から２ビット量を発生する。即ち、ビン量子化装置１００８Ｉ及び１００８Ｑは、各サンプルにおける有効ビット数を減少するためにＩ及びＱ信号を「再量子化」する。ビン量子化装置１００８Ｉ及び１００８Ｑは、図１１を参照して以下に述べるように、一連のスレッシュホールドに基づいて入力値を出力値に指定する１組の比較器（図示せず）により実施することができる。

ビン量子化装置１００８Ｉ及び１００８ＱからのＩ及びＱ出力は、畳み込みプロセッサ１０９に結合される。この畳み込みプロセッサ１０９は、上述したように動作するが、９ビットサンプルではなく２ビットサンプルに対して動作する。従って、本発明は、畳み込みプロセッサ１０９の全体的な複雑さを緩和する。より詳細には、ベクトル乗算器４０２ａ及び４０２ｂの出力は、Ｉ及びＱチャンネルの各々に対して入力信号の一部分とコードセグメントとの内積を含む。上述したように、この内積のサイズは、実施される特定の実施形態に基づいて完全Ｃ／Ａコード周期又は全Ｃ／Ａコード周期未満とすることができる。ベクトル乗算器４０２ａ及び４０２ｂは、Ｃ／Ａコード値に対して各個々のレジスタを符号修正しながら、信号シフトレジスタ４０１ａ及び４０１ｂの内容を加算する。シフトレジスタの各値が全解像度の８ビット量であった場合には、ベクトル乗算器４０２ａ及び４０２ｂが非常に複雑なものとなる。例えば、６６個の８ビットサンプルを加算するには、約１４−１５ビットが表示に必要となろう。しかしながら、ビン量子化装置１００８Ｉ及び１００８Ｑでは、６６個の２ビットサンプルの和を９ビットだけで表示することができる。従って、本発明は、ベクトル乗算器４０２ａ及び４０２ｂ、並びに加算器４１２ａ及び４１２ｂの複雑さを大半緩和することになる。

図１１は、２ビット量子化を使用してビン量子化装置１００８Ｉ及び１００８Ｑ内で実行されるビン指定手順を例示する説明図である。簡単化のために、−６から６までのレベルしか示されていない。加算器１００６Ｉ及び１００６Ｑの出力が８ビット量である場合には、レベルは実際に−１２８から１２８の範囲となる。一実施形態では、ビン量子化装置１００８Ｉ及び１００８Ｑへ送られる正の値の入力サンプル１１０６であって、大きさスレッシュホールド１１０２を越えるものに、「＋２」の１０進値が指定される。スレッシュホールド１１０２より低い正の値の入力サンプル１１０８には、「＋１」の１０進値が指定される。同様に、大きさスレッシュホールド１１０４より低い負の値の入力サンプル１１１２には、「−２」の１０進値が指定され、大きさスレッシュホールド１１０４を越える負の値の入力サンプル１１１０には、「−１」の１０進値が指定される。２ビットを使用して４つの考えられる出力値（−２、−１、１、２）がエンコードされる。本質的に、ビン量子化装置１００８Ｉ及び１００８Ｑへの入力サンプルは、１つ以上のスレッシュホールドに基づき特定の値を有する出力サンプルへと「ビン処理」される。ビン及びスレッシュホールドの数は、使用する量子化解像度により決定される。

２ビットエンコードではゼロに対する表示がないので、ビン量子化装置１００８Ｉ及び１００８Ｑへ入力されるゼロ値には、１又は−１の１０進値が任意に指定される。一実施形態では、選択がランダムであり、例えば、擬似ランダムカウンタ回路により行うことができる。或いは又、１０進値１と−１との間で交番することにより選択を行うこともできる。指定プロセスの重要な特徴は、長期間にわたって同じ数の正及び負の値が発生され、ビン量子化装置の出力平均値が偏らなくなることである。

２ビット量子化装置から最良の性能を得るために、大きさスレッシュホールド１１０２及び１１０４は、ビン量子化装置入力におけるノイズの標準偏差に一致するように調整されねばならない。これは、次いで、デシメーション回路１０７の前加算演算で加算される入力サンプルの数、チューナ１０５のスケーリング、及びＡ／Ｄコンバータ１００３の出力におけるノイズ統計情報に依存する。Ａ／Ｄコンバータ１００３のノイズ統計情報は、ＲＦ設計に基づく。通常、自動利得制御（ＡＧＣ）を使用して、Ａ／Ｄコンバータ１００３のアナログスレッシュホールドをノイズ標準偏差に維持する。この場合、Ａ／Ｄレベルが値±１及び±２に指定されると仮定すれば、Ａ／Ｄ出力の標準偏差は約１．４である。ビン量子化装置１００８Ｉ及び１００８Ｑにおける標準偏差、ひいては、大きさスレッシュホールド１１０２及び１１０４の最良の選択は、次のように計算される。

但し、Ｇ_{ｔｕｎｅｒ}は、チューナのスケーリングであり、Ｎ_{ｐｒｅｓｕｍｍｅｒ}は、前加算演算で加算されるサンプルの数であり、更に、σ_{Ａ／Ｄ ｏｕｔｐｕｔ}は、Ａ／Ｄ出力ノイズの標準偏差である。チューナ利得の値は、サイン及びコサイン信号の表示から±３の範囲の値として現われる。従って、加算器１００６Ｉ及び１００６Ｑが８ビット量を出力するこの例では、大きさスレッシュホールド１１０２及び１１０４が各々＋９及び−９となる。

当業者であれば、ビン量子化装置１００８Ｉ及び１００８Ｑは、ビット数を他の量へ減少できることが明らかであろう。２ビットの選択は、複雑さと信号対雑音比ロスとの間の妥協を表わす。より詳細には、非常に低いノイズ比における小さな信号に対する信号対雑音比ロスは、信号を量子化するのに使用されるビット数と、ノイズレベルに対する量子化スレッシュホールドの関係とに基づく。大きさスレッシュホールドがノイズの標準偏差にセットされた２ビット量子化装置は、約０．７ｄＢの小さな信号ロスを生じさせる。これは、好都合にも小さな信号ロスが約２．０ｄＢである１ビットシステムに匹敵する。各サンプルに対して非常に多数のビットを使用することから複雑さが大きく増加するとすれば、２ビット量子化装置を使用するときのロスを受け入れることができる。

図１２は、ＧＰＳ受信器１００の一部分の別の実施形態を示すブロック図である。図１及び４に示したものと同様の図１２の要素は、同じ参照番号で示されており、ここでは詳細に説明しない。ベクトル乗算器４０２ａ及び４０２ｂからのＩ及びＱ出力は、各々、量子化装置１２０２Ｉ及び１２０２Ｑへ入力される。上述したように、畳み込みプロセッサ１０９の出力は、多量のビットを有するサンプルを構成することになる。量子化装置１２０２Ｉ及び１２０２Ｑは、有効ビットの数を、それらが更に処理される前に減少する（即ち、畳み込みプロセッサ１０９からのＩ及びＱ出力信号を再量子化する）。上述したビン量子化装置１００８Ｉ及び１００８Ｑと同様に、量子化により生じる信号対雑音比ロスとの間で妥協がなされる。好ましい実施形態では、量子化装置１２０２Ｉ及び１２０２Ｑに対して２ビット量子化が使用されて、約０．７ｄＢのロスとなり、コヒレントな積分及び大きさ累算プロセスを実行する回路の複雑さが大幅に省かれる。量子化装置１２０２Ｉ及び１２０２Ｑの出力は、各々、加算器４０３ａ及び４０３ｂに結合されて累算され、次いで、信号ＲＡＭ１１０ａ及び１１０ｂに記憶される（即ち、コヒレントな積分）。

この場合も、量子化装置１２０２Ｉ及び１２０２Ｑは、図１１を参照して既に述べたのと同様に、一連のスレッシュホールドに基づいて入力値を出力値に指定する１組の比較器により実施することができる。最良の性能のために、大きさスレッシュホールドの数値を、ノイズの標準偏差に一致するように調整しなければならない。量子化装置１２０２Ｉ及び１２０２Ｑの最適な設定は、畳み込みプロセッサ１０９の前にビン量子化装置１００８Ｉ及び１００８Ｑから出力されるノイズの標準偏差、及び畳み込みプロセッサ１０９の利得から計算することができる。前者は、２ビット量子化が使用されるときには約１．４となり、量子化装置１００８Ｉ及び１００８Ｑにおける大きさスレッシュホールドは、上述したようにセットされる。それ故、量子化装置１２０２Ｉ及び１２０２Ｑに対する最良の大きさスレッシュホールドは、次のように計算することができる。

但し、Ｇ_{ｃｏｒｒｅｌａｔｏｒ}は、畳み込みプロセッサ１０９の利得であり、σ_{ｑｕａｎｔｉｚｅｒ ｏｕｔｐｕｔ}は、量子化装置１００８Ｉ及び１００８Ｑから出力されるノイズの標準偏差である。

図１３は、本発明に使用するための大きさ累算回路１３００の一実施形態を示すブロック図である。上述したように、畳み込みプロセッサが入力サンプルを処理した後、その結果がコヒレントな積分プロセス及び大きさ累算プロセスに入力される。より詳細には、信号ＲＡＭ１１０ａ及び１１０ｂからの出力Ｉ及びＱ信号が複素数正規化装置１１１へ入力される。ここに示す実施形態では、複素数正規化装置１１１は、除算器１３０２Ｉ及び１３０２Ｑと、大きさ近似回路１３０４とを備えている。除算器１３０２Ｉ及び１３０２Ｑは、精度のビット数を減少して、後続回路の複雑さを緩和し、これは、２進シフトで実施することができる。この場合に、スケーリングされた除算器出力標準偏差は、次の通りであり、
σ_{ｄｉｖｉｄｅｒ ｏｕｔｐｕｔ}＝２^Ｎ×σ_{ｃｏｒｒｅｌａｔｏｒ ｏｕｔｐｕｔ}
但し、σ_{ｃｏｒｒｅｌａｔｏｒ ｏｕｔｐｕｔ}は、畳み込みプロセッサ１０９の出力における標準偏差である。量σ_{ｄｉｖｉｄｅｒ}が除算器１３０２Ｉ及び１３０２Ｑの後に最下位ビットより著しく大きい限り、除算プロセスによる信号対雑音比ロスは、非常に僅かである。例えば、一実施形態では、除算比は、σ_{ｄｉｖｉｄｅｒ}≧２を確保するように選択される。

除算器１３０２Ｉ及び１３０２Ｑの出力は、大きさ近似回路１３０４に供給され、この回路は、実数及び虚数部分が各々Ｉ及びＱチャンネルで表わされた波形の複素数大きさを表わす量を与える。図１４は、大きさ近似を実行する方法１４００のフローチャートである。ステップ１４０２では、Ｉ及びＱ成分の絶対値がスカラー量として個々に取り出される。ステップ１４０４では、ステップ１４０２からの絶対値間で比較が行われる。Ｉ成分の絶対値がＱ成分の絶対値以上である場合には、ステップ１４０６に基づいて大きさが計算される。さもなければ、ステップ１４０８に基づいて大きさが計算される。より詳細には、ステップ１４０６は、大きさを次のように計算する。

ステップ１４０８は、大きさを次のように計算する。

図１３に戻ると、大きさ近似回路１３０４の出力は、加算器１１２へ入力される。加算器１１２は、現在の大きさ近似の結果を、大きさＲＡＭ１１３に記憶された累算結果と加算する。更に、加算中に、現在の大きさ近似からオフセットが減算され、ここで、オフセットは、最小値レジスタ１３０６により与えられる。上述したように、全Ｃ／Ａコードエポックより成る種々の遅延に対して大きさ結果が計算される。各Ｃ／Ａコードエポックに対し、最小値レジスタ１３０６は、エポック中に観察される最低の大きさ（即ち大きさ近似回路１３０４からの最小値）を反映するように更新される。この最小値は、記憶されて、その後のエポックに対する大きさ累算プロセス中にオフセットとして使用される。このように、本発明は、大きさ累算動作により生じることのある大きなバイアスの蓄積を回避する。

別の実施形態では、複素数の大きさを近似しない複素数正規化装置が、大きさ近似回路１３０４ではなく、除算器１３０２Ｉ及び１３０２Ｑに結合される。更に別の実施形態では、信号ＲＡＭ１１０ａ及び１１０ｂからの出力が、除算器１３０２Ｉ及び１３０２Ｑを通らずに、大きさ近似回路１３０４に直結される。いずれの実施形態でも、本発明は、信号ＲＡＭ１１０ａ及び１１０ｂからの出力を量子化するか、又は近似を使用して複素数大きさ値を計算することにより、大きさ累算回路１３００の複雑さを緩和する。

上述したように、図３は、最小値オフセット回路が存在しないときの累算大きさ波形３０２を示す。注目すべきことに、波形３０２は、信号相関が存在しない領域についても、ゼロからオフセットされている（参照文字３０４で示す）。これは、ノイズ分布の大きさの予想値が常に正であるからである。この分布からの多数の値が加算されると、予想値が蓄積してオフセットを生じさせる。オフセットは、信号相関に利用できる大きさＲＡＭ１１３のダイナミックレンジを使用するという点で望ましくない。多数の大きさ累算を伴う長い積分の場合、バイアスが大きな数となり、大きさＲＡＭ１１３に、より多くのビットを必要とすることになる。最小値レジスタ１３０６を有する本発明の実施形態は、相関波形のバイアス３０４を相当に減少する。従って、大きさＲＡＭ１１３のほぼ全てのダイナミックレンジを、累算大きさ波形１５０２に使用することができる。その利益は、ＲＡＭ１１３をオーバーフローせずに長い積分を実行できることである。更に、ビット数の少ないＲＡＭ１１３も使用できる。

図１３に戻ると、加算器１３０８は、加算器１１２から減算される全オフセットを累算する。より詳細には、新たな最小値が決定されて最小値レジスタ１３０６に記憶されるたびに、それが、オフセット値回路１３１０に記憶された全オフセット値に加算される。大きさ累算の終りに、全オフセット値は、加算器１１２における累算大きさから減算された全オフセットを表わす。この全オフセット値を累算大きさに再度加算して、全大きさ累算を再生成することができる。このようにして、物理的大きさＲＡＭ１１３のダイナミックレンジがより有効に利用される。当業者であれば、最小値レジスタ１３０６及びオフセット値レジスタ１３１０は、除算器１３０２Ｉ及び１３０２Ｑ及び／又は大きさ近似回路１３０４を伴わずに使用できることも明らかであろう。

以上、本発明の好ましい実施形態を説明したが、本発明の基本的な範囲から逸脱せずに本発明の他の及び更に別の実施形態を案出することもでき、従って、本発明の範囲は、特許請求の範囲により限定されるものとする。

本発明によるＧＰＳ受信器のブロック図である。 本発明により形成された波形の一例を示す図である。 図２の累積された大きさの波形を詳細に示す図である。 畳み込みプロセッサ及び畳み込み結果処理回路の詳細ブロック図である。 本発明の動作方法を示すフローチャートである。 全畳み込みを慣習的なやり方で計算する簡単な例を示す説明図である。 図６の全畳み込みを、本発明によりいかに実行するか示す説明図である。 本発明に使用するのに適したコードルックアップ装置の一実施形態を示す図である。 本発明の別の実施形態に使用するのに適した二次元コードシフトレジスタの実施形態を示す図である。 相関装置の入力に量子化装置を有するＧＰＳ受信器の一部分を示すブロック図である。 図１０の実施形態による量子化装置内のビン指定手順の説明図である。 相関装置の出力に量子化装置を有するＧＰＳ受信器の一部分を示すブロック図である。 本発明に使用するための大きさ累算回路のブロック図である。 図１３の大きさ近似回路に対して大きさ近似を実行する方法を示すフローチャートである。

符号の説明

１００・・・ＧＰＳ受信器、１０１・・・アンテナ、１０２・・・ＲＦ／ＩＦコンバータ、１０３・・・Ａ／Ｄコンバータ、１０４・・・処理チャンネル、１０５・・・チューナ、１０６・・・ＮＣＯ、１０７・・・デシメーション回路、１０８・・・ＮＣＯ、１０９・・・畳み込みプロセッサ、１１０ａ、１１０ｂ・・・ＲＡＭ、１１１・・・複素数正規化装置、１１２・・・加算器、１１３・・・大きさＲＡＭ、１１４・・・ＣＰＵ、４００・・・畳み込み結果処理回路、４０１ａ、４０１ｂ・・・シフトレジスタ、４０２ａ、４０２ｂ・・・ベクトル乗算加算器、４０３ａ、４０３ｂ・・・加算器、４０４ａ、４０４ｂ・・・ＲＡＭ、４０５・・・複素数正規化装置、４０８・・・コードルックアップ回路、４０９・・・コードエクステンダー、６０１・・・信号シフトレジスタ、６０２・・・基準レジスタ、６０３・・・相関結果、６０４・・・信号シフトレジスタ、６０５・・・相関結果、７０１・・・信号シフトレジスタ、７０２・・・第１コードセグメント、７０３ａ、７０３ｂ、７０３ｃ・・・部分相関結果、７０４、７０６、７０８、７１０、７１２、７１４・・・相関結果、７０５・・・信号経路、８０１・・・テーブル、８０２、８０３・・・マルチプレクサ、８０４・・・コードセグメント、１００２・・・４象限ミクサ、１００３・・・Ａ／Ｄコンバータ、１００４・・・ｓｉｎ／ｃｏｓルックアップテーブル回路、１００６Ｉ、１００６Ｑ・・・加算器、１００８Ｉ、１００８Ｑ・・・ビン量子化装置、１１０２、１１０４・・・大きさスレッシュホールド、１２０２Ｉ、１２０２Ｑ・・・量子化装置、１３００・・・大きさ累算回路、１３０２Ｉ、１３０２Ｑ・・・除算器、１３０４・・・大きさ近似回路、１３０６・・・最小値レジスタ、１３０８・・・加算器、１３１０・・・オフセット値回路

Claims (17)

1. グローバルポジショニングシステム（ＧＰＳ）信号の受信器において、
   受信したＧＰＳ信号からサブサンプルされた同相（Ｉ）信号及びサブサンプルされた直角位相（Ｑ）信号を発生するためのデシメーション回路と、
   前記サブサンプルされたＩ及びＱ信号から量子化されたＩ及びＱサンプルを発生するための量子化装置と、
   Ｉ及びＱ相関を発生するための畳み込みプロセッサと、
   を備えた受信器。
2. 前記量子化されたＩ及びＱサンプルは２ビットを使用して表示される、請求項２に記載の受信器。
3. 前記量子化装置は、前記サブサンプルされたＩ及びＱ信号の各サンプルを１つ以上の大きさスレッシュホールドに基づいて複数のビンの１つに指定することにより前記量子化されたＩ及びＱサンプルを発生する、請求項１に記載の受信器。
4. ゼロの値を有する前記サブサンプルされたＩ及びＱ信号のサンプルが前記複数のビンの１つに実質的にランダムに指定される、請求項３に記載の受信器。
5. ゼロの値を有する前記サブサンプルされたＩ及びＱ信号のサンプルが前記複数のビンの１つに繰り返しパターンに基づいて指定される、請求項３に記載の受信器。
6. 前記Ｉ及びＱ相関を量子化するための第２の量子化装置を更に備えた、請求項１に記載の受信器。
7. グローバルポジショニングシステム（ＧＰＳ）信号を受信する方法において、
   受信したＧＰＳ信号をデシメーションして、サブサンプルされた同相（Ｉ）信号及びサブサンプルされた直角位相（Ｑ）信号を発生するステップと、
   前記サブサンプルされたＩ及びＱ信号を量子化して、量子化されたＩ及びＱサンプルを発生するステップと、
   Ｃ／Ａ基準コードに前記量子化されたＩ及びＱサンプルを乗算して、Ｉ及びＱ相関を発生するステップと、
   を備えた方法。
8. 前記サブサンプルされたＩ及びＱ信号を量子化する前記ステップは前記Ｉ及びＱサンプルを２ビットで表示することを含む、請求項７に記載の方法。
9. 前記量子化されたＩ及びＱサンプルは、前記サブサンプルされたＩ及びＱ信号の各サンプルを１つ以上の大きさスレッシュホールドに基づいて複数のビンの１つに指定することにより発生される、請求項７に記載の方法。
10. ゼロの値を有する前記サブサンプルされたＩ及びＱ信号のサンプルが前記複数のビンの１つに実質的にランダムに指定される、請求項９に記載の方法。
11. ゼロの値を有する前記サブサンプルされたＩ及びＱ信号のサンプルが前記複数のビンの１つに繰り返しパターンに基づいて指定される、請求項９に記載の方法。
12. 前記Ｉ及びＱ相関を量子化するステップを更に備えた、請求項７に記載の方法。
13. グローバルポジショニングシステム（ＧＰＳ）信号の受信器において、
    受信したＧＰＳ信号からサブサンプルされた同相（Ｉ）信号及びサブサンプルされた直角位相（Ｑ）信号を発生するためのデシメーション回路と、
    Ｉ及びＱ相関を発生するための畳み込みプロセッサと、
    前記Ｉ及びＱ相関の精度のビット数を減少して、量子化されたＩ及びＱ相関を発生するための除算器と、
    前記量子化されたＩ及びＱ相関を正規化して、複素数大きさ値を発生するための信号正規化装置と、
    前記複素数大きさ値を加算するための大きさアキュムレータと、
    を備えた受信器。
14. グローバルポジショニングシステム（ＧＰＳ）信号の受信器において、
    受信したＧＰＳ信号からサブサンプルされた同相（Ｉ）信号及びサブサンプルされた直角位相（Ｑ）信号を発生するためのデシメーション回路と、
    Ｉ及びＱ相関を発生するための畳み込みプロセッサと、
    前記Ｉ及びＱ相関を正規化して、複素数大きさ値を発生するための大きさ近似回路と、
    前記複素数大きさ値を加算するための大きさアキュムレータと、
    を備えた受信器。
15. 前記大きさ近似回路は、前記Ｉ及びＱ値の絶対値を個々に計算して、｜Ｉ｜≧｜Ｑ｜のときに｜Ｉ｜＋｜Ｑ｜／２を、そして｜Ｑ｜＞｜Ｉ｜のときに｜Ｑ｜＋｜Ｉ｜／２を出力することにより複素数大きさ値を発生する、請求項１４に記載の受信器。
16. グローバルポジショニングシステム（ＧＰＳ）信号の受信器において、
    受信したＧＰＳ信号からサブサンプルされた同相（Ｉ）信号及びサブサンプルされた直角位相（Ｑ）信号を発生するためのデシメーション回路と、
    Ｉ及びＱ相関を発生するための畳み込みプロセッサと、
    量子化されたＩ及びＱ相関を正規化して、複素数大きさ値を発生するための信号正規化装置と、
    前記複素数大きさ値のサブセットを加算するための大きさアキュムレータと、
    前記複素数大きさ値のサブセットの各々に対する最小大きさ値を記憶してオフセットを発生すると共に、前記複素数大きさ値から前記オフセットを減算するための最小値レジスタと、
    を備えた受信器。
17. 前記最小値レジスタに記憶されたオフセットを累算するためのオフセット値レジスタを更に備えた請求項１６に記載の受信器。

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