JP2002246956A - 同期捕捉回路 - Google Patents
同期捕捉回路Info
- Publication number
- JP2002246956A JP2002246956A JP2001042219A JP2001042219A JP2002246956A JP 2002246956 A JP2002246956 A JP 2002246956A JP 2001042219 A JP2001042219 A JP 2001042219A JP 2001042219 A JP2001042219 A JP 2001042219A JP 2002246956 A JP2002246956 A JP 2002246956A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- sequence
- data
- code sequence
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Mobile Radio Communication Systems (AREA)
Abstract
(57)【要約】
【課題】 回路規模を削減することができ、消費電力の
少ない構成で、同期捕捉に必要な相関出力機能を実現す
ることができる同期捕捉回路を提供する。 【解決手段】 受信系列データを蓄積する受信系列蓄積
部１０１を、メモリ１０５と、該メモリ１０５を制御す
る書き込み制御部１０８とから構成した。
少ない構成で、同期捕捉に必要な相関出力機能を実現す
ることができる同期捕捉回路を提供する。 【解決手段】 受信系列データを蓄積する受信系列蓄積
部１０１を、メモリ１０５と、該メモリ１０５を制御す
る書き込み制御部１０８とから構成した。
Description
【０００１】
【発明の属する技術分野】本発明は、スペクトル拡散変
調されて送信された信号を復調するための同期捕捉及び
保持に用いられる同期捕捉回路に関する。
調されて送信された信号を復調するための同期捕捉及び
保持に用いられる同期捕捉回路に関する。
【０００２】
【従来の技術】スペクトル拡散変調された受信信号を逆
拡散して復調するためには、送信側で情報信号に乗積さ
れた拡散符号の周期に同期して、送信側で拡散に用いた
拡散符号と同一の逆拡散符号を受信信号に乗積する必要
がある。受信側で逆拡散に用いる逆拡散符号を受信信号
に乗積するタイミングを、受信信号を拡散するために用
いられた送信側の拡散符号の周期に同期させる一手段と
して、受動相関器の１つであるマッチドフィルタが知ら
れている。
拡散して復調するためには、送信側で情報信号に乗積さ
れた拡散符号の周期に同期して、送信側で拡散に用いた
拡散符号と同一の逆拡散符号を受信信号に乗積する必要
がある。受信側で逆拡散に用いる逆拡散符号を受信信号
に乗積するタイミングを、受信信号を拡散するために用
いられた送信側の拡散符号の周期に同期させる一手段と
して、受動相関器の１つであるマッチドフィルタが知ら
れている。
【０００３】このマッチドフィルタは、拡散符号のチッ
プ（拡散符号の各要素）毎（受信信号を１チップ期間に
ｎ個サンプリングを行うｎ倍オーバーサンプリングの場
合はｎチップ毎）に相関値を出力することができ、初期
同期捕捉のように高速な同期捕捉を要求される場合に適
している。
プ（拡散符号の各要素）毎（受信信号を１チップ期間に
ｎ個サンプリングを行うｎ倍オーバーサンプリングの場
合はｎチップ毎）に相関値を出力することができ、初期
同期捕捉のように高速な同期捕捉を要求される場合に適
している。
【０００４】図１２は、ＦＩＲフィルタで実現可能な従
来のデジタルマッチドフィルタの基本構成を示すブロッ
ク図である。
来のデジタルマッチドフィルタの基本構成を示すブロッ
ク図である。
【０００５】同図において、１２０１は受信系列蓄積
部、１２０２は逆拡散符号系列蓄積部、１２０３は乗算
部で、乗算器１２０４から構成されている。１２０５は
加算部で、図示しない加算器から構成されている。
部、１２０２は逆拡散符号系列蓄積部、１２０３は乗算
部で、乗算器１２０４から構成されている。１２０５は
加算部で、図示しない加算器から構成されている。
【０００６】そして、ｎ倍オーバーサンプリングクロッ
ク（ｎＣＬＫ０）１２０６でｎ倍オーバーサンプリング
された受信系列ｒ（ｉ）１２０７を、オーバーサンプリ
ングレートｎ×１情報シンボルを拡散する拡散符号のチ
ップ数Ｋ（拡散比）＝Ｋｎ分だけ、即ちｒ（ｉ−１）か
らｒ（ｉ−Ｋｎ）を受信系列蓄積部１２０１に順次蓄積
する。
ク（ｎＣＬＫ０）１２０６でｎ倍オーバーサンプリング
された受信系列ｒ（ｉ）１２０７を、オーバーサンプリ
ングレートｎ×１情報シンボルを拡散する拡散符号のチ
ップ数Ｋ（拡散比）＝Ｋｎ分だけ、即ちｒ（ｉ−１）か
らｒ（ｉ−Ｋｎ）を受信系列蓄積部１２０１に順次蓄積
する。
【０００７】なお、受信系列ｒ（ｉ）１２０７は、ｍビ
ットでＡ／Ｄ変換されたｍビット幅のデータとする。
ットでＡ／Ｄ変換されたｍビット幅のデータとする。
【０００８】当該蓄積した受信系列のうち、チップレー
ト毎の受信系列ｒ（ｉ−Ｋｎ）、…、ｒ（ｉ−２ｎ）、
ｒ（ｉ−ｎ）と、逆拡散符号系列蓄積部１２０２に蓄積
している逆拡散符号系列ｃ（０）、…、ｃ（Ｋ−２）、
ｃ（Ｋ−１）とを乗算部１２０３の乗算器１２０４で乗
算し、その各乗算結果を加算部１２０５の加算器で加算
することにより、受信系列と逆拡散符号系列との相関値
ｏ（ｉ）１２０８を、ｎ倍オーバーサンプリングクロッ
ク（ｎＣＬＫ0１２０６）周期毎に得ることができる。
ト毎の受信系列ｒ（ｉ−Ｋｎ）、…、ｒ（ｉ−２ｎ）、
ｒ（ｉ−ｎ）と、逆拡散符号系列蓄積部１２０２に蓄積
している逆拡散符号系列ｃ（０）、…、ｃ（Ｋ−２）、
ｃ（Ｋ−１）とを乗算部１２０３の乗算器１２０４で乗
算し、その各乗算結果を加算部１２０５の加算器で加算
することにより、受信系列と逆拡散符号系列との相関値
ｏ（ｉ）１２０８を、ｎ倍オーバーサンプリングクロッ
ク（ｎＣＬＫ0１２０６）周期毎に得ることができる。
【０００９】このデジタルマッチドフィルタの動作を数
式で表わすと、以下のようになる。 ｏ（ｉ）＝ｃ（０）ｒ（ｉ−Ｋｎ）＋ｃ（１）ｒ｛ｉ−
（Ｋ−１）ｎ｝＋…＋ｃ（Ｋ−２）ｒ（ｉ−２ｎ）＋ｃ
（Ｋ−１）ｒ（ｉ−ｎ） ｏ（ｉ＋１）＝ｃ（０）ｒ（ｉ＋１−Ｋｎ）＋ｃ（１）
ｒ｛ｉ＋１−（Ｋ−１）ｎ｝＋…＋ｃ（Ｋ−２）ｒ（ｉ
＋１−２ｎ）＋ｃ（Ｋ−１）ｒ（ｉ＋１−ｎ） ． ． ． ｏ（ｉ＋ｎ−１）＝ｃ（０）ｒ（ｉ＋ｎ−１−Ｋｎ）＋
ｃ（１）ｒ｛ｉ＋ｎ−１−（Ｋ−１）ｎ｝＋…＋ｃ（Ｋ
−２）ｒ（ｉ−１−ｎ）＋ｃ（Ｋ−１）ｒ（ｉ−１） ｏ（ｉ＋ｎ）＝ｃ（０）ｒ｛ｉ−（Ｋ−１）ｎ｝＋ｃ
（１）ｒ｛ｉ−（Ｋ−２）ｎ｝＋…＋ｃ（Ｋ−２）ｒ
（ｉ−ｎ）＋ｃ（Ｋ−１）ｒ（ｉ） ． ． ． デジタルマッチドフィルタは、他にＩｎｖｅｒｓｅ Ｆ
ＩＲフィルタで実現することもできる。
式で表わすと、以下のようになる。 ｏ（ｉ）＝ｃ（０）ｒ（ｉ−Ｋｎ）＋ｃ（１）ｒ｛ｉ−
（Ｋ−１）ｎ｝＋…＋ｃ（Ｋ−２）ｒ（ｉ−２ｎ）＋ｃ
（Ｋ−１）ｒ（ｉ−ｎ） ｏ（ｉ＋１）＝ｃ（０）ｒ（ｉ＋１−Ｋｎ）＋ｃ（１）
ｒ｛ｉ＋１−（Ｋ−１）ｎ｝＋…＋ｃ（Ｋ−２）ｒ（ｉ
＋１−２ｎ）＋ｃ（Ｋ−１）ｒ（ｉ＋１−ｎ） ． ． ． ｏ（ｉ＋ｎ−１）＝ｃ（０）ｒ（ｉ＋ｎ−１−Ｋｎ）＋
ｃ（１）ｒ｛ｉ＋ｎ−１−（Ｋ−１）ｎ｝＋…＋ｃ（Ｋ
−２）ｒ（ｉ−１−ｎ）＋ｃ（Ｋ−１）ｒ（ｉ−１） ｏ（ｉ＋ｎ）＝ｃ（０）ｒ｛ｉ−（Ｋ−１）ｎ｝＋ｃ
（１）ｒ｛ｉ−（Ｋ−２）ｎ｝＋…＋ｃ（Ｋ−２）ｒ
（ｉ−ｎ）＋ｃ（Ｋ−１）ｒ（ｉ） ． ． ． デジタルマッチドフィルタは、他にＩｎｖｅｒｓｅ Ｆ
ＩＲフィルタで実現することもできる。
【００１０】図１２に示す構成のデジタルマッチドフィ
ルタとしては、受信系列蓄積部１２０１においては、受
信系列データがオーバーサンプリングクロック周期毎に
順次シフトレジスタの中をシフトしていき、一方、逆拡
散符号系列蓄積部１２０２においては、逆拡散符号系列
が固定のレジスタに蓄積されるように構成されたレジス
タによるデータシフト型の構成が一般的である。
ルタとしては、受信系列蓄積部１２０１においては、受
信系列データがオーバーサンプリングクロック周期毎に
順次シフトレジスタの中をシフトしていき、一方、逆拡
散符号系列蓄積部１２０２においては、逆拡散符号系列
が固定のレジスタに蓄積されるように構成されたレジス
タによるデータシフト型の構成が一般的である。
【００１１】図１３は、オーバーサンプリングレートｎ
＝４、拡散比Ｋ＝２５６の場合のデジタルマッチドフィ
ルタのレジスタによるデータシフト型構成の従来例を示
すブロック図である。
＝４、拡散比Ｋ＝２５６の場合のデジタルマッチドフィ
ルタのレジスタによるデータシフト型構成の従来例を示
すブロック図である。
【００１２】同図において、１３０１は受信系列蓄積
部、１３０２は逆拡散符号系列蓄積部、１３０３は乗算
部、１３０４は加算部である。
部、１３０２は逆拡散符号系列蓄積部、１３０３は乗算
部、１３０４は加算部である。
【００１３】受信系列蓄積部１３０１は、４倍オーバー
サンプリングクロック（４ＣＬＫ0）１３０５周期毎に
受信系列ｒ（ｉ）１３０６を順次シフトさせながら蓄積
するシフトレジスタとして動作するＫｎ個のレジスタ
（ＤＦＦ）１３０７から構成されている。
サンプリングクロック（４ＣＬＫ0）１３０５周期毎に
受信系列ｒ（ｉ）１３０６を順次シフトさせながら蓄積
するシフトレジスタとして動作するＫｎ個のレジスタ
（ＤＦＦ）１３０７から構成されている。
【００１４】逆拡散符号系列蓄積部１３０２は、タイミ
ング信号（ＬＯＡＤ）１３０８により各逆拡散符号系列
がロードされ保持されるＫ個のレジスタ（ＤＦＦ）１３
０９と、逆拡散符号系列保持レジスタ１３１０とから構
成されている。
ング信号（ＬＯＡＤ）１３０８により各逆拡散符号系列
がロードされ保持されるＫ個のレジスタ（ＤＦＦ）１３
０９と、逆拡散符号系列保持レジスタ１３１０とから構
成されている。
【００１５】なお、受信系列蓄積部１３０１のレジスタ
１３０７は、受信系列ｒ（ｉ）１３０６のデータ幅ｍビ
ットのフリップフロップ、逆拡散符号系列蓄積部１３０
２のレジスタ１３０９は、１ビットのフリップフロップ
とする。
１３０７は、受信系列ｒ（ｉ）１３０６のデータ幅ｍビ
ットのフリップフロップ、逆拡散符号系列蓄積部１３０
２のレジスタ１３０９は、１ビットのフリップフロップ
とする。
【００１６】乗算部１３０３は、ｍビット×１ビットの
乗算を行うＫ個の乗算器１３１１から構成されている。
受信系列データが負数の場合に２の補数で表現され、逆
拡散符号の各々“１”が“０”で、“−１”が“１”で
表現される場合は、乗算部１３０３の乗算器１３１１
は、逆拡散符号が“０”の場合は受信データをそのまま
出力し、逆拡散符号が“１”の場合は、受信データを全
ビット反転し、１を加え、受信データの２の補数を出力
するようにすれば良い。
乗算を行うＫ個の乗算器１３１１から構成されている。
受信系列データが負数の場合に２の補数で表現され、逆
拡散符号の各々“１”が“０”で、“−１”が“１”で
表現される場合は、乗算部１３０３の乗算器１３１１
は、逆拡散符号が“０”の場合は受信データをそのまま
出力し、逆拡散符号が“１”の場合は、受信データを全
ビット反転し、１を加え、受信データの２の補数を出力
するようにすれば良い。
【００１７】加算部１３０４は、ｍビットのデータをＫ
（＝２５６）個加算可能な加算器から構成される。そし
て、乗算部１３０３の乗算器１３１１による乗算結果を
加算部１３０４で加算することにより、受信系列と逆拡
散符号系列との相関値ｏ（ｉ）１３１２を、ｎ倍オーバ
ーサンプリングクロック毎に得ることができる。
（＝２５６）個加算可能な加算器から構成される。そし
て、乗算部１３０３の乗算器１３１１による乗算結果を
加算部１３０４で加算することにより、受信系列と逆拡
散符号系列との相関値ｏ（ｉ）１３１２を、ｎ倍オーバ
ーサンプリングクロック毎に得ることができる。
【００１８】このように、デジタルマッチドフィルタ
は、１情報シンボルが拡散されている拡散符号のチップ
数Ｋ（拡散符号により１情報シンボル毎に拡散される場
合は拡散比と等しくなる。）だけの乗算要素と、逆拡散
符号系列を蓄積するためのチップ数Ｋだけの蓄積要素
と、ｍビットの受信系列をオーバーサンプリングレート
ｎと拡散符号のチップ数Ｋとの積Ｋｎ個蓄積するための
Ｋｎｍの蓄積要素と、乗算結果を加算するための加算部
とを必要とし、ｎ，Ｋ，ｍの増大に従って、非常に大き
な回路規模が必要となる。また、上記図１３に示すデー
タシフト型の構成においては、受信系列蓄積部のｍビッ
ト幅のＫｎ個のレジスタ全てがオーバーサンプリングク
ロック周期毎に動作するため、消費電力も大きなものと
なる。
は、１情報シンボルが拡散されている拡散符号のチップ
数Ｋ（拡散符号により１情報シンボル毎に拡散される場
合は拡散比と等しくなる。）だけの乗算要素と、逆拡散
符号系列を蓄積するためのチップ数Ｋだけの蓄積要素
と、ｍビットの受信系列をオーバーサンプリングレート
ｎと拡散符号のチップ数Ｋとの積Ｋｎ個蓄積するための
Ｋｎｍの蓄積要素と、乗算結果を加算するための加算部
とを必要とし、ｎ，Ｋ，ｍの増大に従って、非常に大き
な回路規模が必要となる。また、上記図１３に示すデー
タシフト型の構成においては、受信系列蓄積部のｍビッ
ト幅のＫｎ個のレジスタ全てがオーバーサンプリングク
ロック周期毎に動作するため、消費電力も大きなものと
なる。
【００１９】そこで、受信系列蓄積部においてオーバー
サンプリングクロック周期（Ｔ０／ｎ）毎にｍビット幅
の受信系列データをシフトさせずに、オーバーサンプリ
ングクロック周期（Ｔ０／ｎ）毎に書き込みアドレスを
指示することにより、受信系列データを１つの蓄積要素
に蓄積し、逆に、１ビットの逆拡散符号系列をサンプリ
ングクロック周期（Ｔ０）毎にシフトさせるコードシフ
ト型デジタルマッチドフィルタの構成が提案され、例え
ば、特開平１０−１７３８４号公報、特開平１０−２８
５０７９号公報及び特ＷＯ９９／６９２２号公報等に開
示されている。
サンプリングクロック周期（Ｔ０／ｎ）毎にｍビット幅
の受信系列データをシフトさせずに、オーバーサンプリ
ングクロック周期（Ｔ０／ｎ）毎に書き込みアドレスを
指示することにより、受信系列データを１つの蓄積要素
に蓄積し、逆に、１ビットの逆拡散符号系列をサンプリ
ングクロック周期（Ｔ０）毎にシフトさせるコードシフ
ト型デジタルマッチドフィルタの構成が提案され、例え
ば、特開平１０−１７３８４号公報、特開平１０−２８
５０７９号公報及び特ＷＯ９９／６９２２号公報等に開
示されている。
【００２０】特開平１０−１７３８４号公報に開示され
たコードシフト型デジタルマッチドフィルタは、オーバ
ーサンプリングレートｎ＝１の場合に前述の図１２に示
す受信系列蓄積部１２０１を、ｍビット幅のＫ個の記憶
場所を有する蓄積用メモリと、サンプリンクロック周期
毎にｍビット幅のメモリのＫ個のアドレスのうちの１つ
を選択してｍビット幅の受信系列データを当該選択した
アドレスに対応するメモリの記憶場所に書き込ませるア
ドレス信号発生回路とから構成し、逆拡散符号系列蓄積
部１２０２を、チップレートクロック周期毎に逆拡散符
号系列をシフトさせる巡回型シフトレジスタから構成し
ている。また、その実施例において、各メモリのｍビッ
ト幅の出力データバスと入力データバスは独立し、ｍビ
ット幅の受信データが各メモリの入力データバスに共通
に接続され、上記Ｋ個のアドレスに対応するメモリのデ
ータは個別に出力される構成となっており、当該ｎ個の
出力は同時に出力することができるようになっている。
たコードシフト型デジタルマッチドフィルタは、オーバ
ーサンプリングレートｎ＝１の場合に前述の図１２に示
す受信系列蓄積部１２０１を、ｍビット幅のＫ個の記憶
場所を有する蓄積用メモリと、サンプリンクロック周期
毎にｍビット幅のメモリのＫ個のアドレスのうちの１つ
を選択してｍビット幅の受信系列データを当該選択した
アドレスに対応するメモリの記憶場所に書き込ませるア
ドレス信号発生回路とから構成し、逆拡散符号系列蓄積
部１２０２を、チップレートクロック周期毎に逆拡散符
号系列をシフトさせる巡回型シフトレジスタから構成し
ている。また、その実施例において、各メモリのｍビッ
ト幅の出力データバスと入力データバスは独立し、ｍビ
ット幅の受信データが各メモリの入力データバスに共通
に接続され、上記Ｋ個のアドレスに対応するメモリのデ
ータは個別に出力される構成となっており、当該ｎ個の
出力は同時に出力することができるようになっている。
【００２１】また、特開平１０−２８５０７９号公報に
開示されたコードシフト型デジタルマッチドフィルタ
は、前述の図１２に示す受信系列蓄積部１２０１を、ｍ
ビット幅のＫｎ個の蓄積用レジスタと、ｎ倍オーバーサ
ンプリングクロック周期毎にＫｎ個のｍビット幅レジス
タのうちの１つを選択してｍビット幅の受信系列データ
を書き込ませる書き込み選択手段と、ｎ倍オーバーサン
プリングクロック周期毎に各ｎ倍オーバーサンプリング
した受信系列データを蓄積したｎ個の蓄積用レジスタの
うちの１つを選択して、その出力を対応する各タップ
（乗算器への出力線）に出力するＫ個のセレクタとから
構成し、逆拡散符号系列蓄積部１２０２を、チップレー
トクロック周期毎に逆拡散符号系列をシフトさせる巡回
型シフトレジスタから構成している。
開示されたコードシフト型デジタルマッチドフィルタ
は、前述の図１２に示す受信系列蓄積部１２０１を、ｍ
ビット幅のＫｎ個の蓄積用レジスタと、ｎ倍オーバーサ
ンプリングクロック周期毎にＫｎ個のｍビット幅レジス
タのうちの１つを選択してｍビット幅の受信系列データ
を書き込ませる書き込み選択手段と、ｎ倍オーバーサン
プリングクロック周期毎に各ｎ倍オーバーサンプリング
した受信系列データを蓄積したｎ個の蓄積用レジスタの
うちの１つを選択して、その出力を対応する各タップ
（乗算器への出力線）に出力するＫ個のセレクタとから
構成し、逆拡散符号系列蓄積部１２０２を、チップレー
トクロック周期毎に逆拡散符号系列をシフトさせる巡回
型シフトレジスタから構成している。
【００２２】また、ＷＯ９９／６９２２号公報に開示さ
れたコードシフト型デジタルマッチドフィルタは、前述
の図１２に示す受信系列蓄積部１２０１を、ｍビット幅
のＫｎ個の蓄積用レジスタと、ｎ倍オーバーサンプリン
グクロック周期毎にＫｎ個のｍビット幅レジスタのうち
の１つを順次選択してｍビット幅の受信系列データを書
き込ませる書き込み選択手段と、ｎ倍オーバーサンプリ
ングクロック周期毎に各ｎ倍オーバーサンプリングした
受信系列データを蓄積したｎ個の蓄積用レジスタのうち
の１つを選択して、その出力を対応する各タップ（乗算
器への出力線）に出力するＫ個のセレクタとから構成
し、逆拡散符号系列蓄積部１２０２を、チップレートク
ロック周期毎に逆拡散符号系列をシフトさせる巡回型シ
フトレジスタから構成している。
れたコードシフト型デジタルマッチドフィルタは、前述
の図１２に示す受信系列蓄積部１２０１を、ｍビット幅
のＫｎ個の蓄積用レジスタと、ｎ倍オーバーサンプリン
グクロック周期毎にＫｎ個のｍビット幅レジスタのうち
の１つを順次選択してｍビット幅の受信系列データを書
き込ませる書き込み選択手段と、ｎ倍オーバーサンプリ
ングクロック周期毎に各ｎ倍オーバーサンプリングした
受信系列データを蓄積したｎ個の蓄積用レジスタのうち
の１つを選択して、その出力を対応する各タップ（乗算
器への出力線）に出力するＫ個のセレクタとから構成
し、逆拡散符号系列蓄積部１２０２を、チップレートク
ロック周期毎に逆拡散符号系列をシフトさせる巡回型シ
フトレジスタから構成している。
【００２３】更に、ＷＯ９９／６９２２号公報に開示さ
れた別のコードシフト型デジタルマッチドフィルタは、
前述の図１２に示す受信系列蓄積部１２０１を、ｎ倍オ
ーバーサンプリングクロック周期毎の受信系列データを
蓄積するためのｎｍビット分の蓄積部をｍビット幅のｎ
個のメモリを単位ブロックとして、Ｋ個のブロックから
構成される計Ｋｎ個のｍビットメモリと、ｎ倍オーバー
サンプリングクロック周期毎に順次Ｋｎ個のメモリのア
ドレスを出力するアドレスカウンタとから構成してい
る。また、ｎ＝１の場合の実施例において、各メモリの
ｍビット幅の出力データバスと入力データバスは独立
し、ｍビット幅の受信データが各メモリの入力データバ
スに共通に接続され、上記Ｋ個のメモリの出力は各タッ
プ（乗算器への出力線）に個別に出力される構成となっ
ている。また、各メモリを選択するアドレス回路は、各
メモリを個別に選択するための各メモリに割り当てた異
なるアドレスを順次出力する構成となっている。受信系
列蓄積部をメモリで構成する場合、保持しているデータ
を常に出力しているレジスタの場合と異なり、データを
出力するためには、メモリからデータをリードする処理
が必要であるが、ＷＯ９９／６９２２号公報には、その
実施例においても各メモリから蓄積した受信系列データ
を乗算器に出力する具体的な方法が開示されていない。
その実施例には、Ｋ個の各メモリをアドレスカウンタの
複数ビット出力がメモリのアドレス入力に接続されて各
メモリを選択するとされているが、Ｋ個のメモリが独立
なメモリならば、各メモリを選択するためにはアドレス
信号ではなくチップセレクト信号が必要なはずである
が、その実施例における受信系列蓄積部のメモリによる
構成の詳細は明確に開示されていない。
れた別のコードシフト型デジタルマッチドフィルタは、
前述の図１２に示す受信系列蓄積部１２０１を、ｎ倍オ
ーバーサンプリングクロック周期毎の受信系列データを
蓄積するためのｎｍビット分の蓄積部をｍビット幅のｎ
個のメモリを単位ブロックとして、Ｋ個のブロックから
構成される計Ｋｎ個のｍビットメモリと、ｎ倍オーバー
サンプリングクロック周期毎に順次Ｋｎ個のメモリのア
ドレスを出力するアドレスカウンタとから構成してい
る。また、ｎ＝１の場合の実施例において、各メモリの
ｍビット幅の出力データバスと入力データバスは独立
し、ｍビット幅の受信データが各メモリの入力データバ
スに共通に接続され、上記Ｋ個のメモリの出力は各タッ
プ（乗算器への出力線）に個別に出力される構成となっ
ている。また、各メモリを選択するアドレス回路は、各
メモリを個別に選択するための各メモリに割り当てた異
なるアドレスを順次出力する構成となっている。受信系
列蓄積部をメモリで構成する場合、保持しているデータ
を常に出力しているレジスタの場合と異なり、データを
出力するためには、メモリからデータをリードする処理
が必要であるが、ＷＯ９９／６９２２号公報には、その
実施例においても各メモリから蓄積した受信系列データ
を乗算器に出力する具体的な方法が開示されていない。
その実施例には、Ｋ個の各メモリをアドレスカウンタの
複数ビット出力がメモリのアドレス入力に接続されて各
メモリを選択するとされているが、Ｋ個のメモリが独立
なメモリならば、各メモリを選択するためにはアドレス
信号ではなくチップセレクト信号が必要なはずである
が、その実施例における受信系列蓄積部のメモリによる
構成の詳細は明確に開示されていない。
【００２４】図１４は、オーバーサンプリングレートｎ
＝４、拡散比Ｋ＝２５６の場合のデジタルマッチドフィ
ルタのレジスタによるコードシフト型構成の従来例を示
すブロック図である。
＝４、拡散比Ｋ＝２５６の場合のデジタルマッチドフィ
ルタのレジスタによるコードシフト型構成の従来例を示
すブロック図である。
【００２５】同図において、１４０１は受信系列蓄積
部、１４０２は逆拡散符号系列蓄積部、１４０３は乗算
部、１４０４は加算部である。
部、１４０２は逆拡散符号系列蓄積部、１４０３は乗算
部、１４０４は加算部である。
【００２６】受信系列蓄積部１４０１は、書き込み制御
部１４０５により４倍オーバーサンプリングクロック
（４ＣＬＫ０）１４０６周期毎に（２５６×４）個のレ
ジスタ（ＤＦＦ）１４０７のうちの１つを順次選択して
受信系列ｒ（ｉ）１４０８を蓄積していくサーキュラー
バッファとして動作する。（２５６×４）個のレジスタ
１４０７は、連続する４個づつの受信系列データを蓄積
する２５６個のグループに分けられ、各グループにおい
て４倍オーバーサンプリングクロック（４ＣＬＫ０）１
４０６周期毎に、４倍オーバーサンプリングクロック
（４ＣＬＫ０）１４０９を４分周する４進２ビット出力
カウンタ１４１０の選択制御信号（ＳＥＬ２）１４１１
に基づきセレクタ（ＳＥＬ）１４１２により４個のレジ
スタの出力の１つが巡回的に選択されて、乗算部１４０
３に出力される。
部１４０５により４倍オーバーサンプリングクロック
（４ＣＬＫ０）１４０６周期毎に（２５６×４）個のレ
ジスタ（ＤＦＦ）１４０７のうちの１つを順次選択して
受信系列ｒ（ｉ）１４０８を蓄積していくサーキュラー
バッファとして動作する。（２５６×４）個のレジスタ
１４０７は、連続する４個づつの受信系列データを蓄積
する２５６個のグループに分けられ、各グループにおい
て４倍オーバーサンプリングクロック（４ＣＬＫ０）１
４０６周期毎に、４倍オーバーサンプリングクロック
（４ＣＬＫ０）１４０９を４分周する４進２ビット出力
カウンタ１４１０の選択制御信号（ＳＥＬ２）１４１１
に基づきセレクタ（ＳＥＬ）１４１２により４個のレジ
スタの出力の１つが巡回的に選択されて、乗算部１４０
３に出力される。
【００２７】書き込み制御部１４０５は、巡回型シフト
レジスタとして動作する（２５６×４）個のレジスタ
（ＤＦＦ）１４１３と、１段目のレジスタの入力を最終
（２５６×４）段出力と初期ロード信号（ＲＣＬＫ）１
４１４とを選択制御信号（ＳＥＬ３）１４１５により切
り替えるセレクタ（ＳＥＬ）１４１６とから構成されて
いる。選択制御信号（ＳＥＬ３）１４１５は、リセット
直後の最初の４倍オーバーサンプリングクロック周期に
セレクタ（ＳＥＬ）１４１６が“１”を表わす初期ロー
ド信号（ＲＣＬＫ）１４１４を選択するような選択信号
を出力し、その結果、１段目のレジスタにのみ“１”が
保持され、以降、次段に“１”がシフトし、４倍オーバ
ーサンプリングクロック周期毎に（２５６×４）個のう
ちの１つのレジスタ１４０７に順次クロックが入力さ
れ、受信系列データが蓄積されていく。
レジスタとして動作する（２５６×４）個のレジスタ
（ＤＦＦ）１４１３と、１段目のレジスタの入力を最終
（２５６×４）段出力と初期ロード信号（ＲＣＬＫ）１
４１４とを選択制御信号（ＳＥＬ３）１４１５により切
り替えるセレクタ（ＳＥＬ）１４１６とから構成されて
いる。選択制御信号（ＳＥＬ３）１４１５は、リセット
直後の最初の４倍オーバーサンプリングクロック周期に
セレクタ（ＳＥＬ）１４１６が“１”を表わす初期ロー
ド信号（ＲＣＬＫ）１４１４を選択するような選択信号
を出力し、その結果、１段目のレジスタにのみ“１”が
保持され、以降、次段に“１”がシフトし、４倍オーバ
ーサンプリングクロック周期毎に（２５６×４）個のう
ちの１つのレジスタ１４０７に順次クロックが入力さ
れ、受信系列データが蓄積されていく。
【００２８】逆拡散符号系列蓄積部１４０２は、巡回型
シフトレジスタとして動作する２５６個の逆拡散符号系
列出力レジスタ（ＤＦＦ）１４１７と、各段のレジスタ
の入力を前段のレジスタの出力と逆拡散符号系列保持レ
ジスタ（ＤＦＦ）１４１８とを選択制御信号（ＳＥＬ
１）１４１９により切り替える２５６個のセレクタ（Ｓ
ＥＬ）１４２０とから構成されている。
シフトレジスタとして動作する２５６個の逆拡散符号系
列出力レジスタ（ＤＦＦ）１４１７と、各段のレジスタ
の入力を前段のレジスタの出力と逆拡散符号系列保持レ
ジスタ（ＤＦＦ）１４１８とを選択制御信号（ＳＥＬ
１）１４１９により切り替える２５６個のセレクタ（Ｓ
ＥＬ）１４２０とから構成されている。
【００２９】なお、２５６段目のレジスタには、１段目
のレジスタの出力と逆拡散符号系列保持レジスタ１４１
８出力のいずれかがセレクタ１４２０により切り替え制
御されて入力されるようになっている。
のレジスタの出力と逆拡散符号系列保持レジスタ１４１
８出力のいずれかがセレクタ１４２０により切り替え制
御されて入力されるようになっている。
【００３０】選択制御信号（ＳＥＬ１）１４１９は、リ
セット直後の最初のサンプリングクロック（ＣＬＫ０）
１４２１周期にセレクタ１４２０が各逆拡散符号系列保
持レジスタ１４１８を選択するような選択信号を出力
し、その結果２５６段目の逆拡散符号系列出力レジスタ
１４１７に逆拡散符号Ｃ０が、１段目の逆拡散符号系列
出力レジスタ１４１７に逆拡散符号Ｃ２５５がロードさ
れ、次のサンプリングクロック周期において２５５段目
の逆拡散符号系列出力レジスタ１４１７に逆拡散符号Ｃ
０が、１段目の逆拡散符号系列出力レジスタ１４１７に
逆拡散符号Ｃ２５４がシフトし、以降、サンプリングク
ロック周期毎に逆拡散符号系列が逆拡散符号系列出力レ
ジスタ１４１７の中をシフトしていく。
セット直後の最初のサンプリングクロック（ＣＬＫ０）
１４２１周期にセレクタ１４２０が各逆拡散符号系列保
持レジスタ１４１８を選択するような選択信号を出力
し、その結果２５６段目の逆拡散符号系列出力レジスタ
１４１７に逆拡散符号Ｃ０が、１段目の逆拡散符号系列
出力レジスタ１４１７に逆拡散符号Ｃ２５５がロードさ
れ、次のサンプリングクロック周期において２５５段目
の逆拡散符号系列出力レジスタ１４１７に逆拡散符号Ｃ
０が、１段目の逆拡散符号系列出力レジスタ１４１７に
逆拡散符号Ｃ２５４がシフトし、以降、サンプリングク
ロック周期毎に逆拡散符号系列が逆拡散符号系列出力レ
ジスタ１４１７の中をシフトしていく。
【００３１】なお、受信系列蓄積部１４０１のレジスタ
１４０７は、受信系列ｒ（ｉ）１４０８のデータ幅ｍビ
ットのフリップフロップとし、逆拡散符号系列保持部１
４０２のレジスタ１４１７は１ビットのフリップフロッ
プとする。
１４０７は、受信系列ｒ（ｉ）１４０８のデータ幅ｍビ
ットのフリップフロップとし、逆拡散符号系列保持部１
４０２のレジスタ１４１７は１ビットのフリップフロッ
プとする。
【００３２】乗算部１４０３は、ｍビット×１ビットの
乗算を行う２５６個の乗算器１４２２から構成されてい
る。受信系列データが負数を２の補数で表現され、逆拡
散符号の各々“１”が“０”で、“−１”が“１”で表
現される場合は、乗算器１４２２は、逆拡散符号が
“０”の場合は受信データをそのまま出力し、逆拡散符
号が“１”の場合はｍビットの受信データを全ビット反
転し、１を加算し、ｍビットの受信データの２の補数を
出力するようにすれば良い。
乗算を行う２５６個の乗算器１４２２から構成されてい
る。受信系列データが負数を２の補数で表現され、逆拡
散符号の各々“１”が“０”で、“−１”が“１”で表
現される場合は、乗算器１４２２は、逆拡散符号が
“０”の場合は受信データをそのまま出力し、逆拡散符
号が“１”の場合はｍビットの受信データを全ビット反
転し、１を加算し、ｍビットの受信データの２の補数を
出力するようにすれば良い。
【００３３】加算部１４０４は、ｍビットのデータを２
５６個加算可能な加算器（図示省略）から構成されてい
る。そして、乗算部１４０３の乗算器１４２２による乗
算結果を加算部１４０４の加算器で加算することによ
り、受信系列と逆拡散符号系列との相関値ｏ（ｉ）１４
２３を、４倍オーバーサンプリングクロック毎に得るこ
とができる。
５６個加算可能な加算器（図示省略）から構成されてい
る。そして、乗算部１４０３の乗算器１４２２による乗
算結果を加算部１４０４の加算器で加算することによ
り、受信系列と逆拡散符号系列との相関値ｏ（ｉ）１４
２３を、４倍オーバーサンプリングクロック毎に得るこ
とができる。
【００３４】このコードシフト型デジタルマッチドフィ
ルタの動作を数式で表わすと、以下のようになる。 ｏ（ｉ）＝ｃ（０）ｒ（ｉ−Ｋｎ）＋ｃ（１）ｒ｛ｉ−
（Ｋ−１）ｎ｝＋…＋ｃ（Ｋ−２）ｒ（ｉ−２ｎ）＋ｃ
（Ｋ−１）ｒ（ｉ−ｎ） ｏ（ｉ＋１）＝ｃ（０）ｒ（ｉ＋１−Ｋｎ）＋ｃ（１）
ｒ｛ｉ＋１−（Ｋ−１）ｎ｝＋…＋ｃ（Ｋ−２）ｒ（ｉ
＋１−２ｎ）＋ｃ（Ｋ−１）ｒ（ｉ＋１−ｎ） ． ． ． ｏ（ｉ＋ｎ−１）＝ｃ（０）ｒ（ｉ＋ｎ−１−Ｋｎ）＋
ｃ（１）ｒ｛ｉ＋ｎ−１−（Ｋ−１）ｎ｝＋…＋ｃ（Ｋ
−２）ｒ（ｉ−１−ｎ）＋ｃ（Ｋ−１）ｒ（ｉ−１） ｏ（ｉ＋ｎ）＝ｃ（Ｋ−１）ｒ（ｉ）＋ｃ（０）ｒ｛ｉ
−（Ｋ−１）ｎ｝＋…＋ｃ（Ｋ−３）ｒ（ｉ−２ｎ）＋
ｃ（Ｋ−２）ｒ（ｉ−ｎ） ． ． ． 上記の動作は、前述したデータシフト型のデジタルマッ
チドフィルタによる相関値出力の動作と同様であること
が分かる。
ルタの動作を数式で表わすと、以下のようになる。 ｏ（ｉ）＝ｃ（０）ｒ（ｉ−Ｋｎ）＋ｃ（１）ｒ｛ｉ−
（Ｋ−１）ｎ｝＋…＋ｃ（Ｋ−２）ｒ（ｉ−２ｎ）＋ｃ
（Ｋ−１）ｒ（ｉ−ｎ） ｏ（ｉ＋１）＝ｃ（０）ｒ（ｉ＋１−Ｋｎ）＋ｃ（１）
ｒ｛ｉ＋１−（Ｋ−１）ｎ｝＋…＋ｃ（Ｋ−２）ｒ（ｉ
＋１−２ｎ）＋ｃ（Ｋ−１）ｒ（ｉ＋１−ｎ） ． ． ． ｏ（ｉ＋ｎ−１）＝ｃ（０）ｒ（ｉ＋ｎ−１−Ｋｎ）＋
ｃ（１）ｒ｛ｉ＋ｎ−１−（Ｋ−１）ｎ｝＋…＋ｃ（Ｋ
−２）ｒ（ｉ−１−ｎ）＋ｃ（Ｋ−１）ｒ（ｉ−１） ｏ（ｉ＋ｎ）＝ｃ（Ｋ−１）ｒ（ｉ）＋ｃ（０）ｒ｛ｉ
−（Ｋ−１）ｎ｝＋…＋ｃ（Ｋ−３）ｒ（ｉ−２ｎ）＋
ｃ（Ｋ−２）ｒ（ｉ−ｎ） ． ． ． 上記の動作は、前述したデータシフト型のデジタルマッ
チドフィルタによる相関値出力の動作と同様であること
が分かる。
【００３５】図１５は、オーバーサンプリングレートｎ
＝４、拡散比Ｋ＝２５６の場合のデジタルマッチドフィ
ルタのメモリによるコードシフト型構成の別の従来例を
示すブロック図である。このデジタルマッチドフィルタ
は、図１４に示した従来例の受信系列データを蓄積する
蓄積要素を（２５６×４）個のレジスタの代わりに（２
５６×４）個のメモリから構成したものである。
＝４、拡散比Ｋ＝２５６の場合のデジタルマッチドフィ
ルタのメモリによるコードシフト型構成の別の従来例を
示すブロック図である。このデジタルマッチドフィルタ
は、図１４に示した従来例の受信系列データを蓄積する
蓄積要素を（２５６×４）個のレジスタの代わりに（２
５６×４）個のメモリから構成したものである。
【００３６】図１５において、１５０１は受信系列蓄積
部、１５０２は逆拡散符号系列蓄積部、１５０３は乗算
部、１５０４は加算部である。
部、１５０２は逆拡散符号系列蓄積部、１５０３は乗算
部、１５０４は加算部である。
【００３７】受信系列蓄積部１５０１は、入出力バスが
統合された１アドレス分の容量のｍビット幅のメモリ
（ＭＥＭ）１５０５を（２５６×４）個有し、受信系列
データｒ（ｉ）１５０６は、後述するＲ／Ｗ制御部１５
１７の出力であるリード／ライト制御信号（Ｒ／Ｗ）１
５１６によって制御されるトライステートバッファ１５
０７を介して各メモリ１５０５の入出力バスに接続され
る。受信系列蓄積部１５０１は、書き込み制御部１５０
８により４倍オーバーサンプリングクロック（４ＣＬＫ
０）１５０９周期のライト期間毎に（２５６×４）個の
メモリ１５０５のうちの１つを順次選択して受信系列デ
ータｒ（ｉ）１５０６を書き込み蓄積していくサーキュ
ラーバッファとして動作する。
統合された１アドレス分の容量のｍビット幅のメモリ
（ＭＥＭ）１５０５を（２５６×４）個有し、受信系列
データｒ（ｉ）１５０６は、後述するＲ／Ｗ制御部１５
１７の出力であるリード／ライト制御信号（Ｒ／Ｗ）１
５１６によって制御されるトライステートバッファ１５
０７を介して各メモリ１５０５の入出力バスに接続され
る。受信系列蓄積部１５０１は、書き込み制御部１５０
８により４倍オーバーサンプリングクロック（４ＣＬＫ
０）１５０９周期のライト期間毎に（２５６×４）個の
メモリ１５０５のうちの１つを順次選択して受信系列デ
ータｒ（ｉ）１５０６を書き込み蓄積していくサーキュ
ラーバッファとして動作する。
【００３８】（２５６×４）個のメモリ１５０５は、連
続する４個づつの受信系列データｒ（ｉ）１５０６を蓄
積する２５６個のグループに分けられ、各グループにお
いて４倍オーバーサンプリングクロック周期毎に、４倍
オーバーサンプリングクロック（４ＣＬＫ０）１５１０
を４分周する４進２ビット出力カウンタ１５１１の選択
制御信号（ＳＥＬ２）１５１２に基づきセレクタ（ＳＥ
Ｌ）１５１３により４個のメモリの出力の１つが巡回的
に選択されて、乗算部１５０３に出力される。
続する４個づつの受信系列データｒ（ｉ）１５０６を蓄
積する２５６個のグループに分けられ、各グループにお
いて４倍オーバーサンプリングクロック周期毎に、４倍
オーバーサンプリングクロック（４ＣＬＫ０）１５１０
を４分周する４進２ビット出力カウンタ１５１１の選択
制御信号（ＳＥＬ２）１５１２に基づきセレクタ（ＳＥ
Ｌ）１５１３により４個のメモリの出力の１つが巡回的
に選択されて、乗算部１５０３に出力される。
【００３９】メモリ１５０５の書き込み制御部１５０８
は、４倍オーバーサンプリングクロック（４ＣＬＫ０）
１５０９をカウントする（２５６×４）進１０ビットカ
ウンタから成るアドレスカウンタ（ＡＤＤＲＥＳＳ Ｃ
ＯＵＮＴＥＲ）１５１４と、該アドレスカウンタ１５１
４の全出力を入力として（２５６×４）個のチップセレ
クト信号を各々メモリ１５０５に出力するデコーダ（Ｄ
ＥＣＯＤＥＲ）１５１５と、メモリ１５０５のリード／
ライト制御信号（Ｒ／Ｗ）１５１６を生成するＲ／Ｗ制
御部１５１７とから構成されている。
は、４倍オーバーサンプリングクロック（４ＣＬＫ０）
１５０９をカウントする（２５６×４）進１０ビットカ
ウンタから成るアドレスカウンタ（ＡＤＤＲＥＳＳ Ｃ
ＯＵＮＴＥＲ）１５１４と、該アドレスカウンタ１５１
４の全出力を入力として（２５６×４）個のチップセレ
クト信号を各々メモリ１５０５に出力するデコーダ（Ｄ
ＥＣＯＤＥＲ）１５１５と、メモリ１５０５のリード／
ライト制御信号（Ｒ／Ｗ）１５１６を生成するＲ／Ｗ制
御部１５１７とから構成されている。
【００４０】なお、各メモリ１５０５のアドレスには、
全て０番目のアドレスを示すアドレス信号（Ａ）１５１
８が入力されているものとする。
全て０番目のアドレスを示すアドレス信号（Ａ）１５１
８が入力されているものとする。
【００４１】逆拡散符号系列蓄積部１５０２は、巡回型
シフトレジスタとして動作する２５６個の逆拡散符号系
列出力レジスタ（ＤＦＦ）１５１９と、各段のレジスタ
の入力を前段のレジスタの出力と逆拡散符号系列保持レ
ジスタ１５２０とを選択制御信号（ＳＥＬ１）１５２１
により切り替える２５６個のセレクタ（ＳＥＬ）１５２
２とから構成されている。
シフトレジスタとして動作する２５６個の逆拡散符号系
列出力レジスタ（ＤＦＦ）１５１９と、各段のレジスタ
の入力を前段のレジスタの出力と逆拡散符号系列保持レ
ジスタ１５２０とを選択制御信号（ＳＥＬ１）１５２１
により切り替える２５６個のセレクタ（ＳＥＬ）１５２
２とから構成されている。
【００４２】なお、２５６段目のレジスタには、１段目
のレジスタの出力と逆拡散符号系列保持レジスタ１５２
０の出力のいずれかがセレクタ１５２２により切り替え
制御されて入力されるようになっている。
のレジスタの出力と逆拡散符号系列保持レジスタ１５２
０の出力のいずれかがセレクタ１５２２により切り替え
制御されて入力されるようになっている。
【００４３】選択制御信号（ＳＥＬ１）１５２１は、リ
セット直後の最初のオーバーサンプリングクロック（Ｃ
ＬＫ０）１５２３周期にセレクタ１５２２が各逆拡散符
号系列保持レジスタ１５２０を選択するような選択信号
を出力し、その結果２５６段目の逆拡散符号系列出力レ
ジスタ１５１９に逆拡散符号Ｃ０が、１段目の逆拡散符
号系列出力レジスタ１５１９に逆拡散符号Ｃ２５５がロ
ードされ、次のオーバーサンプリングクロック周期にお
いて２５５段目の逆拡散符号系列出力レジスタ１５１９
に逆拡散符号Ｃ０が、１段目の逆拡散符号系列出力レジ
スタ１５１９に逆拡散符号Ｃ２５４がシフトし、以降、
サンプリングクロック周期毎に逆拡散符号系列が逆拡散
符号系列出力レジスタ１５１９の中をシフトしていく。
セット直後の最初のオーバーサンプリングクロック（Ｃ
ＬＫ０）１５２３周期にセレクタ１５２２が各逆拡散符
号系列保持レジスタ１５２０を選択するような選択信号
を出力し、その結果２５６段目の逆拡散符号系列出力レ
ジスタ１５１９に逆拡散符号Ｃ０が、１段目の逆拡散符
号系列出力レジスタ１５１９に逆拡散符号Ｃ２５５がロ
ードされ、次のオーバーサンプリングクロック周期にお
いて２５５段目の逆拡散符号系列出力レジスタ１５１９
に逆拡散符号Ｃ０が、１段目の逆拡散符号系列出力レジ
スタ１５１９に逆拡散符号Ｃ２５４がシフトし、以降、
サンプリングクロック周期毎に逆拡散符号系列が逆拡散
符号系列出力レジスタ１５１９の中をシフトしていく。
【００４４】乗算部１５０３は、ｍビット×１ビットの
乗算を行う２５６個の乗算器１５２４から構成されてい
る。受信系列データが負数の場合に２の補数で表現さ
れ、逆拡散符号の各々“１”が“０”で、“−１”が
“１”で表現される場合は、乗算器１５２４は、逆拡散
符号が“０”の場合はｍビットの受信データをそのまま
出力し、逆拡散符号が“１”の場合はｍビットの受信デ
ータを全ビット反転し、１を加算し、ｍビットの受信デ
ータの２の補数を出力するようにすれば良い。
乗算を行う２５６個の乗算器１５２４から構成されてい
る。受信系列データが負数の場合に２の補数で表現さ
れ、逆拡散符号の各々“１”が“０”で、“−１”が
“１”で表現される場合は、乗算器１５２４は、逆拡散
符号が“０”の場合はｍビットの受信データをそのまま
出力し、逆拡散符号が“１”の場合はｍビットの受信デ
ータを全ビット反転し、１を加算し、ｍビットの受信デ
ータの２の補数を出力するようにすれば良い。
【００４５】加算部１５０４は、ｍビットのデータを２
５６個加算可能な加算器（図示省略）から構成されてい
る。そして、乗算部１５０３の乗算器１５２４による乗
算結果を加算部１５０４の加算器で加算することによ
り、受信系列と逆拡散符号系列との相関値ｏ（ｉ）１５
２５を、４倍オーバーサンプリングクロック周期毎に得
ることができる。
５６個加算可能な加算器（図示省略）から構成されてい
る。そして、乗算部１５０３の乗算器１５２４による乗
算結果を加算部１５０４の加算器で加算することによ
り、受信系列と逆拡散符号系列との相関値ｏ（ｉ）１５
２５を、４倍オーバーサンプリングクロック周期毎に得
ることができる。
【００４６】また、上記の図１２に示したデジタルマッ
チドフィルタの構成に対して乗算部１２０３のＫ−１番
目のタップに出力する信号として、入力受信系列を蓄積
した信号ではなく、入力系列自体を用いて、Ｋ個の相関
演算を行うようにデジタルマッチドフィルタを構成する
ことも可能であり、例えば、特開平８−２６５２１６号
公報或いは特開平１０−２８５０７９号公報或いは“ス
ペクトラム拡散通信技術の基礎と応用”（トリケップス
社 中川正雄監修）の７７ページにそれぞれ開示されて
いる。
チドフィルタの構成に対して乗算部１２０３のＫ−１番
目のタップに出力する信号として、入力受信系列を蓄積
した信号ではなく、入力系列自体を用いて、Ｋ個の相関
演算を行うようにデジタルマッチドフィルタを構成する
ことも可能であり、例えば、特開平８−２６５２１６号
公報或いは特開平１０−２８５０７９号公報或いは“ス
ペクトラム拡散通信技術の基礎と応用”（トリケップス
社 中川正雄監修）の７７ページにそれぞれ開示されて
いる。
【００４７】図１６は、上記のＦＩＲフィルタで実現可
能な従来の第二のデジタルマッチドフィルタの基本構成
を示すブロック図である。
能な従来の第二のデジタルマッチドフィルタの基本構成
を示すブロック図である。
【００４８】図１６において、１６０１は受信系列蓄積
部、１６０２は逆拡散符号系列蓄積部、１６０３は乗算
部、１６０４は乗算器、１６０５は加算部、１６０６は
ｎ倍オーバーサンプリングクロック（ｎＣＬＫ０）、１
６０７は受信系列ｒ（ｉ）、１６０８は受信系列と逆拡
散符号系列との相関値ｏ（ｉ）である。
部、１６０２は逆拡散符号系列蓄積部、１６０３は乗算
部、１６０４は乗算器、１６０５は加算部、１６０６は
ｎ倍オーバーサンプリングクロック（ｎＣＬＫ０）、１
６０７は受信系列ｒ（ｉ）、１６０８は受信系列と逆拡
散符号系列との相関値ｏ（ｉ）である。
【００４９】図１６において図１２と異なる点は、受信
系列蓄積部１６０１の蓄積要素がＫｎ個から（Ｋ−１）
ｎ個に減少したことと、乗算部１６０３のＫ−１番目の
タップに接続される信号が受信系列蓄積部１６０１から
出力されるのではなく、受信系列ｒ（ｉ）１６０７自体
であることであり、その他の構成は、図１２と同一であ
る。
系列蓄積部１６０１の蓄積要素がＫｎ個から（Ｋ−１）
ｎ個に減少したことと、乗算部１６０３のＫ−１番目の
タップに接続される信号が受信系列蓄積部１６０１から
出力されるのではなく、受信系列ｒ（ｉ）１６０７自体
であることであり、その他の構成は、図１２と同一であ
る。
【００５０】図１６において、ｎ倍オーバーサンプリン
グクロック１６０６でｎ倍オーバーサンプリングされた
受信系列ｒ（ｉ）１６０７を、Ｋタップ間の時間差分と
なる、オーバーサンプルレートｎ×｛１情報シンボルを
拡散する拡散符号のチップ数Ｋ（拡散比）−１｝＝（Ｋ
−１）ｎ分だけ、即ち受信系列ｒ（ｉ−１）からｒ｛ｉ
−（Ｋ−１）ｎ｝を受信系列蓄積部１６０１に順次蓄積
する。
グクロック１６０６でｎ倍オーバーサンプリングされた
受信系列ｒ（ｉ）１６０７を、Ｋタップ間の時間差分と
なる、オーバーサンプルレートｎ×｛１情報シンボルを
拡散する拡散符号のチップ数Ｋ（拡散比）−１｝＝（Ｋ
−１）ｎ分だけ、即ち受信系列ｒ（ｉ−１）からｒ｛ｉ
−（Ｋ−１）ｎ｝を受信系列蓄積部１６０１に順次蓄積
する。
【００５１】なお、受信系列ｒ（ｉ）１６０７は、ｍビ
ットでＡ／Ｄ変換されたｍビット幅のデータとする。
ットでＡ／Ｄ変換されたｍビット幅のデータとする。
【００５２】当該蓄積した受信系列ｒ（ｉ）のうち、チ
ッププレート毎の受信系列ｒ｛ｉ−（Ｋ−１）ｎ｝、
…、ｒ（ｉ−２ｎ）、ｒ（ｉ−ｎ）及び受信系列ｒ
（ｉ）自体と、逆拡散符号系列蓄積部１６０２に蓄積し
ている逆拡散符号系列ｃ（０）、…、ｃ（Ｋ−２）、ｃ
（Ｋ−１）とを乗算部１６０３の乗算器１６０４で乗算
し、その各乗算結果を加算部１６０５で加算することに
より、受信系列と逆拡散符号系列との相関値ｏ（ｉ）
を、ｎ倍オーバーサンプリングクロック周期毎に得るこ
とができる。
ッププレート毎の受信系列ｒ｛ｉ−（Ｋ−１）ｎ｝、
…、ｒ（ｉ−２ｎ）、ｒ（ｉ−ｎ）及び受信系列ｒ
（ｉ）自体と、逆拡散符号系列蓄積部１６０２に蓄積し
ている逆拡散符号系列ｃ（０）、…、ｃ（Ｋ−２）、ｃ
（Ｋ−１）とを乗算部１６０３の乗算器１６０４で乗算
し、その各乗算結果を加算部１６０５で加算することに
より、受信系列と逆拡散符号系列との相関値ｏ（ｉ）
を、ｎ倍オーバーサンプリングクロック周期毎に得るこ
とができる。
【００５３】この第二のデジタルマッチドフィルタの動
作を数式で表わすと、以下のようになる。 ｏ（ｉ）＝ｃ（０）ｒ｛ｉ−（Ｋ−１）ｎ｝＋ｃ（１）
ｒ｛ｉ−（Ｋ−２）ｎ｝＋…＋ｃ（Ｋ−２）ｒ（ｉ−
ｎ）＋ｃ（Ｋ−１）ｒ（ｉ） ｏ（ｉ＋１）＝ｃ（０）ｒ｛ｉ＋１−（Ｋ−１）ｎ｝＋
ｃ（１）ｒ｛ｉ＋１−（Ｋ−２）ｎ｝＋…＋ｃ（Ｋ−
２）ｒ（ｉ＋１−ｎ）＋ｃ（Ｋ−１）ｒ（ｉ＋１） ． ． ． ｏ（ｉ＋ｎ−１）＝ｃ（０）ｒ｛ｉ＋ｎ−１−（Ｋ−
１）ｎ｝＋ｃ（１）ｒ｛ｉ＋ｎ−１−（Ｋ−２）ｎ｝＋
…＋ｃ（Ｋ−２）ｒ（ｉ−１）＋ｃ（Ｋ−１）ｒ（ｉ＋
ｎ−１） ｏ（ｉ＋ｎ）＝ｃ（０）ｒ｛ｉ−（Ｋ−２）ｎ｝＋ｃ
（１）ｒ｛ｉ−（Ｋ−１）ｎ｝＋…＋ｃ（Ｋ−２）ｒ
（ｉ）＋ｃ（Ｋ−１）ｒ（ｉ＋ｎ） ． ． ． 図１７は、オーバーサンプリングレートｎ＝４、拡散比
Ｋ＝２５６の場合のデジタルマッチドフィルタのレジス
タによる第二のデータシフト型構成の従来例を示すブロ
ック図である。
作を数式で表わすと、以下のようになる。 ｏ（ｉ）＝ｃ（０）ｒ｛ｉ−（Ｋ−１）ｎ｝＋ｃ（１）
ｒ｛ｉ−（Ｋ−２）ｎ｝＋…＋ｃ（Ｋ−２）ｒ（ｉ−
ｎ）＋ｃ（Ｋ−１）ｒ（ｉ） ｏ（ｉ＋１）＝ｃ（０）ｒ｛ｉ＋１−（Ｋ−１）ｎ｝＋
ｃ（１）ｒ｛ｉ＋１−（Ｋ−２）ｎ｝＋…＋ｃ（Ｋ−
２）ｒ（ｉ＋１−ｎ）＋ｃ（Ｋ−１）ｒ（ｉ＋１） ． ． ． ｏ（ｉ＋ｎ−１）＝ｃ（０）ｒ｛ｉ＋ｎ−１−（Ｋ−
１）ｎ｝＋ｃ（１）ｒ｛ｉ＋ｎ−１−（Ｋ−２）ｎ｝＋
…＋ｃ（Ｋ−２）ｒ（ｉ−１）＋ｃ（Ｋ−１）ｒ（ｉ＋
ｎ−１） ｏ（ｉ＋ｎ）＝ｃ（０）ｒ｛ｉ−（Ｋ−２）ｎ｝＋ｃ
（１）ｒ｛ｉ−（Ｋ−１）ｎ｝＋…＋ｃ（Ｋ−２）ｒ
（ｉ）＋ｃ（Ｋ−１）ｒ（ｉ＋ｎ） ． ． ． 図１７は、オーバーサンプリングレートｎ＝４、拡散比
Ｋ＝２５６の場合のデジタルマッチドフィルタのレジス
タによる第二のデータシフト型構成の従来例を示すブロ
ック図である。
【００５４】同図において、１７０１は受信系列蓄積
部、１７０２は逆拡散符号系列蓄積部、１７０３は乗算
部、１７０４は加算部である。
部、１７０２は逆拡散符号系列蓄積部、１７０３は乗算
部、１７０４は加算部である。
【００５５】受信系列蓄積部１７０１は、４倍オーバー
サンプリングクロック（４ＣＬＫ０）１７０５周期毎に
受信系列ｒ（ｉ）１７０６を順次シフトさせながら蓄積
するシフトレジスタとして動作する（Ｋ−１）ｎ個のレ
ジスタ（ＤＦＦ）１７０７から構成されている。
サンプリングクロック（４ＣＬＫ０）１７０５周期毎に
受信系列ｒ（ｉ）１７０６を順次シフトさせながら蓄積
するシフトレジスタとして動作する（Ｋ−１）ｎ個のレ
ジスタ（ＤＦＦ）１７０７から構成されている。
【００５６】逆拡散符号系列蓄積部１７０２は、タイミ
ング信号（ＬＯＡＤ）１７０８により各逆算符号系列が
ロードされ保持されるＫ個のレジスタ（ＤＦＦ）１７０
９と、逆拡散符号系列保持レジスタ１７１０とから構成
されている。
ング信号（ＬＯＡＤ）１７０８により各逆算符号系列が
ロードされ保持されるＫ個のレジスタ（ＤＦＦ）１７０
９と、逆拡散符号系列保持レジスタ１７１０とから構成
されている。
【００５７】なお、受信系列蓄積部１７０１のレジスタ
１７０７は、受信系列ｒ（ｉ）１７０６のデータ幅ｍビ
ットのフリップフロップ、逆拡散符号系列蓄積部１７０
２のレジスタ１７０９は、１ビットのフリップフロップ
とする。
１７０７は、受信系列ｒ（ｉ）１７０６のデータ幅ｍビ
ットのフリップフロップ、逆拡散符号系列蓄積部１７０
２のレジスタ１７０９は、１ビットのフリップフロップ
とする。
【００５８】乗算部１７０３は、ｍビット×１ビットの
乗算を行うＫ個の乗算器１７１１から構成されている。
受信系列データが負数の場合に２の補数で表現され、逆
拡散符号要素の“１”が“０”で、“−１”が“１”で
表現される場合は、乗算部１７０３の乗算器１７１１
は、逆拡散符号要素が“０”の場合は、受信データをそ
のまま出力し、逆拡散符号要素が“１”の場合は受信デ
ータを全ビット反転し、１を加え、ｍビットの受信デー
タの２の補数を出力するようにすれば良い。
乗算を行うＫ個の乗算器１７１１から構成されている。
受信系列データが負数の場合に２の補数で表現され、逆
拡散符号要素の“１”が“０”で、“−１”が“１”で
表現される場合は、乗算部１７０３の乗算器１７１１
は、逆拡散符号要素が“０”の場合は、受信データをそ
のまま出力し、逆拡散符号要素が“１”の場合は受信デ
ータを全ビット反転し、１を加え、ｍビットの受信デー
タの２の補数を出力するようにすれば良い。
【００５９】加算部１７０４は、ｍビットのデータをｋ
（＝２５６）個加算可能な加算器から構成される。そし
て、乗算部１７０３の乗算器１７１１による乗算結果を
加算部１７０４で加算することにより、受信系列と逆拡
散符号系列との相関値ｏ（ｉ）１７１２を、４倍オーバ
ーサンプリングクロック周期毎に得ることができる。
（＝２５６）個加算可能な加算器から構成される。そし
て、乗算部１７０３の乗算器１７１１による乗算結果を
加算部１７０４で加算することにより、受信系列と逆拡
散符号系列との相関値ｏ（ｉ）１７１２を、４倍オーバ
ーサンプリングクロック周期毎に得ることができる。
【００６０】このように、デジタルマッチドフィルタ
は、１情報シンボルが拡散されている拡散符号のチップ
数Ｋ（拡散符号により１情報シンボル毎に拡散される場
合は拡散比と等しくなる。）だけの乗算要素と、拡散符
号系列を蓄積するためのチップ数Ｋだけの蓄積要素と、
ｍビットの受信系列をオーバーサンプリングレートｎと
（拡散符号のチップ数Ｋ−１）との積（Ｋ−１）ｎ個蓄
積するための（Ｋ−１）ｎｍだけの蓄積要素と、乗算結
果を加算するための加算部とを必要とし、ｎ，Ｋ，ｍの
増大に従って、非常に大きな回路規模が必要となる。ま
た、上記図１３に示す構成と同様のデータシフト型の構
成のため、受信系列蓄積部のｍビット幅の（Ｋ−１）ｎ
個のレジスタ全てがｎ倍オーバーサンプリングクロック
周期毎に動作するため、消費電力も大きなものとなる。
は、１情報シンボルが拡散されている拡散符号のチップ
数Ｋ（拡散符号により１情報シンボル毎に拡散される場
合は拡散比と等しくなる。）だけの乗算要素と、拡散符
号系列を蓄積するためのチップ数Ｋだけの蓄積要素と、
ｍビットの受信系列をオーバーサンプリングレートｎと
（拡散符号のチップ数Ｋ−１）との積（Ｋ−１）ｎ個蓄
積するための（Ｋ−１）ｎｍだけの蓄積要素と、乗算結
果を加算するための加算部とを必要とし、ｎ，Ｋ，ｍの
増大に従って、非常に大きな回路規模が必要となる。ま
た、上記図１３に示す構成と同様のデータシフト型の構
成のため、受信系列蓄積部のｍビット幅の（Ｋ−１）ｎ
個のレジスタ全てがｎ倍オーバーサンプリングクロック
周期毎に動作するため、消費電力も大きなものとなる。
【００６１】
【発明が解決しようとする課題】しかしながら、上記従
来例の特開平１０−２８５０７９号公報に開示された受
信系列蓄積部にレジスタを用いたコードシフト型のデジ
タルマッチドフィルタの構成に倣って、Ｋｎ個のｍビッ
ト幅のレジスタを受信系列蓄積部に用いて、ｎ倍オーバ
ーサンプリングされたｍビットの受信系列データとＫチ
ップの逆拡散符号系列との相関を取るデジタルマッチド
フィルタを構成しようとすると、前述したような図１４
に示したような構成になる。
来例の特開平１０−２８５０７９号公報に開示された受
信系列蓄積部にレジスタを用いたコードシフト型のデジ
タルマッチドフィルタの構成に倣って、Ｋｎ個のｍビッ
ト幅のレジスタを受信系列蓄積部に用いて、ｎ倍オーバ
ーサンプリングされたｍビットの受信系列データとＫチ
ップの逆拡散符号系列との相関を取るデジタルマッチド
フィルタを構成しようとすると、前述したような図１４
に示したような構成になる。
【００６２】また、上記従来例の特開平１０−１７３８
４号公報及びＷＯ９９／９６２２号公報に開示された受
信系列蓄積部にメモリを用いたコードシフト型のデジタ
ルマッチドフィルタの構成に倣って、入力データバスと
出力データバスが入出力データバスに統合された一般的
なＫｎ個のｍビット幅のメモリを受信系列蓄積部に用い
て、ｎ倍オーバーサンプリングされたｍビットの受信系
列データとＫチップの逆拡散符号系列との相関を取るデ
ジタルマッチドフィルタを構成しようとすると、前述し
たような図１５に示したような構成になる。
４号公報及びＷＯ９９／９６２２号公報に開示された受
信系列蓄積部にメモリを用いたコードシフト型のデジタ
ルマッチドフィルタの構成に倣って、入力データバスと
出力データバスが入出力データバスに統合された一般的
なＫｎ個のｍビット幅のメモリを受信系列蓄積部に用い
て、ｎ倍オーバーサンプリングされたｍビットの受信系
列データとＫチップの逆拡散符号系列との相関を取るデ
ジタルマッチドフィルタを構成しようとすると、前述し
たような図１５に示したような構成になる。
【００６３】上記両構成においては、各々受信系列蓄積
部にＫｎ個のレジスタ或いはメモリを必要とし、それに
付随するＫｎ個分の書き込み制御部が必要とされてい
る。
部にＫｎ個のレジスタ或いはメモリを必要とし、それに
付随するＫｎ個分の書き込み制御部が必要とされてい
る。
【００６４】また、図１５に示すような構成において
は、各Ｋｎ個のメモリを選択するためのＫｎ個の個別チ
ップセレクト信号を生成するデコード回路と、ｎ倍オー
バーサンプリングクロック周期毎に各ｎ倍オーバーサン
プリングした受信系列データを蓄積したｎ個のメモリの
うちの１つを選択して読み出したデータを対応する各タ
ップ（乗算器への出力線）に出力するＫ個のセレクタが
必要となり、回路構成要素が多くなり、受信系列蓄積部
を書き込み選択回路、出力選択回路等の多くの付随回路
を必要とするレジスタではなく、アドレスによる選択及
び入出力バスによるデータアクセスによりデータを入出
力するための回路構成が単純化及び小規模化されている
はずのメモリを用いて構成している利点が活かされてい
ないという問題点があった。
は、各Ｋｎ個のメモリを選択するためのＫｎ個の個別チ
ップセレクト信号を生成するデコード回路と、ｎ倍オー
バーサンプリングクロック周期毎に各ｎ倍オーバーサン
プリングした受信系列データを蓄積したｎ個のメモリの
うちの１つを選択して読み出したデータを対応する各タ
ップ（乗算器への出力線）に出力するＫ個のセレクタが
必要となり、回路構成要素が多くなり、受信系列蓄積部
を書き込み選択回路、出力選択回路等の多くの付随回路
を必要とするレジスタではなく、アドレスによる選択及
び入出力バスによるデータアクセスによりデータを入出
力するための回路構成が単純化及び小規模化されている
はずのメモリを用いて構成している利点が活かされてい
ないという問題点があった。
【００６５】また、上記した通り、特開平８−２６５２
１６号公報或いは特開平１０−２８５０７９号公報の従
来例として、或いは“スペクトラム拡散通信技術の基礎
と応用”（トリケップス社 中川正雄監修）の７７ペー
ジに開示されているように、デジタルマッチドフィルタ
に入力される入力系列そのものを用いて相関演算を行う
ことも可能であり、その場合は、受信系列蓄積部におけ
る蓄積要素の数はＫ（ｎ−１）に設定することができ
る。
１６号公報或いは特開平１０−２８５０７９号公報の従
来例として、或いは“スペクトラム拡散通信技術の基礎
と応用”（トリケップス社 中川正雄監修）の７７ペー
ジに開示されているように、デジタルマッチドフィルタ
に入力される入力系列そのものを用いて相関演算を行う
ことも可能であり、その場合は、受信系列蓄積部におけ
る蓄積要素の数はＫ（ｎ−１）に設定することができ
る。
【００６６】これに対して、図１４及び図１５に示した
前記従来例の両構成は、受信系列蓄積部における蓄積要
素の数をＫｎとする構成となっており、Ｋの値が大きい
場合は特に、ハードウエア量及びそれに伴い消費電力、
チップ面積、コストが無駄にかかるという問題点があっ
た。
前記従来例の両構成は、受信系列蓄積部における蓄積要
素の数をＫｎとする構成となっており、Ｋの値が大きい
場合は特に、ハードウエア量及びそれに伴い消費電力、
チップ面積、コストが無駄にかかるという問題点があっ
た。
【００６７】本発明は、上記従来技術の有する問題点を
解消するためになされたもので、その目的は、回路規模
を削減することが可能で、且つ消費電力の少ない同期捕
捉回路を提供することである。
解消するためになされたもので、その目的は、回路規模
を削減することが可能で、且つ消費電力の少ない同期捕
捉回路を提供することである。
【００６８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１に記載の同期捕捉回路は、１情報
シンボル当たりＫチップの拡散符号により拡散変調され
た信号をチップレートのｎ倍でオーバーサンプリングさ
れた受信系列データから復調するための同期捕捉タイミ
ングを得る同期捕捉回路において、前記受信系列データ
を蓄積する受信系列蓄積手段と、逆拡散符号系列データ
を蓄積する逆拡散符号系列蓄積手段と、Ｋ個の乗算手段
と、加算手段とを有し、前記受信系列蓄積手段は、Ｋ個
のｎアドレス分のｍビット幅の記憶要素群と、記憶要素
制御手段とから構成され、前記記憶要素制御手段は、ｎ
倍オーバーサンプリングクロック周期毎にｎ倍オーバー
サンプリングされたｍビット幅の各受信系列データをＫ
個のｎアドレス分のｍビット幅の記憶要素群の各アドレ
スに順次蓄積すると共に、ｎ倍オーバーサンプリングク
ロック周期毎にＫ個の記憶要素群の各々においてｎアド
レスのうちの１つのアドレスを選択して当該アドレスに
蓄積されたデータを前記Ｋ個の乗算手段に出力するよう
に制御し、前記逆拡散符号系列蓄積手段は、所定のタイ
ミングでロードされた逆拡散符号系列をチップレートク
ロック周期毎にシフトさせる巡回型シフトレジスタから
構成され、前記Ｋ個の乗算手段は、ｎ倍オーバーサンプ
リングクロック周期毎にＫ組のｍビット幅の受信系列デ
ータと１ビット幅の逆拡散符号系列との乗算を行い、前
記加算手段は、前記Ｋ組のｍビット幅の乗算結果を加算
することを特徴とする。
に、本発明の請求項１に記載の同期捕捉回路は、１情報
シンボル当たりＫチップの拡散符号により拡散変調され
た信号をチップレートのｎ倍でオーバーサンプリングさ
れた受信系列データから復調するための同期捕捉タイミ
ングを得る同期捕捉回路において、前記受信系列データ
を蓄積する受信系列蓄積手段と、逆拡散符号系列データ
を蓄積する逆拡散符号系列蓄積手段と、Ｋ個の乗算手段
と、加算手段とを有し、前記受信系列蓄積手段は、Ｋ個
のｎアドレス分のｍビット幅の記憶要素群と、記憶要素
制御手段とから構成され、前記記憶要素制御手段は、ｎ
倍オーバーサンプリングクロック周期毎にｎ倍オーバー
サンプリングされたｍビット幅の各受信系列データをＫ
個のｎアドレス分のｍビット幅の記憶要素群の各アドレ
スに順次蓄積すると共に、ｎ倍オーバーサンプリングク
ロック周期毎にＫ個の記憶要素群の各々においてｎアド
レスのうちの１つのアドレスを選択して当該アドレスに
蓄積されたデータを前記Ｋ個の乗算手段に出力するよう
に制御し、前記逆拡散符号系列蓄積手段は、所定のタイ
ミングでロードされた逆拡散符号系列をチップレートク
ロック周期毎にシフトさせる巡回型シフトレジスタから
構成され、前記Ｋ個の乗算手段は、ｎ倍オーバーサンプ
リングクロック周期毎にＫ組のｍビット幅の受信系列デ
ータと１ビット幅の逆拡散符号系列との乗算を行い、前
記加算手段は、前記Ｋ組のｍビット幅の乗算結果を加算
することを特徴とする。
【００６９】また、上記目的を達成するために、本発明
の請求項２に記載の同期捕捉回路は、請求項１に記載の
同期捕捉回路において、前記記憶要素は、レジスタから
構成されることを特徴とする。
の請求項２に記載の同期捕捉回路は、請求項１に記載の
同期捕捉回路において、前記記憶要素は、レジスタから
構成されることを特徴とする。
【００７０】また、上記目的を達成するために、本発明
の請求項３に記載の同期捕捉回路は、請求項１に記載の
同期捕捉回路において、前記記憶要素は、メモリから構
成されることを特徴とする。
の請求項３に記載の同期捕捉回路は、請求項１に記載の
同期捕捉回路において、前記記憶要素は、メモリから構
成されることを特徴とする。
【００７１】また、上記目的を達成するために、本発明
の請求項４に記載の同期捕捉回路は、１情報シンボル当
たりＫチップの拡散符号により拡散変調された信号をチ
ップレートのｎ倍でオーバーサンプリングされた受信系
列データから復調するための同期捕捉タイミングを得る
同期捕捉回路において、前記受信系列データを蓄積する
受信系列蓄積手段と、逆拡散符号系列データを蓄積する
逆拡散符号系列蓄積手段と、Ｋ個の乗算手段と、加算手
段とを有し、前記受信系列蓄積手段は、（Ｋ／Ｌ）個の
（ｎ×Ｌ）アドレス分のｍビット幅の記憶要素群と、記
憶要素制御手段とから構成され、前記記憶要素制御手段
は、ｎ倍オーバーサンプリングクロック周期毎にｎ倍オ
ーバーサンプリングされたｍビット幅の各受信系列デー
タを（Ｋ／Ｌ）個の（ｎ×Ｌ）アドレス分のｍビット幅
の記憶要素群の各アドレスに順次蓄積すると共に、ｎ倍
オーバーサンプリングクロック周期毎に（Ｋ／Ｌ）個の
記憶要素群の各々において（ｎ×Ｌ）アドレスのうちの
Ｌ個のアドレスを選択して当該アドレスに蓄積されたデ
ータを前記Ｋ個の乗算手段に出力するように制御し、前
記逆拡散符号系列蓄積手段は、所定のタイミングでロー
ドされた逆拡散符号系列をチップレートクロック周期毎
にシフトさせる巡回型シフトレジスタから構成され、前
記Ｋ個の乗算手段は、ｎ倍オーバーサンプリングクロッ
ク周期毎にＫ組のｍビット幅の受信系列データと１ビッ
ト幅の逆拡散符号系列との乗算を行い、前記加算手段
は、前記Ｋ組のｍビット幅の乗算結果を加算することを
特徴とする。
の請求項４に記載の同期捕捉回路は、１情報シンボル当
たりＫチップの拡散符号により拡散変調された信号をチ
ップレートのｎ倍でオーバーサンプリングされた受信系
列データから復調するための同期捕捉タイミングを得る
同期捕捉回路において、前記受信系列データを蓄積する
受信系列蓄積手段と、逆拡散符号系列データを蓄積する
逆拡散符号系列蓄積手段と、Ｋ個の乗算手段と、加算手
段とを有し、前記受信系列蓄積手段は、（Ｋ／Ｌ）個の
（ｎ×Ｌ）アドレス分のｍビット幅の記憶要素群と、記
憶要素制御手段とから構成され、前記記憶要素制御手段
は、ｎ倍オーバーサンプリングクロック周期毎にｎ倍オ
ーバーサンプリングされたｍビット幅の各受信系列デー
タを（Ｋ／Ｌ）個の（ｎ×Ｌ）アドレス分のｍビット幅
の記憶要素群の各アドレスに順次蓄積すると共に、ｎ倍
オーバーサンプリングクロック周期毎に（Ｋ／Ｌ）個の
記憶要素群の各々において（ｎ×Ｌ）アドレスのうちの
Ｌ個のアドレスを選択して当該アドレスに蓄積されたデ
ータを前記Ｋ個の乗算手段に出力するように制御し、前
記逆拡散符号系列蓄積手段は、所定のタイミングでロー
ドされた逆拡散符号系列をチップレートクロック周期毎
にシフトさせる巡回型シフトレジスタから構成され、前
記Ｋ個の乗算手段は、ｎ倍オーバーサンプリングクロッ
ク周期毎にＫ組のｍビット幅の受信系列データと１ビッ
ト幅の逆拡散符号系列との乗算を行い、前記加算手段
は、前記Ｋ組のｍビット幅の乗算結果を加算することを
特徴とする。
【００７２】また、上記目的を達成するために、本発明
の請求項５に記載の同期捕捉回路は、請求項４に記載の
同期捕捉回路において、前記記憶要素は、レジスタから
構成されることを特徴とする。
の請求項５に記載の同期捕捉回路は、請求項４に記載の
同期捕捉回路において、前記記憶要素は、レジスタから
構成されることを特徴とする。
【００７３】また、上記目的を達成するために、本発明
の請求項６に記載の同期捕捉回路は、請求項４に記載の
同期捕捉回路において、前記記憶要素は、メモリから構
成されることを特徴とする。
の請求項６に記載の同期捕捉回路は、請求項４に記載の
同期捕捉回路において、前記記憶要素は、メモリから構
成されることを特徴とする。
【００７４】また、上記目的を達成するために、本発明
の請求項７に記載の同期捕捉回路は、１情報シンボル当
たりＫチップの拡散符号により拡散変調された信号をチ
ップレートのｎ倍でオーバーサンプリングされた受信系
列データから復調するための同期捕捉タイミングを得る
同期捕捉回路において、前記受信系列データを蓄積する
受信系列蓄積手段と、逆拡散符号系列データを蓄積する
逆拡散符号系列蓄積手段と、Ｋ個の乗算手段と、加算手
段とを有し、前記受信系列蓄積手段は、（Ｋ−１）ｎ個
のｍビット幅の記憶要素と、記憶要素制御手段とから構
成され、前記記憶要素制御手段は、ｎ倍オーバーサンプ
リングクロック周期毎にｎ倍オーバーサンプリングされ
たｍビット幅の各受信系列データを（Ｋ−１）ｎ個のｍ
ビット幅の各記憶要素に順次蓄積すると共に、ｎ倍オー
バーサンプリングクロック周期毎に連続するｎ個毎に
（Ｋ−１）個にグループ化された記憶要素群の各々にお
いてｎ個のうちの１つの記憶要素を巡回的に選択して、
（Ｋ−１）個の記憶要素に蓄積されたデータ及び入力受
信系列データ自体を前記Ｋ個の乗算手段に出力するよう
に制御し、前記逆拡散符号系列蓄積手段は、入力受信系
列データとの乗算用のタップに（Ｋ−１）番目の逆拡散
符号系列要素を固定的に出力するレジスタと、それ以外
の（Ｋ−１）個の受信系列蓄積手段の出力との乗算用の
タップに所定のタイミングでロードされた逆拡散符号系
列の０番目から（Ｋ−２）番目の要素をチップレートク
ロック周期毎に巡回シフトさせて出力する巡回型シフト
レジスタから構成され、前記Ｋ個の乗算手段は、ｎ倍オ
ーバーサンプリングクロック周期毎にＫ組のｍビット幅
の受信系列データと１ビット幅の逆拡散符号系列との乗
算を行い、前記加算手段は、前記Ｋ組のｍビット幅の乗
算結果を加算することを特徴とする。
の請求項７に記載の同期捕捉回路は、１情報シンボル当
たりＫチップの拡散符号により拡散変調された信号をチ
ップレートのｎ倍でオーバーサンプリングされた受信系
列データから復調するための同期捕捉タイミングを得る
同期捕捉回路において、前記受信系列データを蓄積する
受信系列蓄積手段と、逆拡散符号系列データを蓄積する
逆拡散符号系列蓄積手段と、Ｋ個の乗算手段と、加算手
段とを有し、前記受信系列蓄積手段は、（Ｋ−１）ｎ個
のｍビット幅の記憶要素と、記憶要素制御手段とから構
成され、前記記憶要素制御手段は、ｎ倍オーバーサンプ
リングクロック周期毎にｎ倍オーバーサンプリングされ
たｍビット幅の各受信系列データを（Ｋ−１）ｎ個のｍ
ビット幅の各記憶要素に順次蓄積すると共に、ｎ倍オー
バーサンプリングクロック周期毎に連続するｎ個毎に
（Ｋ−１）個にグループ化された記憶要素群の各々にお
いてｎ個のうちの１つの記憶要素を巡回的に選択して、
（Ｋ−１）個の記憶要素に蓄積されたデータ及び入力受
信系列データ自体を前記Ｋ個の乗算手段に出力するよう
に制御し、前記逆拡散符号系列蓄積手段は、入力受信系
列データとの乗算用のタップに（Ｋ−１）番目の逆拡散
符号系列要素を固定的に出力するレジスタと、それ以外
の（Ｋ−１）個の受信系列蓄積手段の出力との乗算用の
タップに所定のタイミングでロードされた逆拡散符号系
列の０番目から（Ｋ−２）番目の要素をチップレートク
ロック周期毎に巡回シフトさせて出力する巡回型シフト
レジスタから構成され、前記Ｋ個の乗算手段は、ｎ倍オ
ーバーサンプリングクロック周期毎にＫ組のｍビット幅
の受信系列データと１ビット幅の逆拡散符号系列との乗
算を行い、前記加算手段は、前記Ｋ組のｍビット幅の乗
算結果を加算することを特徴とする。
【００７５】また、上記目的を達成するために、本発明
の請求項８に記載の同期捕捉回路は、請求項７に記載の
同期捕捉回路において、前記記憶要素は、レジスタから
構成されることを特徴とする。
の請求項８に記載の同期捕捉回路は、請求項７に記載の
同期捕捉回路において、前記記憶要素は、レジスタから
構成されることを特徴とする。
【００７６】また、上記目的を達成するために、本発明
の請求項９に記載の同期捕捉回路は、請求項７に記載の
同期捕捉回路において、前記記憶要素は、メモリから構
成されることを特徴とする。
の請求項９に記載の同期捕捉回路は、請求項７に記載の
同期捕捉回路において、前記記憶要素は、メモリから構
成されることを特徴とする。
【００７７】また、上記目的を達成するために、本発明
の請求項１０に記載の同期捕捉回路は、請求項７に記載
の同期捕捉回路において、前記受信系列蓄積手段は、
（Ｋ−１）個のｎアドレス分のｍビット幅のメモリから
構成され、前記記憶要素制御手段は、ｎ倍オーバーサン
プリングクロック周期毎にｎ倍オーバーサンプリングさ
れたｍビット幅の各受信系列データを（Ｋ−１）個のｎ
アドレス分のｍビット幅のメモリの各記憶要素に順次蓄
積すると共に、ｎ倍オーバーサンプリングクロック周期
毎に（Ｋ−１）個のメモリの各々においてｎ個のうちの
１つの記憶要素を巡回的に選択して、（Ｋ−１）個の記
憶要素に蓄積されたデータ及び入力受信系列データ自体
を前記Ｋ個の乗算手段に出力するように制御することを
特徴とする。
の請求項１０に記載の同期捕捉回路は、請求項７に記載
の同期捕捉回路において、前記受信系列蓄積手段は、
（Ｋ−１）個のｎアドレス分のｍビット幅のメモリから
構成され、前記記憶要素制御手段は、ｎ倍オーバーサン
プリングクロック周期毎にｎ倍オーバーサンプリングさ
れたｍビット幅の各受信系列データを（Ｋ−１）個のｎ
アドレス分のｍビット幅のメモリの各記憶要素に順次蓄
積すると共に、ｎ倍オーバーサンプリングクロック周期
毎に（Ｋ−１）個のメモリの各々においてｎ個のうちの
１つの記憶要素を巡回的に選択して、（Ｋ−１）個の記
憶要素に蓄積されたデータ及び入力受信系列データ自体
を前記Ｋ個の乗算手段に出力するように制御することを
特徴とする。
【００７８】更に、上記目的を達成するために、本発明
の請求項１１に記載の同期捕捉回路は、請求項７に記載
の同期捕捉回路において、前記受信系列蓄積手段は、
（Ｋ−１）／Ｌ個の（ｎ×Ｌ）アドレス分のｍビット幅
のメモリから構成され、前記記憶要素制御手段は、ｎ倍
オーバーサンプリングクロック周期毎にｎ倍オーバーサ
ンプリングされたｍビット幅の各受信系列データを（Ｋ
−１）／Ｌ個の（ｎ×Ｌ）アドレス分のｍビット幅のメ
モリの各記憶要素に順次蓄積すると共に、ｎ倍オーバー
サンプリングクロック周期毎に（Ｋ−１）／Ｌ個のメモ
リの各々において（ｎ×Ｌ）個のうちのＬ個の記憶要素
を巡回的に選択して、（Ｋ−１）個の記憶要素に蓄積さ
れたデータ及び入力受信系列データ自体を前記Ｋ個の乗
算手段に出力するように制御することを特徴とする。
の請求項１１に記載の同期捕捉回路は、請求項７に記載
の同期捕捉回路において、前記受信系列蓄積手段は、
（Ｋ−１）／Ｌ個の（ｎ×Ｌ）アドレス分のｍビット幅
のメモリから構成され、前記記憶要素制御手段は、ｎ倍
オーバーサンプリングクロック周期毎にｎ倍オーバーサ
ンプリングされたｍビット幅の各受信系列データを（Ｋ
−１）／Ｌ個の（ｎ×Ｌ）アドレス分のｍビット幅のメ
モリの各記憶要素に順次蓄積すると共に、ｎ倍オーバー
サンプリングクロック周期毎に（Ｋ−１）／Ｌ個のメモ
リの各々において（ｎ×Ｌ）個のうちのＬ個の記憶要素
を巡回的に選択して、（Ｋ−１）個の記憶要素に蓄積さ
れたデータ及び入力受信系列データ自体を前記Ｋ個の乗
算手段に出力するように制御することを特徴とする。
【００７９】
【発明の実施の形態】以下、本発明の各実施の形態につ
いて、図１〜図１１を用いて説明する。
いて、図１〜図１１を用いて説明する。
【００８０】（第１の実施の形態）まず、本発明の第１
の実施の形態を、図１及び図２に基づき説明する。図１
は、本実施の形態に係る同期捕捉回路におけるオーバー
サンプリングレートｎ＝４、拡散比Ｋ＝２５６の場合の
メモリによるコードシフト型デジタルマッチドフィルタ
の構成を示すブロック図である。
の実施の形態を、図１及び図２に基づき説明する。図１
は、本実施の形態に係る同期捕捉回路におけるオーバー
サンプリングレートｎ＝４、拡散比Ｋ＝２５６の場合の
メモリによるコードシフト型デジタルマッチドフィルタ
の構成を示すブロック図である。
【００８１】図１において、１０１は受信系列蓄積部、
１０２は逆拡散符号系列蓄積部、１０３は乗算部、１０
４は加算部である。
１０２は逆拡散符号系列蓄積部、１０３は乗算部、１０
４は加算部である。
【００８２】受信系列蓄積部１０１は、入出力バスが統
合された４アドレス分の容量のｍビット幅のメモリ（Ｍ
ＥＭ）１０５を２５６個有し、受信系列データｒ（ｉ）
１０６を後述するＲ／Ｗ制御部１１７の出力であるリー
ド／ライト制御信号（Ｒ／Ｗ）１１６によって制御され
るトライステートバッファ１０７を介して各メモリ（Ｍ
ＥＭ）１０５の入出力バスに接続される。受信系列蓄積
部１０１は、書き込み制御部１０８により４倍オーバー
サンプリングクロック（４ＣＬＫ０）１０９周期のライ
ト期間毎に２５６個のメモリ１０５のうちの１つのメモ
リ１０５の４つのうちの１つのアドレスを順次選択して
受信系列データｒ（ｉ）１０６を書き込み蓄積していく
サーキュラーバッファとして動作する。
合された４アドレス分の容量のｍビット幅のメモリ（Ｍ
ＥＭ）１０５を２５６個有し、受信系列データｒ（ｉ）
１０６を後述するＲ／Ｗ制御部１１７の出力であるリー
ド／ライト制御信号（Ｒ／Ｗ）１１６によって制御され
るトライステートバッファ１０７を介して各メモリ（Ｍ
ＥＭ）１０５の入出力バスに接続される。受信系列蓄積
部１０１は、書き込み制御部１０８により４倍オーバー
サンプリングクロック（４ＣＬＫ０）１０９周期のライ
ト期間毎に２５６個のメモリ１０５のうちの１つのメモ
リ１０５の４つのうちの１つのアドレスを順次選択して
受信系列データｒ（ｉ）１０６を書き込み蓄積していく
サーキュラーバッファとして動作する。
【００８３】４個づつの受信系列データｒ（ｉ）１０６
を蓄積する２５６個の各メモリ１０５においては、４倍
オーバーサンプリングクロック周期毎に、アドレスカウ
ンタ（ＡＤＤＲＥＳＳ ＣＯＵＮＴＥＲ）１１０の出力
のうち４倍オーバーサンプリングクロック（４ＣＬＫ
０）１０９を４分周した下位２ビットの４進２ビット出
力から成るアドレス信号（Ａ）１１１により４つのうち
の１つのアドレスのメモリの出力が巡回的に選択され
て、レジスタ（ＤＦＦ）１１２を介して乗算部１０３に
出力される。
を蓄積する２５６個の各メモリ１０５においては、４倍
オーバーサンプリングクロック周期毎に、アドレスカウ
ンタ（ＡＤＤＲＥＳＳ ＣＯＵＮＴＥＲ）１１０の出力
のうち４倍オーバーサンプリングクロック（４ＣＬＫ
０）１０９を４分周した下位２ビットの４進２ビット出
力から成るアドレス信号（Ａ）１１１により４つのうち
の１つのアドレスのメモリの出力が巡回的に選択され
て、レジスタ（ＤＦＦ）１１２を介して乗算部１０３に
出力される。
【００８４】レジスタ１１２は、ラッチ（ＬＡＴＣＨ）
制御部１１３の制御により４倍オーバーサンプリングク
ロック周期のリードサイクルのメモリ１０５の出力を取
り込み、４倍オーバーサンプリングクロック周期と同一
の期間（Ｔ０／４）保持する。ラッチ制御部１１３に
は、４倍オーバーサンプリングクロック（４ＣＬＫ０）
１１４が入力する。
制御部１１３の制御により４倍オーバーサンプリングク
ロック周期のリードサイクルのメモリ１０５の出力を取
り込み、４倍オーバーサンプリングクロック周期と同一
の期間（Ｔ０／４）保持する。ラッチ制御部１１３に
は、４倍オーバーサンプリングクロック（４ＣＬＫ０）
１１４が入力する。
【００８５】メモリ１０５の書き込み制御部１０８は、
４倍オーバーサンプリングクロック１０９をカウントす
る（２５６×４）進１０ビットカウンタから成るアドレ
スカウンタ（ＡＤＤＲＥＳＳ ＣＯＵＮＴＥＲ）１１０
と、該アドレスカウンタ１１０の上位８ビット出力を入
力として２５６個のチップセレクト信号を各々メモリ１
０５に出力するデコーダ（ＤＥＣＯＤＥＲ）１１５と、
メモリ１０５のリード／ライト制御信号（Ｒ／Ｗ）１１
６を生成するＲ／Ｗ制御部１１７とから構成されてい
る。
４倍オーバーサンプリングクロック１０９をカウントす
る（２５６×４）進１０ビットカウンタから成るアドレ
スカウンタ（ＡＤＤＲＥＳＳ ＣＯＵＮＴＥＲ）１１０
と、該アドレスカウンタ１１０の上位８ビット出力を入
力として２５６個のチップセレクト信号を各々メモリ１
０５に出力するデコーダ（ＤＥＣＯＤＥＲ）１１５と、
メモリ１０５のリード／ライト制御信号（Ｒ／Ｗ）１１
６を生成するＲ／Ｗ制御部１１７とから構成されてい
る。
【００８６】なお、各メモリ１０５のアドレスには、０
番目から３番目のアドレスを示すアドレス信号（Ａ）１
１１が入力されているものとする。
番目から３番目のアドレスを示すアドレス信号（Ａ）１
１１が入力されているものとする。
【００８７】図２に、データ蓄積用メモリ１０５のＲ／
Ｗサイクルを示す。
Ｗサイクルを示す。
【００８８】逆拡散符号系列蓄積部１０２は、巡回型シ
フトレジスタとして動作する２５６個の逆拡散符号系列
出力レジスタ（ＤＦＦ）１１８と、各段のレジスタの入
力を前段のレジスタの出力と逆拡散符号系列保持レジス
タ（ＤＦＦ）１１９とを入力選択制御信号（ＳＥＬ１）
１２０により切り替える２５６個のセレクタ（ＳＥＬ）
１２１とから構成されている。
フトレジスタとして動作する２５６個の逆拡散符号系列
出力レジスタ（ＤＦＦ）１１８と、各段のレジスタの入
力を前段のレジスタの出力と逆拡散符号系列保持レジス
タ（ＤＦＦ）１１９とを入力選択制御信号（ＳＥＬ１）
１２０により切り替える２５６個のセレクタ（ＳＥＬ）
１２１とから構成されている。
【００８９】なお、２５６段目のレジスタには、１段目
のレジスタの出力と逆拡散符号系列保持レジスタ１１９
の出力のいずれかがセレクタ１２１により切り替え制御
されて入力されるようになっている。
のレジスタの出力と逆拡散符号系列保持レジスタ１１９
の出力のいずれかがセレクタ１２１により切り替え制御
されて入力されるようになっている。
【００９０】入力選択制御信号１２０は、リセット直後
の最初のサンプリングクロック（ＣＬＫ０）１２２周期
にセレクタ１２１が各逆拡散符号系列保持レジスタ１１
９を選択するような選択信号を出力し、その結果、２５
６段目の逆拡散符号系列出力レジスタ１１８に逆拡散符
号Ｃ０が、１段目の逆拡散符号系列出力レジスタ１１８
に逆拡散符号Ｃ２５５がロードされ、次のサンプリング
クロック周期において２５５段目の逆拡散符号系列出力
レジスタ１１８に逆拡散符号Ｃ０が、…、１段目の逆拡
散符号系列出力レジスタ１１８に逆拡散符号Ｃ２５４が
シフトし、以降、サンプリングクロック周期毎に逆拡散
符号系列が逆拡散符号系列出力レジスタ１１８の中をシ
フトしていく。
の最初のサンプリングクロック（ＣＬＫ０）１２２周期
にセレクタ１２１が各逆拡散符号系列保持レジスタ１１
９を選択するような選択信号を出力し、その結果、２５
６段目の逆拡散符号系列出力レジスタ１１８に逆拡散符
号Ｃ０が、１段目の逆拡散符号系列出力レジスタ１１８
に逆拡散符号Ｃ２５５がロードされ、次のサンプリング
クロック周期において２５５段目の逆拡散符号系列出力
レジスタ１１８に逆拡散符号Ｃ０が、…、１段目の逆拡
散符号系列出力レジスタ１１８に逆拡散符号Ｃ２５４が
シフトし、以降、サンプリングクロック周期毎に逆拡散
符号系列が逆拡散符号系列出力レジスタ１１８の中をシ
フトしていく。
【００９１】なお、逆拡散符号系列出力レジスタ１１８
は１ビットのフリップフロップとする。
は１ビットのフリップフロップとする。
【００９２】乗算部１０３は、ｍビット×１ビットの乗
算を行う２５６個の乗算器１２３から構成されている。
受信系列データが負数の場合に２の補数で表現され、逆
拡散符号の各々“１”が“０”で、“−１”が“１”で
表現される場合は、乗算器１２３は、逆拡散符号が
“０”の場合は受信データをそのまま出力し、逆拡散符
号が“１”の場合は受信データを全ビット反転し、１を
加算し、受信データの２の補数を出力するようにすれば
良い。
算を行う２５６個の乗算器１２３から構成されている。
受信系列データが負数の場合に２の補数で表現され、逆
拡散符号の各々“１”が“０”で、“−１”が“１”で
表現される場合は、乗算器１２３は、逆拡散符号が
“０”の場合は受信データをそのまま出力し、逆拡散符
号が“１”の場合は受信データを全ビット反転し、１を
加算し、受信データの２の補数を出力するようにすれば
良い。
【００９３】加算部１０４は、ｍビットのデータを２５
６個加算可能な加算器（図示省略）から構成されてい
る。そして、乗算部１０３の乗算器１２３による乗算結
果を加算部１０４の加算器で加算することにより、受信
系列と逆拡散符号系列との相関値ｏ（ｉ）１２４を、４
倍オーバーサンプリングクロック周期毎に得ることがで
きる。
６個加算可能な加算器（図示省略）から構成されてい
る。そして、乗算部１０３の乗算器１２３による乗算結
果を加算部１０４の加算器で加算することにより、受信
系列と逆拡散符号系列との相関値ｏ（ｉ）１２４を、４
倍オーバーサンプリングクロック周期毎に得ることがで
きる。
【００９４】上記構成において、本実施の形態に係るコ
ードシフト型のデジタルマッチドフィルタの動作を数式
で表わすと、以下のようになる。 ｏ（ｉ）＝ｃ（０）ｒ（ｉ−Ｋｎ）＋ｃ（１）ｒ｛ｉ−
（Ｋ−１）ｎ｝＋…＋ｃ（Ｋ−２）ｒ（ｉ−２ｎ）＋ｃ
（Ｋ−１）ｒ（ｉ−ｎ） ｏ（ｉ＋１）＝ｃ（０）ｒ（ｉ＋１−Ｋｎ）＋ｃ（１）
ｒ｛ｉ＋１−（Ｋ−１）ｎ｝＋…＋ｃ（Ｋ−２）ｒ（ｉ
＋１−２ｎ）＋ｃ（Ｋ−１）ｒ（ｉ＋１−ｎ） ． ． ． ｏ（ｉ＋ｎ−１）＝ｃ（０）ｒ（ｉ＋ｎ−１−Ｋｎ）＋
ｃ（１）ｒ｛ｉ＋ｎ−１−（Ｋ−１）ｎ｝＋…＋ｃ（Ｋ
−２）ｒ（ｉ−１−ｎ）＋ｃ（Ｋ−１）ｒ（ｉ−１） ｏ（ｉ＋ｎ）＝ｃ（Ｋ−１）ｒ（ｉ）＋ｃ（０）ｒ｛ｉ
−（Ｋ−１）ｎ｝＋…＋ｃ（Ｋ−３）ｒ（ｉ−２ｎ）＋
ｃ（Ｋ−２）ｒ（ｉ−ｎ） ． ． ． 上記の動作は、前述したデータシフト型のデジタルマッ
チドフィルタによる相関値出力の動作と同様であること
が分かる。
ードシフト型のデジタルマッチドフィルタの動作を数式
で表わすと、以下のようになる。 ｏ（ｉ）＝ｃ（０）ｒ（ｉ−Ｋｎ）＋ｃ（１）ｒ｛ｉ−
（Ｋ−１）ｎ｝＋…＋ｃ（Ｋ−２）ｒ（ｉ−２ｎ）＋ｃ
（Ｋ−１）ｒ（ｉ−ｎ） ｏ（ｉ＋１）＝ｃ（０）ｒ（ｉ＋１−Ｋｎ）＋ｃ（１）
ｒ｛ｉ＋１−（Ｋ−１）ｎ｝＋…＋ｃ（Ｋ−２）ｒ（ｉ
＋１−２ｎ）＋ｃ（Ｋ−１）ｒ（ｉ＋１−ｎ） ． ． ． ｏ（ｉ＋ｎ−１）＝ｃ（０）ｒ（ｉ＋ｎ−１−Ｋｎ）＋
ｃ（１）ｒ｛ｉ＋ｎ−１−（Ｋ−１）ｎ｝＋…＋ｃ（Ｋ
−２）ｒ（ｉ−１−ｎ）＋ｃ（Ｋ−１）ｒ（ｉ−１） ｏ（ｉ＋ｎ）＝ｃ（Ｋ−１）ｒ（ｉ）＋ｃ（０）ｒ｛ｉ
−（Ｋ−１）ｎ｝＋…＋ｃ（Ｋ−３）ｒ（ｉ−２ｎ）＋
ｃ（Ｋ−２）ｒ（ｉ−ｎ） ． ． ． 上記の動作は、前述したデータシフト型のデジタルマッ
チドフィルタによる相関値出力の動作と同様であること
が分かる。
【００９５】上記４倍オーバーサンプリングクロック周
期毎の加算結果の相関値が最大となるタイミングより、
受信信号が拡散されたタイミングを抽出する、即ち、同
期捕捉を行うことができる。
期毎の加算結果の相関値が最大となるタイミングより、
受信信号が拡散されたタイミングを抽出する、即ち、同
期捕捉を行うことができる。
【００９６】以上、説明したように、図１５に示した従
来例において、（２５６×４）個のメモリを選択するた
めに必要であった１０ビットのデコード回路が、本実施
の形態においては２５６個のメモリを選択する８ビット
のデコード回路で済み、デコード回路の規模が２ビット
分削減可能となると共に、従来例において各乗算器へ出
力するために４個のメモリの出力を１つに多重するセレ
クタ回路が必要であったが、本実施の形態においては、
４個分の受信系列データを１つのメモリの異なるアドレ
スに蓄積し、メモリの出力を１つのレジスタＤＦＦに保
持することにより、従来例において必要であった回路規
模の大きい２５６個のセレクタ回路を不要とし、回路規
模の比較的小さくて済む２５６個のｍビット幅のフリッ
プフロップを設けることで済ませることができ、コード
シフト型デジタルマッチドフィルタとして低消費電力で
の同期捕捉に必要な相関出力の機能を果たしつつ、回路
規模を大幅に削減することが可能であるという大きな効
果がある。
来例において、（２５６×４）個のメモリを選択するた
めに必要であった１０ビットのデコード回路が、本実施
の形態においては２５６個のメモリを選択する８ビット
のデコード回路で済み、デコード回路の規模が２ビット
分削減可能となると共に、従来例において各乗算器へ出
力するために４個のメモリの出力を１つに多重するセレ
クタ回路が必要であったが、本実施の形態においては、
４個分の受信系列データを１つのメモリの異なるアドレ
スに蓄積し、メモリの出力を１つのレジスタＤＦＦに保
持することにより、従来例において必要であった回路規
模の大きい２５６個のセレクタ回路を不要とし、回路規
模の比較的小さくて済む２５６個のｍビット幅のフリッ
プフロップを設けることで済ませることができ、コード
シフト型デジタルマッチドフィルタとして低消費電力で
の同期捕捉に必要な相関出力の機能を果たしつつ、回路
規模を大幅に削減することが可能であるという大きな効
果がある。
【００９７】（第２の実施の形態）次に、本発明の第２
の実施の形態を、図３及び図４に基づき説明する。
の実施の形態を、図３及び図４に基づき説明する。
【００９８】図３は、本実施の形態に係る同期捕捉回路
におけるオーバーサンプリングレートｎ＝４、拡散比Ｋ
＝２５６の場合のメモリによるコードシフト型デジタル
マッチドフィルタの構成を示すブロック図である。
におけるオーバーサンプリングレートｎ＝４、拡散比Ｋ
＝２５６の場合のメモリによるコードシフト型デジタル
マッチドフィルタの構成を示すブロック図である。
【００９９】図３において、３０１は受信系列蓄積部、
３０２は逆拡散符号系列蓄積部、３０３は乗算部、３０
４は加算部である。
３０２は逆拡散符号系列蓄積部、３０３は乗算部、３０
４は加算部である。
【０１００】受信系列蓄積部３０１は、入出力バスが統
合された２タップ分８アドレス分の容量のｍビット幅の
メモリ（ＭＥＭ）３０５を１２８個有し、受信系列デー
タｒ（ｉ）３０６は後述するＲ／Ｗ制御部３１７の出力
であるリード／ライト制御信号（Ｒ／Ｗ）３１６によっ
て制御されるトライステートバッファ３０７を介して各
メモリ３０５の入出力バスに接続される。受信系列蓄積
部３０１は、書き込み制御部３０８により４倍オーバー
サンプリングクロック（４ＣＬＫ０）３０９周期のライ
ト期間毎に１２８個のメモリ３０５のうちの１つのメモ
リ３０５の８つのうちの１つのアドレスを順次選択して
受信系列データｒ（ｉ）３０６を書き込み蓄積していく
サーキュラーバッファとして動作する。
合された２タップ分８アドレス分の容量のｍビット幅の
メモリ（ＭＥＭ）３０５を１２８個有し、受信系列デー
タｒ（ｉ）３０６は後述するＲ／Ｗ制御部３１７の出力
であるリード／ライト制御信号（Ｒ／Ｗ）３１６によっ
て制御されるトライステートバッファ３０７を介して各
メモリ３０５の入出力バスに接続される。受信系列蓄積
部３０１は、書き込み制御部３０８により４倍オーバー
サンプリングクロック（４ＣＬＫ０）３０９周期のライ
ト期間毎に１２８個のメモリ３０５のうちの１つのメモ
リ３０５の８つのうちの１つのアドレスを順次選択して
受信系列データｒ（ｉ）３０６を書き込み蓄積していく
サーキュラーバッファとして動作する。
【０１０１】８個づつの受信系列データｒ（ｉ）３０６
を蓄積する１２８個の各メモリ３０５においては、４倍
オーバーサンプリングクロック周期毎に、アドレスカウ
ンタ（ＡＤＤＲＥＳＳ ＣＯＵＮＴＥＲ）３１０の出力
のうち４倍オーバーサンプリングクロック３０９を８分
周した下位３ビットの８進３ビット出力から成るアドレ
ス信号（Ａ）３１１により８つのうちの２つのアドレス
のメモリの出力が順次選択されて、各々レジスタ（ＤＦ
Ｆ）３１２を介して乗算部３０３に出力される。
を蓄積する１２８個の各メモリ３０５においては、４倍
オーバーサンプリングクロック周期毎に、アドレスカウ
ンタ（ＡＤＤＲＥＳＳ ＣＯＵＮＴＥＲ）３１０の出力
のうち４倍オーバーサンプリングクロック３０９を８分
周した下位３ビットの８進３ビット出力から成るアドレ
ス信号（Ａ）３１１により８つのうちの２つのアドレス
のメモリの出力が順次選択されて、各々レジスタ（ＤＦ
Ｆ）３１２を介して乗算部３０３に出力される。
【０１０２】レジスタ３１２は、ラッチ（ＬＡＴＣＨ）
制御部３１３の制御により４倍オーバーサンプリングク
ロック周期のリードサイクルのメモリ３０５の出力を取
り込み、４倍オーバーサンプリングクロック周期と同一
の期間（Ｔ０／４）保持する。ラッチ制御部３１３に
は、４倍オーバーサンプリングクロック（ＣＬＫ０）３
１４が入力する。
制御部３１３の制御により４倍オーバーサンプリングク
ロック周期のリードサイクルのメモリ３０５の出力を取
り込み、４倍オーバーサンプリングクロック周期と同一
の期間（Ｔ０／４）保持する。ラッチ制御部３１３に
は、４倍オーバーサンプリングクロック（ＣＬＫ０）３
１４が入力する。
【０１０３】メモリ３０５の書き込み制御部３０８は、
４倍オーバーサンプリングクロック（４ＣＬＫ０）３０
９をカウントする（２５６×４）進１０ビットカウンタ
から成るアドレスカウンタ（ＡＤＤＲＥＳＳ ＣＯＵＮ
ＴＥＲ）３１０と、該アドレスカウンタ３１０の上位７
ビット出力を入力として１２８個のチップセレクト信号
を各々メモリ３０５に出力するデコーダ（ＤＥＣＯＤＥ
Ｒ）３１５と、メモリ３０５のリード／ライト制御信号
（Ｒ／Ｗ）３１６を生成するＲ／Ｗ制御部３１７とから
構成されている。
４倍オーバーサンプリングクロック（４ＣＬＫ０）３０
９をカウントする（２５６×４）進１０ビットカウンタ
から成るアドレスカウンタ（ＡＤＤＲＥＳＳ ＣＯＵＮ
ＴＥＲ）３１０と、該アドレスカウンタ３１０の上位７
ビット出力を入力として１２８個のチップセレクト信号
を各々メモリ３０５に出力するデコーダ（ＤＥＣＯＤＥ
Ｒ）３１５と、メモリ３０５のリード／ライト制御信号
（Ｒ／Ｗ）３１６を生成するＲ／Ｗ制御部３１７とから
構成されている。
【０１０４】なお、各メモリ３０５のアドレスには、０
番目から７番目のアドレスを示すアドレス信号（Ａ）３
１１が入力されているものとする。
番目から７番目のアドレスを示すアドレス信号（Ａ）３
１１が入力されているものとする。
【０１０５】図４に、データ蓄積用メモリ３０５のＲ／
Ｗサイクルを示す。
Ｗサイクルを示す。
【０１０６】逆拡散符号系列蓄積部３０２は、巡回型シ
フトレジスタとして動作する２５６個の逆拡散符号系列
出力レジスタ（ＤＦＦ）３１８と、各段のレジスタの入
力を前段のレジスタの出力と逆拡散符号系列保持レジス
タ３１９とを入力選択制御信号（ＳＥＬ１）３２０によ
り切り替える２５６個のセレクタ（ＳＥＬ）３２１とか
ら構成されている。
フトレジスタとして動作する２５６個の逆拡散符号系列
出力レジスタ（ＤＦＦ）３１８と、各段のレジスタの入
力を前段のレジスタの出力と逆拡散符号系列保持レジス
タ３１９とを入力選択制御信号（ＳＥＬ１）３２０によ
り切り替える２５６個のセレクタ（ＳＥＬ）３２１とか
ら構成されている。
【０１０７】なお、２５６段目のレジスタには、１段目
のレジスタの出力と逆拡散符号系列保持レジスタ３１９
の出力のいずれかがセレクタ３２１により切り替え制御
されて入力されるようになっている。
のレジスタの出力と逆拡散符号系列保持レジスタ３１９
の出力のいずれかがセレクタ３２１により切り替え制御
されて入力されるようになっている。
【０１０８】入力選択制御信号（ＳＥＬ１）３２０は、
リセット直後の最初のサンプリングクロック（ＣＬＫ
０）３２２周期にセレクタ３２１が各逆拡散符号系列保
持レジスタ３１９を選択するような選択信号を出力し、
その結果、２５６段目の逆拡散符号系列出力保持レジス
タ３１８に逆拡散符号Ｃ０が、１段目の逆拡散符号系列
出力レジスタ３１８に逆拡散符号Ｃ２５５がロードさ
れ、次のサンプリングクロック周期において２５５段目
の逆拡散符号系列出力レジスタ３１８に逆拡散符号Ｃ０
が、…、１段目の逆拡散符号系列出力レジスタ３１８に
逆拡散符号Ｃ２５４がシフトし、以降、サンプリングク
ロック周期毎に逆拡散符号系列がレジスタＤＦＦ３１８
の中をシフトしていく。
リセット直後の最初のサンプリングクロック（ＣＬＫ
０）３２２周期にセレクタ３２１が各逆拡散符号系列保
持レジスタ３１９を選択するような選択信号を出力し、
その結果、２５６段目の逆拡散符号系列出力保持レジス
タ３１８に逆拡散符号Ｃ０が、１段目の逆拡散符号系列
出力レジスタ３１８に逆拡散符号Ｃ２５５がロードさ
れ、次のサンプリングクロック周期において２５５段目
の逆拡散符号系列出力レジスタ３１８に逆拡散符号Ｃ０
が、…、１段目の逆拡散符号系列出力レジスタ３１８に
逆拡散符号Ｃ２５４がシフトし、以降、サンプリングク
ロック周期毎に逆拡散符号系列がレジスタＤＦＦ３１８
の中をシフトしていく。
【０１０９】なお、逆拡散符号系列出力レジスタ３１８
は１ビットのフリップフロップとする。
は１ビットのフリップフロップとする。
【０１１０】乗算部３０３は、ｍビット×１ビットの乗
算を行う２５６個の乗算器３２３から構成されている。
受信系列データが負数の場合に２の補数で表現され、逆
拡散符号の各々“１”が“０”で、“−１”が“１”で
表現される場合は、乗算器３２３は、逆拡散符号が
“０”の場合はｍビットの受信データをそのまま出力
し、逆拡散符号が“１”の場合はｍビットの受信データ
を全ビット反転し、１を加算し、受信データの２の補数
を出力するようにすれば良い。
算を行う２５６個の乗算器３２３から構成されている。
受信系列データが負数の場合に２の補数で表現され、逆
拡散符号の各々“１”が“０”で、“−１”が“１”で
表現される場合は、乗算器３２３は、逆拡散符号が
“０”の場合はｍビットの受信データをそのまま出力
し、逆拡散符号が“１”の場合はｍビットの受信データ
を全ビット反転し、１を加算し、受信データの２の補数
を出力するようにすれば良い。
【０１１１】加算部３０４は、ｍビットのデータを２５
６個加算可能な加算器（図示省略）から構成されてい
る。そして、乗算部３０３の乗算器３２３による乗算結
果を加算部３０４の加算器で加算することにより、受信
系列と逆拡散符号系列との相関値ｏ（ｉ）３２４を、４
倍オーバーサンプリングクロック毎に得ることができ
る。
６個加算可能な加算器（図示省略）から構成されてい
る。そして、乗算部３０３の乗算器３２３による乗算結
果を加算部３０４の加算器で加算することにより、受信
系列と逆拡散符号系列との相関値ｏ（ｉ）３２４を、４
倍オーバーサンプリングクロック毎に得ることができ
る。
【０１１２】上記構成になる本実施の形態に係るコード
シフト型のデジタルマッチドフィルタの動作は、上述し
た第１の実施の形態と同様である。
シフト型のデジタルマッチドフィルタの動作は、上述し
た第１の実施の形態と同様である。
【０１１３】以上、説明したように、図１５に示した従
来例において、（２５６×４）個のメモリを選択するた
めに必要であった１０ビットのデコード回路が、本実施
の形態においては１２８個のメモリを選択する７ビット
のデコード回路で済み、デコード回路の規模が３ビット
分削減可能となると共に、従来例において各乗算器へ出
力するために４個のメモリの出力を１つに多重するセレ
クタ回路が必要であったが、本実施の形態においては、
８個分の受信系列データを１つのメモリの異なるアドレ
スに蓄積し、メモリの出力を２つのレジスタに保持する
ことにより、従来例において必要であった回路規模の大
きい２５６個のセレクタ回路を不要とし、回路規模の比
較的小さくて済む２５６個のｍビット幅のフリップフロ
ップを設けることで済ませることができ、コードシフト
型デジタルマッチドフィルタとして低消費電力での同期
捕捉に必要な相関出力の機能を果たしつつ、回路規模を
大幅に削減するという大きな効果がある。
来例において、（２５６×４）個のメモリを選択するた
めに必要であった１０ビットのデコード回路が、本実施
の形態においては１２８個のメモリを選択する７ビット
のデコード回路で済み、デコード回路の規模が３ビット
分削減可能となると共に、従来例において各乗算器へ出
力するために４個のメモリの出力を１つに多重するセレ
クタ回路が必要であったが、本実施の形態においては、
８個分の受信系列データを１つのメモリの異なるアドレ
スに蓄積し、メモリの出力を２つのレジスタに保持する
ことにより、従来例において必要であった回路規模の大
きい２５６個のセレクタ回路を不要とし、回路規模の比
較的小さくて済む２５６個のｍビット幅のフリップフロ
ップを設けることで済ませることができ、コードシフト
型デジタルマッチドフィルタとして低消費電力での同期
捕捉に必要な相関出力の機能を果たしつつ、回路規模を
大幅に削減するという大きな効果がある。
【０１１４】なお、本実施の形態においては、２タップ
分の受信系列データ（２×４）＝８個分のアドレスを有
するメモリを（２５６／２）＝１２８個設ける構成とし
たが、メモリのアクセスタイムが許せば、Ｌタップ分の
受信系列データ（Ｌ×４）＝４Ｌ個分のアドレスを有す
るメモリを（２５６／Ｌ）個設ける構成としても良いこ
とは言うまでもない。
分の受信系列データ（２×４）＝８個分のアドレスを有
するメモリを（２５６／２）＝１２８個設ける構成とし
たが、メモリのアクセスタイムが許せば、Ｌタップ分の
受信系列データ（Ｌ×４）＝４Ｌ個分のアドレスを有す
るメモリを（２５６／Ｌ）個設ける構成としても良いこ
とは言うまでもない。
【０１１５】また、２段構成のデジタルマッチドフィル
タ（例えば、２５６タップを実現するのに１６タップ×
１６タップの２段構成とする）の各段に本発明を適用す
ることもできる。
タ（例えば、２５６タップを実現するのに１６タップ×
１６タップの２段構成とする）の各段に本発明を適用す
ることもできる。
【０１１６】（第３の実施の形態）次に、本発明の第３
の実施の形態を図５に基づき説明する。
の実施の形態を図５に基づき説明する。
【０１１７】図５は、本実施の形態に係る同期捕捉回路
におけるオーバーサンプリングレートｎ＝４、拡散比Ｋ
＝２５６の場合のレジスタによるコードシフト型デジタ
ルマッチドフィルタの構成を示すブロック図である。
におけるオーバーサンプリングレートｎ＝４、拡散比Ｋ
＝２５６の場合のレジスタによるコードシフト型デジタ
ルマッチドフィルタの構成を示すブロック図である。
【０１１８】同図において、５０１は受信系列蓄積部、
５０２は逆拡散符号系列蓄積部、５０３は乗算部、５０
４は加算部である。
５０２は逆拡散符号系列蓄積部、５０３は乗算部、５０
４は加算部である。
【０１１９】受信系列蓄積部５０１は、書き込み制御部
５０５により４倍オーバーサンプリングクロック（４Ｃ
ＬＫ０）５０６周期毎に（２５５×４）個のレジスタ
（ＤＦＦ）５０７のうちの１つを順次選択して受信系列
ｒ（ｉ）５０８を蓄積していくサーキュラーバッファと
して動作する。書き込み制御部５０５は、巡回型シフト
レジスタとして動作する（２５５×４）個のレジスタ
（ＤＦＦ）５０９と、図において右から数えて１段目の
レジスタ５０９の入力を、初期ロード信号（ＲＣＬＫ）
５１０と図において右から数えて（２５５×４）段目の
レジスタ５０９の出力とを選択制御信号（ＳＥＬ３）５
１１により切り替えるセレクタ（ＳＥＬ）５１２とから
構成されている。選択制御信号（ＳＥＬ３）５１１は、
リセット直後の最初の４倍オーバーサンプリングクロッ
ク周期にセレクタ５１２が“１”を表わす初期ロード信
号（ＲＣＬＫ）５１０を選択するような選択信号を出力
し、その結果、図において右から数えて１段目のレジス
タ５０９にのみ“１”が保持され、以降、図において左
側に配置される次段のレジスタ５０９に“１”がシフト
し、４倍オーバーサンプリングクロック周期毎に（２５
５×４）個のうちの１つのレジスタ５０７に順次クロッ
クが入力され、受信系列データが蓄積されていく。
５０５により４倍オーバーサンプリングクロック（４Ｃ
ＬＫ０）５０６周期毎に（２５５×４）個のレジスタ
（ＤＦＦ）５０７のうちの１つを順次選択して受信系列
ｒ（ｉ）５０８を蓄積していくサーキュラーバッファと
して動作する。書き込み制御部５０５は、巡回型シフト
レジスタとして動作する（２５５×４）個のレジスタ
（ＤＦＦ）５０９と、図において右から数えて１段目の
レジスタ５０９の入力を、初期ロード信号（ＲＣＬＫ）
５１０と図において右から数えて（２５５×４）段目の
レジスタ５０９の出力とを選択制御信号（ＳＥＬ３）５
１１により切り替えるセレクタ（ＳＥＬ）５１２とから
構成されている。選択制御信号（ＳＥＬ３）５１１は、
リセット直後の最初の４倍オーバーサンプリングクロッ
ク周期にセレクタ５１２が“１”を表わす初期ロード信
号（ＲＣＬＫ）５１０を選択するような選択信号を出力
し、その結果、図において右から数えて１段目のレジス
タ５０９にのみ“１”が保持され、以降、図において左
側に配置される次段のレジスタ５０９に“１”がシフト
し、４倍オーバーサンプリングクロック周期毎に（２５
５×４）個のうちの１つのレジスタ５０７に順次クロッ
クが入力され、受信系列データが蓄積されていく。
【０１２０】例えば、ある４倍オーバーサンプリング時
点における入力受信系列データをｒ（ｉ）とし、図５の
受信系列蓄積部５０１のうちの（２５５×４）個の受信
系列データ蓄積用レジスタ５０７を、図の左からＤＦＦ
（２５４，３）、ＤＦＦ（２５４，２）、ＤＦＦ（２５
４，１）、ＤＦＦ（２５４，０）、ＤＦＦ（２５３，
３）、…、ＤＦＦ（０，３）、ＤＦＦ（０，２）、ＤＦ
Ｆ（０，１）、ＤＦＦ（０，０）と名付けると、上記各
受信系列データ蓄積用レジスタ５０７には、各々ｒ（ｉ
＋３−４）、ｒ（ｉ＋２−４）、ｒ（ｉ＋１−４）、ｒ
（ｉ−４）、ｒ（ｉ＋３−４×２）、…、ｒ（ｉ＋３−
４×２５５）、ｒ（ｉ＋２−４×２５５）、ｒ（ｉ＋１
−４×２５５）、ｒ（ｉ−４×２５５）が蓄積されてい
る。
点における入力受信系列データをｒ（ｉ）とし、図５の
受信系列蓄積部５０１のうちの（２５５×４）個の受信
系列データ蓄積用レジスタ５０７を、図の左からＤＦＦ
（２５４，３）、ＤＦＦ（２５４，２）、ＤＦＦ（２５
４，１）、ＤＦＦ（２５４，０）、ＤＦＦ（２５３，
３）、…、ＤＦＦ（０，３）、ＤＦＦ（０，２）、ＤＦ
Ｆ（０，１）、ＤＦＦ（０，０）と名付けると、上記各
受信系列データ蓄積用レジスタ５０７には、各々ｒ（ｉ
＋３−４）、ｒ（ｉ＋２−４）、ｒ（ｉ＋１−４）、ｒ
（ｉ−４）、ｒ（ｉ＋３−４×２）、…、ｒ（ｉ＋３−
４×２５５）、ｒ（ｉ＋２−４×２５５）、ｒ（ｉ＋１
−４×２５５）、ｒ（ｉ−４×２５５）が蓄積されてい
る。
【０１２１】次の４倍オーバーサンプリング時点におい
ては、入力受信系列データはｒ（ｉ＋１）となり、前記
（２５５×４）個の各受信系列データ蓄積用レジスタ５
０７のうち、最も時間的に古い受信データｒ（ｉ−４×
２５５）を蓄積しているレジスタＤＦＦ（０，０）が選
択されて、直前の入力受信系列データｒ（ｉ）が書き込
まれる。
ては、入力受信系列データはｒ（ｉ＋１）となり、前記
（２５５×４）個の各受信系列データ蓄積用レジスタ５
０７のうち、最も時間的に古い受信データｒ（ｉ−４×
２５５）を蓄積しているレジスタＤＦＦ（０，０）が選
択されて、直前の入力受信系列データｒ（ｉ）が書き込
まれる。
【０１２２】次の４倍オーバーサンプリング時点におい
ては、入力受信系列データはｒ（ｉ＋２）となり、前記
（２５５×４）個の各受信系列データ蓄積用レジスタＤ
ＦＦ５０７のうち、最も時間的に古い受信データｒ（ｉ
＋１−４×２５５）を蓄積しているレジスタＤＦＦ
（０，１）が選択されて、直前の入力受信系列データｒ
（ｉ＋１）が書き込まれる。
ては、入力受信系列データはｒ（ｉ＋２）となり、前記
（２５５×４）個の各受信系列データ蓄積用レジスタＤ
ＦＦ５０７のうち、最も時間的に古い受信データｒ（ｉ
＋１−４×２５５）を蓄積しているレジスタＤＦＦ
（０，１）が選択されて、直前の入力受信系列データｒ
（ｉ＋１）が書き込まれる。
【０１２３】以下、同様にして、次の４倍オーバーサン
プリング時点においては、最も時間的に古い受信データ
を蓄積しているレジスタ５０７が選択されて、直前の入
力受信系列データが書き込まれる。
プリング時点においては、最も時間的に古い受信データ
を蓄積しているレジスタ５０７が選択されて、直前の入
力受信系列データが書き込まれる。
【０１２４】また、読み出しに関しては、（２５５×
４）個の各受信系列データ蓄積用レジスタ５０７は、連
続する４個づつの受信系列データを蓄積する２５５個の
グループに分けられ、各グループにおいて４倍オーバー
サンプリングクロック周期毎に、４倍オーバーサンプリ
ングクロック（４ＣＬＫ０）５１３を４分周する４進２
ビット出力カウンタ（ＣＯＵＮＴＥＲ）５１４の選択制
御信号（ＳＥＬ２）５１５に基づきセレクタ５１６によ
り４個のレジスタの出力の１つが巡回的に選択されて、
乗算部５０３に出力される。
４）個の各受信系列データ蓄積用レジスタ５０７は、連
続する４個づつの受信系列データを蓄積する２５５個の
グループに分けられ、各グループにおいて４倍オーバー
サンプリングクロック周期毎に、４倍オーバーサンプリ
ングクロック（４ＣＬＫ０）５１３を４分周する４進２
ビット出力カウンタ（ＣＯＵＮＴＥＲ）５１４の選択制
御信号（ＳＥＬ２）５１５に基づきセレクタ５１６によ
り４個のレジスタの出力の１つが巡回的に選択されて、
乗算部５０３に出力される。
【０１２５】具体的には、ある４倍オーバーサンプリン
グ時点における入力受信系列データｒ（ｉ）と、レジス
タＤＦＦ（２５４，０）、ＤＦＦ（２５３，０）、…、
ＤＦＦ（１，０）、ＤＦＦ（０，０）の出力、即ち、ｒ
（ｉ）、ｒ（ｉ−４）、ｒ（ｉ−４×２）、…、ｒ（ｉ
−４×２５４）、ｒ（ｉ−４×２５５）が各々２５５，
２５４、２５３、…、１、０番目のタップに出力され
る。
グ時点における入力受信系列データｒ（ｉ）と、レジス
タＤＦＦ（２５４，０）、ＤＦＦ（２５３，０）、…、
ＤＦＦ（１，０）、ＤＦＦ（０，０）の出力、即ち、ｒ
（ｉ）、ｒ（ｉ−４）、ｒ（ｉ−４×２）、…、ｒ（ｉ
−４×２５４）、ｒ（ｉ−４×２５５）が各々２５５，
２５４、２５３、…、１、０番目のタップに出力され
る。
【０１２６】次の４倍オーバーサンプリング時点におい
ては、入力受信系列データｒ（ｉ＋１）と、レジスタＤ
ＦＦ（２５４，１）、ＤＦＦ（２５３，１）、…、ＤＦ
Ｆ（１，１）、ＤＦＦ（０，１）の出力、即ち、ｒ（ｉ
＋１）、ｒ（ｉ＋１−４）、ｒ（ｉ＋１−４×２）、
…、ｒ（ｉ＋１−４×２５４）、ｒ（ｉ＋１−４×２５
５）が各々２５５，２５４、２５３、…、１、０番目の
タップに出力される。
ては、入力受信系列データｒ（ｉ＋１）と、レジスタＤ
ＦＦ（２５４，１）、ＤＦＦ（２５３，１）、…、ＤＦ
Ｆ（１，１）、ＤＦＦ（０，１）の出力、即ち、ｒ（ｉ
＋１）、ｒ（ｉ＋１−４）、ｒ（ｉ＋１−４×２）、
…、ｒ（ｉ＋１−４×２５４）、ｒ（ｉ＋１−４×２５
５）が各々２５５，２５４、２５３、…、１、０番目の
タップに出力される。
【０１２７】次の４倍オーバーサンプリング時点におい
ては、入力受信系列データｒ（ｉ＋２）と、レジスタＤ
ＦＦ（２５４，２）、ＤＦＦ（２５３，２）、…、ＤＦ
Ｆ（１，２）、ＤＦＦ（０，２）の出力、即ち、ｒ（ｉ
＋２）、ｒ（ｉ＋２−４）、ｒ（ｉ＋２−４×２）、
…、ｒ（ｉ＋２−４×２５４）、ｒ（ｉ＋２−４×２５
５）が各々２５５，２５４、２５３、…、１、０番目の
タップに出力される。
ては、入力受信系列データｒ（ｉ＋２）と、レジスタＤ
ＦＦ（２５４，２）、ＤＦＦ（２５３，２）、…、ＤＦ
Ｆ（１，２）、ＤＦＦ（０，２）の出力、即ち、ｒ（ｉ
＋２）、ｒ（ｉ＋２−４）、ｒ（ｉ＋２−４×２）、
…、ｒ（ｉ＋２−４×２５４）、ｒ（ｉ＋２−４×２５
５）が各々２５５，２５４、２５３、…、１、０番目の
タップに出力される。
【０１２８】次の４倍オーバーサンプリング時点におい
ては、入力受信系列データｒ（ｉ＋３）と、レジスタＤ
ＦＦ（２５４，３）、ＤＦＦ（２５３，３）、…、ＤＦ
Ｆ（１，３）、ＤＦＦ（０，３）の出力、即ち、ｒ（ｉ
＋３）、ｒ（ｉ＋３−４）、ｒ（ｉ＋３−４×２）、
…、ｒ（ｉ＋３−４×２５４）、ｒ（ｉ＋３−４×２５
５）が各々２５５，２５４、２５３、…、１、０番目の
タップに出力される。
ては、入力受信系列データｒ（ｉ＋３）と、レジスタＤ
ＦＦ（２５４，３）、ＤＦＦ（２５３，３）、…、ＤＦ
Ｆ（１，３）、ＤＦＦ（０，３）の出力、即ち、ｒ（ｉ
＋３）、ｒ（ｉ＋３−４）、ｒ（ｉ＋３−４×２）、
…、ｒ（ｉ＋３−４×２５４）、ｒ（ｉ＋３−４×２５
５）が各々２５５，２５４、２５３、…、１、０番目の
タップに出力される。
【０１２９】次の４倍オーバーサンプリング時点におい
ては、最初に戻り、入力受信系列データｒ（ｉ＋４）
と、レジスタＤＦＦ（２５４，０）、ＤＦＦ（２５３，
０）、…、ＤＦＦ（１，０）、ＤＦＦ（０，０）の出
力、即ち、ｒ（ｉ＋４）、ｒ（ｉ−４）、ｒ（ｉ−４×
２）、…、ｒ（ｉ−４×２５４）、ｒ（ｉ）が各々２５
５，２５４、２５３、…、１、０番目のタップに出力さ
れる。
ては、最初に戻り、入力受信系列データｒ（ｉ＋４）
と、レジスタＤＦＦ（２５４，０）、ＤＦＦ（２５３，
０）、…、ＤＦＦ（１，０）、ＤＦＦ（０，０）の出
力、即ち、ｒ（ｉ＋４）、ｒ（ｉ−４）、ｒ（ｉ−４×
２）、…、ｒ（ｉ−４×２５４）、ｒ（ｉ）が各々２５
５，２５４、２５３、…、１、０番目のタップに出力さ
れる。
【０１３０】逆拡散符号系列蓄積部５０２は、リセット
時にタイミング信号（ＬＯＡＤ）５１７により逆拡散符
号系列の２５６チップ目の符号要素Ｃ２５５を保持する
逆拡散符号系列保持レジスタ（ＤＦＦ）５１８から２５
６チップ目の符号要素Ｃ２５５をロードされる１つの逆
拡散符号系列出力レジスタ（ＤＦＦ）５１９と、巡回型
シフトレジスタとして動作する残りの２５５チップの符
号要素を出力する２５５個の逆拡散符号系列出力レジス
タ（ＤＦＦ）５１９と、各段の逆拡散符号系列出力レジ
スタ５１９の入力に図において右側に配置される前段の
逆拡散符号系列出力レジスタ５１９の出力と逆拡散符号
系列保持レジスタ５１８の出力とを選択制御信号（ＳＥ
Ｌ１）５２０により切り替えて接続する２５５個のセレ
クタ（ＳＥＬ）５２１とから構成されている。
時にタイミング信号（ＬＯＡＤ）５１７により逆拡散符
号系列の２５６チップ目の符号要素Ｃ２５５を保持する
逆拡散符号系列保持レジスタ（ＤＦＦ）５１８から２５
６チップ目の符号要素Ｃ２５５をロードされる１つの逆
拡散符号系列出力レジスタ（ＤＦＦ）５１９と、巡回型
シフトレジスタとして動作する残りの２５５チップの符
号要素を出力する２５５個の逆拡散符号系列出力レジス
タ（ＤＦＦ）５１９と、各段の逆拡散符号系列出力レジ
スタ５１９の入力に図において右側に配置される前段の
逆拡散符号系列出力レジスタ５１９の出力と逆拡散符号
系列保持レジスタ５１８の出力とを選択制御信号（ＳＥ
Ｌ１）５２０により切り替えて接続する２５５個のセレ
クタ（ＳＥＬ）５２１とから構成されている。
【０１３１】なお、乗算部５０３の０番目のタップへ出
力する図において右から数えて１段目の逆拡散符号系列
出力レジスタ５１９の入力には、乗算部５０３の２５４
番目のタップへ出力する図において右から数えて２５５
段目の逆拡散符号系列出力レジスタ５１９の出力と逆拡
散符号系列の０チップ目の符号要素Ｃ０を保持する逆拡
散符号系列保持レジスタ５１８の出力のいずれかがセレ
クタ５２１により切り替え制御されて入力されるように
なっている。
力する図において右から数えて１段目の逆拡散符号系列
出力レジスタ５１９の入力には、乗算部５０３の２５４
番目のタップへ出力する図において右から数えて２５５
段目の逆拡散符号系列出力レジスタ５１９の出力と逆拡
散符号系列の０チップ目の符号要素Ｃ０を保持する逆拡
散符号系列保持レジスタ５１８の出力のいずれかがセレ
クタ５２１により切り替え制御されて入力されるように
なっている。
【０１３２】入力選択制御信号（ＳＥＬ１）５２０は、
リセット直後の最初のサンプリングクロック（ＣＬＫ
０）５２２周期にセレクタ５２１が各逆拡散符号系列保
持レジスタ５１８を選択するような選択信号を出力し、
その結果、図において右から数えて１段目の逆拡散符号
系列出力レジスタ５１９に逆拡散符号要素Ｃ０が、…、
また、図において右から数えて２５５段目の逆拡散符号
系列出力レジスタ５１９に逆拡散符号要素Ｃ２５４がロ
ードされ、次のサンプリングクロック周期に、図におい
て右から数えて２段目の逆拡散符号系列出力レジスタ５
１９に逆拡散符号要素Ｃ０が、…、また、１段目の逆拡
散符号系列出力レジスタ５１９に逆拡散符号要素Ｃ２５
４がシフトし、以降、サンプリングクロック周期毎に逆
拡散符号系列が逆拡散符号系列出力レジスタ５１９の中
をシフトしていく。
リセット直後の最初のサンプリングクロック（ＣＬＫ
０）５２２周期にセレクタ５２１が各逆拡散符号系列保
持レジスタ５１８を選択するような選択信号を出力し、
その結果、図において右から数えて１段目の逆拡散符号
系列出力レジスタ５１９に逆拡散符号要素Ｃ０が、…、
また、図において右から数えて２５５段目の逆拡散符号
系列出力レジスタ５１９に逆拡散符号要素Ｃ２５４がロ
ードされ、次のサンプリングクロック周期に、図におい
て右から数えて２段目の逆拡散符号系列出力レジスタ５
１９に逆拡散符号要素Ｃ０が、…、また、１段目の逆拡
散符号系列出力レジスタ５１９に逆拡散符号要素Ｃ２５
４がシフトし、以降、サンプリングクロック周期毎に逆
拡散符号系列が逆拡散符号系列出力レジスタ５１９の中
をシフトしていく。
【０１３３】なお、受信系列蓄積部５０１のレジスタ５
０７は、受信系列ｒ（ｉ）５０８のデータ幅ｍビットの
フリップフロップとし、レジスタ５０９は１ビットのフ
リップフロップとする。また、逆拡散符号系列蓄積部５
０２の逆拡散符号系列出力レジスタ５１９は１ビットの
フリップフロップとする。
０７は、受信系列ｒ（ｉ）５０８のデータ幅ｍビットの
フリップフロップとし、レジスタ５０９は１ビットのフ
リップフロップとする。また、逆拡散符号系列蓄積部５
０２の逆拡散符号系列出力レジスタ５１９は１ビットの
フリップフロップとする。
【０１３４】乗算部５０３は、ｍビット×１ビットの乗
算を行う２５６個の乗算器５２３から構成されている。
受信系列データが負数の場合に２の補数で表現され、逆
拡散符号要素の“１”が“０”で、“−１”が“１”で
表現される場合は、乗算器５２３は、逆拡散符号要素が
“０”の場合はｍビットの受信データをそのまま出力
し、逆拡散符号要素が“１”の場合はｍビットの受信デ
ータを全ビット反転して、１を加算し、受信データの２
の補数を出力するようにすれば良い。
算を行う２５６個の乗算器５２３から構成されている。
受信系列データが負数の場合に２の補数で表現され、逆
拡散符号要素の“１”が“０”で、“−１”が“１”で
表現される場合は、乗算器５２３は、逆拡散符号要素が
“０”の場合はｍビットの受信データをそのまま出力
し、逆拡散符号要素が“１”の場合はｍビットの受信デ
ータを全ビット反転して、１を加算し、受信データの２
の補数を出力するようにすれば良い。
【０１３５】加算部５０４は、ｍビットのデータを２５
６個加算可能な加算器（図示省略）から構成されてい
る。そして、乗算部５０３の乗算器５２３による乗算結
果を加算部５０４の加算器で加算することにより、受信
系列と逆拡散符号系列との相関値ｏ（ｉ）５２４を、４
倍オーバーサンプリングクロック毎に得ることができ
る。
６個加算可能な加算器（図示省略）から構成されてい
る。そして、乗算部５０３の乗算器５２３による乗算結
果を加算部５０４の加算器で加算することにより、受信
系列と逆拡散符号系列との相関値ｏ（ｉ）５２４を、４
倍オーバーサンプリングクロック毎に得ることができ
る。
【０１３６】このコードシフト型デジタルマッチドフィ
ルタの動作を数式で表わすと、以下のようになる。 ｏ（ｉ）＝ｃ（０）ｒ｛ｉ−（Ｋ−１）ｎ｝＋ｃ（１）
ｒ｛ｉ−（Ｋ−２）ｎ｝＋…＋ｃ（Ｋ−２）ｒ（ｉ−
ｎ）＋ｃ（Ｋ−１）ｒ（ｉ） ｏ（ｉ＋１）＝ｃ（０）ｒ｛ｉ＋１−（Ｋ−１）ｎ｝＋
ｃ（１）ｒ｛ｉ＋１−（Ｋ−２）ｎ｝＋…＋ｃ（Ｋ−
２）ｒ（ｉ＋１−ｎ）＋ｃ（Ｋ−１）ｒ（ｉ＋１） ． ． ． ｏ（ｉ＋ｎ−１）＝ｃ（０）ｒ｛ｉ＋ｎ−１−（Ｋ−
１）ｎ｝＋ｃ（１）ｒ｛ｉ＋ｎ−１−（Ｋ−２）ｎ｝＋
…＋ｃ（Ｋ−２）ｒ（ｉ−１）＋ｃ（Ｋ−１）ｒ（ｉ＋
ｎ−１） ｏ（ｉ＋ｎ）＝ｃ（Ｋ−２）ｒ（ｉ）＋ｃ（０）ｒ｛ｉ
−（Ｋ−２）ｎ｝＋…＋ｃ（Ｋ−３）ｒ（ｉ−ｎ）＋ｃ
（Ｋ−１）ｒ（ｉ＋ｎ） ． ． ． 上記の動作は、図１７に示した第２のデータシフト型の
デジタルマッチドフィルタによる相関値出力の動作と同
様であることが分かる。
ルタの動作を数式で表わすと、以下のようになる。 ｏ（ｉ）＝ｃ（０）ｒ｛ｉ−（Ｋ−１）ｎ｝＋ｃ（１）
ｒ｛ｉ−（Ｋ−２）ｎ｝＋…＋ｃ（Ｋ−２）ｒ（ｉ−
ｎ）＋ｃ（Ｋ−１）ｒ（ｉ） ｏ（ｉ＋１）＝ｃ（０）ｒ｛ｉ＋１−（Ｋ−１）ｎ｝＋
ｃ（１）ｒ｛ｉ＋１−（Ｋ−２）ｎ｝＋…＋ｃ（Ｋ−
２）ｒ（ｉ＋１−ｎ）＋ｃ（Ｋ−１）ｒ（ｉ＋１） ． ． ． ｏ（ｉ＋ｎ−１）＝ｃ（０）ｒ｛ｉ＋ｎ−１−（Ｋ−
１）ｎ｝＋ｃ（１）ｒ｛ｉ＋ｎ−１−（Ｋ−２）ｎ｝＋
…＋ｃ（Ｋ−２）ｒ（ｉ−１）＋ｃ（Ｋ−１）ｒ（ｉ＋
ｎ−１） ｏ（ｉ＋ｎ）＝ｃ（Ｋ−２）ｒ（ｉ）＋ｃ（０）ｒ｛ｉ
−（Ｋ−２）ｎ｝＋…＋ｃ（Ｋ−３）ｒ（ｉ−ｎ）＋ｃ
（Ｋ−１）ｒ（ｉ＋ｎ） ． ． ． 上記の動作は、図１７に示した第２のデータシフト型の
デジタルマッチドフィルタによる相関値出力の動作と同
様であることが分かる。
【０１３７】上記４倍オーバーサンプリングクロック周
期毎の加算結果の相関値が最大となるタイミングより、
受信信号が拡散されたタイミングを抽出する、即ち、同
期捕捉を行うことができる。
期毎の加算結果の相関値が最大となるタイミングより、
受信信号が拡散されたタイミングを抽出する、即ち、同
期捕捉を行うことができる。
【０１３８】以上、説明したように、図１４に示した従
来例において（２５６×４）個のｍビットレジスタから
構成されていた受信系列蓄積部が、本実施の形態におい
ては（２５５×４）個のｍビットレジスタで構成するこ
とが可能となる。それに伴い、図１４に示した従来例に
おいて（２５６×４）個の１ビットレジスタから構成さ
れていた書き込み制御部が、本実施の形態においては、
（２５５×４）個の１ビットレジスタで構成することが
可能となる。これにより、ｎ（ｍ＋１）個の単位レジス
タ要素（１ビットフリップフロップ）を削減可能とな
り、オーバーサンプリングレートｎ（本実施の形態にお
いてはｎ＝４）、入力受信データのビット幅ｍが大きい
場合は、大いに回路規模削減の効果がある。また、コー
ドシフト型の構成において、同期捕捉回路を実現したた
め、データシフト型の構成に比して、消費電力も大きく
削減することができるという大きな効果がある。
来例において（２５６×４）個のｍビットレジスタから
構成されていた受信系列蓄積部が、本実施の形態におい
ては（２５５×４）個のｍビットレジスタで構成するこ
とが可能となる。それに伴い、図１４に示した従来例に
おいて（２５６×４）個の１ビットレジスタから構成さ
れていた書き込み制御部が、本実施の形態においては、
（２５５×４）個の１ビットレジスタで構成することが
可能となる。これにより、ｎ（ｍ＋１）個の単位レジス
タ要素（１ビットフリップフロップ）を削減可能とな
り、オーバーサンプリングレートｎ（本実施の形態にお
いてはｎ＝４）、入力受信データのビット幅ｍが大きい
場合は、大いに回路規模削減の効果がある。また、コー
ドシフト型の構成において、同期捕捉回路を実現したた
め、データシフト型の構成に比して、消費電力も大きく
削減することができるという大きな効果がある。
【０１３９】（第４の実施の形態）次に、本発明の第４
の実施の形態を図６及び図７に基づき説明する。
の実施の形態を図６及び図７に基づき説明する。
【０１４０】本実施の形態は、上述した第３の実施の形
態の同期捕捉回路において、受信系列データを蓄積する
蓄積要素である（２５５×４）個のレジスタ５０７の代
わりに、（２５５×４）個のメモリを設けたものであ
る。
態の同期捕捉回路において、受信系列データを蓄積する
蓄積要素である（２５５×４）個のレジスタ５０７の代
わりに、（２５５×４）個のメモリを設けたものであ
る。
【０１４１】図６は、本実施の形態に係る同期捕捉回路
におけるオーバーサンプリングレートｎ＝４、拡散比Ｋ
＝２５６の場合のメモリによるコードシフト型デジタル
マッチドフィルタの構成を示すブロック図である。
におけるオーバーサンプリングレートｎ＝４、拡散比Ｋ
＝２５６の場合のメモリによるコードシフト型デジタル
マッチドフィルタの構成を示すブロック図である。
【０１４２】同図において、６０１は受信系列蓄積部、
６０２は逆拡散符号系列蓄積部、６０３は乗算部、６０
４は加算部である。
６０２は逆拡散符号系列蓄積部、６０３は乗算部、６０
４は加算部である。
【０１４３】受信系列蓄積部６０１は、入出力バスが統
合された１アドレス分の容量のｍビット幅のメモリ（Ｍ
ＥＭ）６０５を（２５５×４）個有し、受信系列データ
ｒ（ｉ）６０６は、後述するＲ／Ｗ制御部６１７の出力
であるリード／ライト制御信号（Ｒ／Ｗ）６１６によっ
て制御されるトライステートバッファ６０７を介して各
メモリ６０５の入出力バスに接続される。受信系列蓄積
部６０１は、書き込み制御部６０８により４倍オーバー
サンプリングクロック（４ＣＬＫ０）６０９周期のライ
ト期間毎に（２５５×４）個のメモリ６０５のうちの１
つを順次選択して受信系列データｒ（ｉ）６０６を書き
込み蓄積していくサーキュラーバッファとして動作す
る。
合された１アドレス分の容量のｍビット幅のメモリ（Ｍ
ＥＭ）６０５を（２５５×４）個有し、受信系列データ
ｒ（ｉ）６０６は、後述するＲ／Ｗ制御部６１７の出力
であるリード／ライト制御信号（Ｒ／Ｗ）６１６によっ
て制御されるトライステートバッファ６０７を介して各
メモリ６０５の入出力バスに接続される。受信系列蓄積
部６０１は、書き込み制御部６０８により４倍オーバー
サンプリングクロック（４ＣＬＫ０）６０９周期のライ
ト期間毎に（２５５×４）個のメモリ６０５のうちの１
つを順次選択して受信系列データｒ（ｉ）６０６を書き
込み蓄積していくサーキュラーバッファとして動作す
る。
【０１４４】（２５５×４）個のメモリ６０５は、連続
する４個づつの受信系列データｒ（ｉ）６０６を蓄積す
る２５５個のグループに分けられ、各グループにおいて
４倍オーバーサンプリングクロック周期毎に、４倍オー
バーサンプリングクロック（４ＣＬＫ０）６１０を４分
周する４進２ビット出力カウンタ（ＣＯＵＮＴＥＲ）６
１１の選択制御信号（ＳＥＬ２）６１２に基づきセレク
タ（ＳＥＬ）６１３により４個のメモリの出力の１つが
巡回的に選択されて、入力受信系列データｒ（ｉ）６０
６と共に乗算部６０３に出力される。
する４個づつの受信系列データｒ（ｉ）６０６を蓄積す
る２５５個のグループに分けられ、各グループにおいて
４倍オーバーサンプリングクロック周期毎に、４倍オー
バーサンプリングクロック（４ＣＬＫ０）６１０を４分
周する４進２ビット出力カウンタ（ＣＯＵＮＴＥＲ）６
１１の選択制御信号（ＳＥＬ２）６１２に基づきセレク
タ（ＳＥＬ）６１３により４個のメモリの出力の１つが
巡回的に選択されて、入力受信系列データｒ（ｉ）６０
６と共に乗算部６０３に出力される。
【０１４５】メモリ６０５の書き込み制御部６０８は、
４倍オーバーサンプリングクロック（４ＣＬＫ０）６０
９をカウントする（２５５×４）進１０ビットカウンタ
から成るアドレスカウンタ（ＡＤＤＲＥＳＳ ＣＯＵＮ
ＴＥＲ）６１４と、該アドレスカウンタ６１４の全出力
を入力として（２５５×４）個のチップセレクト信号を
各々メモリ６０５に出力するデコーダ（ＤＥＣＯＤＥ
Ｒ）６１５と、メモリ６０５のリード／ライト制御信号
（Ｒ／Ｗ）６１６を生成するＲ／Ｗ制御部６１７とから
構成されている。
４倍オーバーサンプリングクロック（４ＣＬＫ０）６０
９をカウントする（２５５×４）進１０ビットカウンタ
から成るアドレスカウンタ（ＡＤＤＲＥＳＳ ＣＯＵＮ
ＴＥＲ）６１４と、該アドレスカウンタ６１４の全出力
を入力として（２５５×４）個のチップセレクト信号を
各々メモリ６０５に出力するデコーダ（ＤＥＣＯＤＥ
Ｒ）６１５と、メモリ６０５のリード／ライト制御信号
（Ｒ／Ｗ）６１６を生成するＲ／Ｗ制御部６１７とから
構成されている。
【０１４６】なお、各メモリ６０５のアドレスには、全
て０番目のアドレスを示すアドレス信号Ａ６１８が入力
されているものとする。
て０番目のアドレスを示すアドレス信号Ａ６１８が入力
されているものとする。
【０１４７】図７に、データ蓄積用メモリ６０５のＲ／
Ｗサイクルを示す。
Ｗサイクルを示す。
【０１４８】逆拡散符号系列蓄積部６０２は、リセット
時にタイミング信号（ＬＯＡＤ）６１９により逆拡散符
号系列の２５６チップ目の逆拡散符号要素Ｃ２５５を保
持する逆拡散符号系列保持レジスタ６２０から２５６チ
ップ目の逆拡散符号要素Ｃ２５５をロードされる１つの
逆拡散符号系列出力レジスタ（ＤＦＦ）６２１と、巡回
型シフトレジスタとして動作する残りの２５５チップの
逆拡散符号要素を出力する２５５個の逆拡散符号系列出
力レジスタ（ＤＦＦ）６２１と、各段の逆拡散符号系列
出力レジスタ６２１の入力に図において右側に配置され
る前段の逆拡散符号系列出力レジスタ６２１の出力と逆
拡散符号系列保持レジスタ６２０の出力とを選択制御信
号（ＳＥＬ１）６２２により切り替えて接続する２５５
個のセレクタ（ＳＥＬ）６２３とから構成されている。
時にタイミング信号（ＬＯＡＤ）６１９により逆拡散符
号系列の２５６チップ目の逆拡散符号要素Ｃ２５５を保
持する逆拡散符号系列保持レジスタ６２０から２５６チ
ップ目の逆拡散符号要素Ｃ２５５をロードされる１つの
逆拡散符号系列出力レジスタ（ＤＦＦ）６２１と、巡回
型シフトレジスタとして動作する残りの２５５チップの
逆拡散符号要素を出力する２５５個の逆拡散符号系列出
力レジスタ（ＤＦＦ）６２１と、各段の逆拡散符号系列
出力レジスタ６２１の入力に図において右側に配置され
る前段の逆拡散符号系列出力レジスタ６２１の出力と逆
拡散符号系列保持レジスタ６２０の出力とを選択制御信
号（ＳＥＬ１）６２２により切り替えて接続する２５５
個のセレクタ（ＳＥＬ）６２３とから構成されている。
【０１４９】なお、乗算部６０３の０番目のタップへ出
力する図において右から数えて１段目の逆拡散符号系列
出力レジスタ６２１の入力には、乗算部６０３の２５４
番目のタップへ出力する図において右から数えて２５５
段目の逆拡散符号系列出力レジスタ６２１の出力と逆拡
散符号系列の０チップ目の逆拡散符号要素Ｃ０を保持す
る逆拡散符号系列保持レジスタ６２０の出力のいずれか
がセレクタ６２３により切り替え制御されて入力される
ようになっている。
力する図において右から数えて１段目の逆拡散符号系列
出力レジスタ６２１の入力には、乗算部６０３の２５４
番目のタップへ出力する図において右から数えて２５５
段目の逆拡散符号系列出力レジスタ６２１の出力と逆拡
散符号系列の０チップ目の逆拡散符号要素Ｃ０を保持す
る逆拡散符号系列保持レジスタ６２０の出力のいずれか
がセレクタ６２３により切り替え制御されて入力される
ようになっている。
【０１５０】入力選択制御信号（ＳＥＬ１）６２２は、
リセット直後の最初のサンプリングクロック（ＣＬＫ
０）６２４周期にセレクタ６２３が各逆拡散符号系列保
持レジスタ６２０を選択するような選択信号を出力し、
その結果、図において右から数えて１段目の逆拡散符号
系列出力レジスタ６２１に逆拡散符号要素Ｃ０が、…、
また、図において右から数えて２５５段目の逆拡散符号
系列出力レジスタ６２１に逆拡散符号要素Ｃ２５４がロ
ードされ、次のサンプリングクロック周期に、図におい
て右から数えて２段目の逆拡散符号系列出力レジスタ６
２１に逆拡散符号要素Ｃ０が、…、また、１段目の逆拡
散符号系列出力レジスタ６２１に逆拡散符号要素Ｃ２５
４がシフトし、以降、サンプリングクロック周期毎に逆
拡散符号系列が逆拡散符号系列出力レジスタ６２１の中
をシフトしていく。
リセット直後の最初のサンプリングクロック（ＣＬＫ
０）６２４周期にセレクタ６２３が各逆拡散符号系列保
持レジスタ６２０を選択するような選択信号を出力し、
その結果、図において右から数えて１段目の逆拡散符号
系列出力レジスタ６２１に逆拡散符号要素Ｃ０が、…、
また、図において右から数えて２５５段目の逆拡散符号
系列出力レジスタ６２１に逆拡散符号要素Ｃ２５４がロ
ードされ、次のサンプリングクロック周期に、図におい
て右から数えて２段目の逆拡散符号系列出力レジスタ６
２１に逆拡散符号要素Ｃ０が、…、また、１段目の逆拡
散符号系列出力レジスタ６２１に逆拡散符号要素Ｃ２５
４がシフトし、以降、サンプリングクロック周期毎に逆
拡散符号系列が逆拡散符号系列出力レジスタ６２１の中
をシフトしていく。
【０１５１】乗算部６０３は、ｍビット×１ビットの乗
算を行う２５６個の乗算器６２５から構成されている。
受信系列データが負数の場合に２の補数で表現され、逆
拡散符号要素の“１”が“０”で、“−１”が“１”で
表現される場合は、乗算器６２５は、逆拡散符号要素が
“０”の場合はｍビットの受信データをそのまま出力
し、逆拡散符号要素が“１”の場合はｍビットの受信デ
ータを全ビット反転して、１を加算し、受信データの２
の補数を出力するようにすれば良い。
算を行う２５６個の乗算器６２５から構成されている。
受信系列データが負数の場合に２の補数で表現され、逆
拡散符号要素の“１”が“０”で、“−１”が“１”で
表現される場合は、乗算器６２５は、逆拡散符号要素が
“０”の場合はｍビットの受信データをそのまま出力
し、逆拡散符号要素が“１”の場合はｍビットの受信デ
ータを全ビット反転して、１を加算し、受信データの２
の補数を出力するようにすれば良い。
【０１５２】加算部６０４は、ｍビットのデータを２５
６個加算可能な加算器（図示省略）から構成されてい
る。そして、乗算部６０３の乗算器６２５による乗算結
果を加算部６０４の加算器で加算することにより、受信
系列と逆拡散符号系列との相関値ｏ（ｉ）６２６を、４
倍オーバーサンプリングクロック周期毎に得ることがで
きる。
６個加算可能な加算器（図示省略）から構成されてい
る。そして、乗算部６０３の乗算器６２５による乗算結
果を加算部６０４の加算器で加算することにより、受信
系列と逆拡散符号系列との相関値ｏ（ｉ）６２６を、４
倍オーバーサンプリングクロック周期毎に得ることがで
きる。
【０１５３】このコードシフト型デジタルマッチドフィ
ルタの動作を数式で表わすと、以下のようになる。 ｏ（ｉ）＝ｃ（０）ｒ｛ｉ−（Ｋ−１）ｎ｝＋ｃ（１）
ｒ｛ｉ−（Ｋ−２）ｎ｝＋…＋ｃ（Ｋ−２）ｒ（ｉ−
ｎ）＋ｃ（Ｋ−１）ｒ（ｉ） ｏ（ｉ＋１）＝ｃ（０）ｒ｛ｉ＋１−（Ｋ−１）ｎ｝＋
ｃ（１）ｒ｛ｉ＋１−（Ｋ−２）ｎ｝＋…＋ｃ（Ｋ−
２）ｒ（ｉ＋１−ｎ）＋ｃ（Ｋ−１）ｒ（ｉ＋１） ． ． ． ｏ（ｉ＋ｎ−１）＝ｃ（０）ｒ｛ｉ＋ｎ−１−（Ｋ−
１）ｎ｝＋ｃ（１）ｒ｛ｉ＋ｎ−１−（Ｋ−２）ｎ｝＋
…＋ｃ（Ｋ−２）ｒ（ｉ−１）＋ｃ（Ｋ−１）ｒ（ｉ＋
ｎ−１） ｏ（ｉ＋ｎ）＝ｃ（Ｋ−２）ｒ（ｉ）＋ｃ（０）ｒ｛ｉ
−（Ｋ−２）ｎ｝＋…＋ｃ（Ｋ−３）ｒ（ｉ−ｎ）＋ｃ
（Ｋ−１）ｒ（ｉ＋ｎ） ． ． ． 上記の動作は、図１７に示した第２のデータシフト型の
デジタルマッチドフィルタによる相関値出力の動作と同
様であることが分かる。
ルタの動作を数式で表わすと、以下のようになる。 ｏ（ｉ）＝ｃ（０）ｒ｛ｉ−（Ｋ−１）ｎ｝＋ｃ（１）
ｒ｛ｉ−（Ｋ−２）ｎ｝＋…＋ｃ（Ｋ−２）ｒ（ｉ−
ｎ）＋ｃ（Ｋ−１）ｒ（ｉ） ｏ（ｉ＋１）＝ｃ（０）ｒ｛ｉ＋１−（Ｋ−１）ｎ｝＋
ｃ（１）ｒ｛ｉ＋１−（Ｋ−２）ｎ｝＋…＋ｃ（Ｋ−
２）ｒ（ｉ＋１−ｎ）＋ｃ（Ｋ−１）ｒ（ｉ＋１） ． ． ． ｏ（ｉ＋ｎ−１）＝ｃ（０）ｒ｛ｉ＋ｎ−１−（Ｋ−
１）ｎ｝＋ｃ（１）ｒ｛ｉ＋ｎ−１−（Ｋ−２）ｎ｝＋
…＋ｃ（Ｋ−２）ｒ（ｉ−１）＋ｃ（Ｋ−１）ｒ（ｉ＋
ｎ−１） ｏ（ｉ＋ｎ）＝ｃ（Ｋ−２）ｒ（ｉ）＋ｃ（０）ｒ｛ｉ
−（Ｋ−２）ｎ｝＋…＋ｃ（Ｋ−３）ｒ（ｉ−ｎ）＋ｃ
（Ｋ−１）ｒ（ｉ＋ｎ） ． ． ． 上記の動作は、図１７に示した第２のデータシフト型の
デジタルマッチドフィルタによる相関値出力の動作と同
様であることが分かる。
【０１５４】上記４倍オーバーサンプリングクロック周
期毎の加算結果の相関値が最大となるタイミングより、
受信信号が拡散されたタイミングを抽出する、即ち、同
期捕捉を行うことができる。
期毎の加算結果の相関値が最大となるタイミングより、
受信信号が拡散されたタイミングを抽出する、即ち、同
期捕捉を行うことができる。
【０１５５】以上、説明したように、図１５に示した従
来例において（２５６×４）個のｍビットメモリから構
成されていた受信系列蓄積部が、本実施の形態において
は（２５５×４）個のｍビットメモリで構成することが
可能となり、ｎｍ個の単位メモリ要素を削減可能とな
り、オーバーサンプリングレートｎ（本実施の形態にお
いてはｎ＝４）、入力受信データのビット幅ｍが大きい
場合は、大いに回路規模削減の効果がある。また、コー
ドシフト型の構成において、同期捕捉回路を実現したた
め、データシフト型の構成に比して、消費電力も大きく
削減することができるという大きな効果がある。
来例において（２５６×４）個のｍビットメモリから構
成されていた受信系列蓄積部が、本実施の形態において
は（２５５×４）個のｍビットメモリで構成することが
可能となり、ｎｍ個の単位メモリ要素を削減可能とな
り、オーバーサンプリングレートｎ（本実施の形態にお
いてはｎ＝４）、入力受信データのビット幅ｍが大きい
場合は、大いに回路規模削減の効果がある。また、コー
ドシフト型の構成において、同期捕捉回路を実現したた
め、データシフト型の構成に比して、消費電力も大きく
削減することができるという大きな効果がある。
【０１５６】（第５の実施の形態）次に、本発明の第５
の実施の形態を図８及び図９に基づき説明する。
の実施の形態を図８及び図９に基づき説明する。
【０１５７】本実施の形態は、上述した第４の実施の形
態の同期捕捉回路において、受信系列データを蓄積する
蓄積要素である（２５５×４）個の１アドレス分のメモ
リの代わりに、２５５個の４アドレス分のメモリを設け
たものである。
態の同期捕捉回路において、受信系列データを蓄積する
蓄積要素である（２５５×４）個の１アドレス分のメモ
リの代わりに、２５５個の４アドレス分のメモリを設け
たものである。
【０１５８】図８は、本実施の形態に係る同期捕捉回路
におけるオーバーサンプリングレートｎ＝４、拡散比Ｋ
＝２５６の場合のメモリによるコードシフト型デジタル
マッチドフィルタの構成を示すブロック図である。
におけるオーバーサンプリングレートｎ＝４、拡散比Ｋ
＝２５６の場合のメモリによるコードシフト型デジタル
マッチドフィルタの構成を示すブロック図である。
【０１５９】同図において、８０１は受信系列蓄積部、
８０２は逆拡散符号系列蓄積部、８０３は乗算部、８０
４は加算部である。
８０２は逆拡散符号系列蓄積部、８０３は乗算部、８０
４は加算部である。
【０１６０】受信系列蓄積部８０１は、入出力バスが統
合された４アドレス分の容量のｍビット幅のメモリ（Ｍ
ＥＭ）８０５を２５５個有し、受信系列データｒ（ｉ）
８０６を後述するＲ／Ｗ制御部８１７の出力であるリー
ド／ライト制御信号（Ｒ／Ｗ）８１６によって制御され
るトライステートバッファ８０７を介して各メモリ８０
５の入出力バスに接続される。受信系列蓄積部８０１
は、書き込み制御８０８により４倍オーバーサンプリン
グクロック（４ＣＬＫ０）８０９周期のライト期間毎に
２５５個のメモリ８０５のうちの１つのメモリ８０５の
４つのうちの１つのアドレスを順次選択して受信系列デ
ータｒ（ｉ）８０６を書き込み蓄積していくサーキュラ
ーバッファとして動作する。
合された４アドレス分の容量のｍビット幅のメモリ（Ｍ
ＥＭ）８０５を２５５個有し、受信系列データｒ（ｉ）
８０６を後述するＲ／Ｗ制御部８１７の出力であるリー
ド／ライト制御信号（Ｒ／Ｗ）８１６によって制御され
るトライステートバッファ８０７を介して各メモリ８０
５の入出力バスに接続される。受信系列蓄積部８０１
は、書き込み制御８０８により４倍オーバーサンプリン
グクロック（４ＣＬＫ０）８０９周期のライト期間毎に
２５５個のメモリ８０５のうちの１つのメモリ８０５の
４つのうちの１つのアドレスを順次選択して受信系列デ
ータｒ（ｉ）８０６を書き込み蓄積していくサーキュラ
ーバッファとして動作する。
【０１６１】４個づつの受信系列データｒ（ｉ）８０６
を蓄積する２５５個の各メモリ８０５においては、４倍
オーバーサンプリングクロック周期毎に、アドレスカウ
ンタ（ＡＤＤＲＥＳＳ ＣＯＵＮＴＥＲ）８１０の出力
のうち４倍オーバーサンプリングクロック（４ＣＬＫ
０）８０９を４分周した下位２ビットの４進２ビット出
力から成るアドレス信号（Ａ）８１１により４つのうち
の１つのアドレスのメモリの出力が巡回的に選択され
て、レジスタ（ＤＦＦ）８１２を介して乗算部８０３に
出力される。
を蓄積する２５５個の各メモリ８０５においては、４倍
オーバーサンプリングクロック周期毎に、アドレスカウ
ンタ（ＡＤＤＲＥＳＳ ＣＯＵＮＴＥＲ）８１０の出力
のうち４倍オーバーサンプリングクロック（４ＣＬＫ
０）８０９を４分周した下位２ビットの４進２ビット出
力から成るアドレス信号（Ａ）８１１により４つのうち
の１つのアドレスのメモリの出力が巡回的に選択され
て、レジスタ（ＤＦＦ）８１２を介して乗算部８０３に
出力される。
【０１６２】レジスタ８１２は、ラッチ（ＬＡＴＣＨ）
制御部８１３の制御により４倍オーバーサンプリングク
ロック周期のリードサイクルのメモリ８０５の出力を取
り込み、４倍オーバーサンプリングクロック周期と同一
の期間（Ｔ０／４）を保持する。ラッチ制御部８１３に
は、４倍オーバーサンプリングクロック（４ＣＬＫ０）
８１４が入力する。
制御部８１３の制御により４倍オーバーサンプリングク
ロック周期のリードサイクルのメモリ８０５の出力を取
り込み、４倍オーバーサンプリングクロック周期と同一
の期間（Ｔ０／４）を保持する。ラッチ制御部８１３に
は、４倍オーバーサンプリングクロック（４ＣＬＫ０）
８１４が入力する。
【０１６３】メモリ８０５の書き込み制御部８０８は、
４倍オーバーサンプリングクロック（４ＣＬＫ０）８０
９をカウントする（２５５×４）進１０ビットカウンタ
から成るアドレスカウンタ（ＡＤＤＲＥＳＳ ＣＯＵＮ
ＴＥＲ）８１０と、該アドレスカウンタ８１０の上位８
ビット出力を入力として２５５個のチップセレクト信号
を各々メモリ８０５に出力するデコーダ（ＤＥＣＯＤＥ
Ｒ）８１５と、メモリ８０５のリード／ライト制御信号
（Ｒ／Ｗ）８１６を生成するＲ／Ｗ制御部８１７とから
構成されている。
４倍オーバーサンプリングクロック（４ＣＬＫ０）８０
９をカウントする（２５５×４）進１０ビットカウンタ
から成るアドレスカウンタ（ＡＤＤＲＥＳＳ ＣＯＵＮ
ＴＥＲ）８１０と、該アドレスカウンタ８１０の上位８
ビット出力を入力として２５５個のチップセレクト信号
を各々メモリ８０５に出力するデコーダ（ＤＥＣＯＤＥ
Ｒ）８１５と、メモリ８０５のリード／ライト制御信号
（Ｒ／Ｗ）８１６を生成するＲ／Ｗ制御部８１７とから
構成されている。
【０１６４】なお、各メモリ８０５のアドレスには、０
番目から３番目のアドレスを示す２ビットのアドレス信
号（Ａ）８１１が入力されているものとする。
番目から３番目のアドレスを示す２ビットのアドレス信
号（Ａ）８１１が入力されているものとする。
【０１６５】図９に、データ蓄積用メモリ８０５のＲ／
Ｗサイクルを示す。
Ｗサイクルを示す。
【０１６６】逆拡散符号系列蓄積部８０２は、リセット
時にタイミング信号（ＬＯＡＤ）８１８により逆拡散符
号系列の２５６チップ目の逆拡散符号要素Ｃ２５５を保
持する逆拡散符号系列保持レジスタ８１９から２５６チ
ップ目の逆拡散符号要素Ｃ２５５をロードされる１つの
逆拡散符号系列出力レジスタ（ＤＦＦ）８２０と、巡回
型シフトレジスタとして動作する残りの２５５チップの
逆拡散符号要素を出力する２５５個の逆拡散符号系列出
力レジスタ（ＤＦＦ）８２０と、各段の逆拡散符号系列
出力レジスタ８２０の入力に図において右側に配置され
る前段の逆拡散符号系列出力レジスタ８２０の出力と逆
拡散符号系列保持レジスタ８１９の出力とを選択制御信
号（ＳＥＬ１）８２１により切り替えて接続する２５５
個のセレクタ（ＳＥＬ）８２２とから構成されている。
時にタイミング信号（ＬＯＡＤ）８１８により逆拡散符
号系列の２５６チップ目の逆拡散符号要素Ｃ２５５を保
持する逆拡散符号系列保持レジスタ８１９から２５６チ
ップ目の逆拡散符号要素Ｃ２５５をロードされる１つの
逆拡散符号系列出力レジスタ（ＤＦＦ）８２０と、巡回
型シフトレジスタとして動作する残りの２５５チップの
逆拡散符号要素を出力する２５５個の逆拡散符号系列出
力レジスタ（ＤＦＦ）８２０と、各段の逆拡散符号系列
出力レジスタ８２０の入力に図において右側に配置され
る前段の逆拡散符号系列出力レジスタ８２０の出力と逆
拡散符号系列保持レジスタ８１９の出力とを選択制御信
号（ＳＥＬ１）８２１により切り替えて接続する２５５
個のセレクタ（ＳＥＬ）８２２とから構成されている。
【０１６７】なお、乗算部８０３の０番目のタップへ出
力する図において右から数えて１段目の逆拡散符号系列
出力レジスタ８２０の入力には、乗算部８０３の２５４
番目のタップへ出力する図において右から数えて２５５
段目の逆拡散符号系列出力レジスタ８２０の出力と逆拡
散符号系列の０チップ目の逆拡散符号要素Ｃ０を保持す
る逆拡散符号系列保持レジスタ８１９の出力のいずれか
がセレクタ８２２により切り替え制御されて入力される
ようになっている。
力する図において右から数えて１段目の逆拡散符号系列
出力レジスタ８２０の入力には、乗算部８０３の２５４
番目のタップへ出力する図において右から数えて２５５
段目の逆拡散符号系列出力レジスタ８２０の出力と逆拡
散符号系列の０チップ目の逆拡散符号要素Ｃ０を保持す
る逆拡散符号系列保持レジスタ８１９の出力のいずれか
がセレクタ８２２により切り替え制御されて入力される
ようになっている。
【０１６８】入力選択制御信号（ＳＥＬ１）８２１は、
リセット直後の最初のサンプリングクロック（ＣＬＫ
０）８２３周期にセレクタ８２２が各逆拡散符号系列保
持レジスタ８１９を選択するような選択信号を出力し、
その結果、図において右から数えて１段目の逆拡散符号
系列出力レジスタ８２０に逆拡散符号要素Ｃ０が、…、
また、図において右から数えて２５５段目の逆拡散符号
系列出力用レジスタ８２０に逆拡散符号要素Ｃ２５４が
ロードされ、次のサンプリングクロック周期に、図にお
いて右から数えて２段目の逆拡散符号系列出力レジスタ
８２０に逆拡散符号要素Ｃ０が、…、また、１段目の逆
拡散符号系列出力レジスタ８２０に逆拡散符号要素Ｃ２
５４がシフトし、以降、サンプリングクロック周期毎に
逆拡散符号系列が逆拡散符号系列出力レジスタ８２０の
中をシフトしていく。
リセット直後の最初のサンプリングクロック（ＣＬＫ
０）８２３周期にセレクタ８２２が各逆拡散符号系列保
持レジスタ８１９を選択するような選択信号を出力し、
その結果、図において右から数えて１段目の逆拡散符号
系列出力レジスタ８２０に逆拡散符号要素Ｃ０が、…、
また、図において右から数えて２５５段目の逆拡散符号
系列出力用レジスタ８２０に逆拡散符号要素Ｃ２５４が
ロードされ、次のサンプリングクロック周期に、図にお
いて右から数えて２段目の逆拡散符号系列出力レジスタ
８２０に逆拡散符号要素Ｃ０が、…、また、１段目の逆
拡散符号系列出力レジスタ８２０に逆拡散符号要素Ｃ２
５４がシフトし、以降、サンプリングクロック周期毎に
逆拡散符号系列が逆拡散符号系列出力レジスタ８２０の
中をシフトしていく。
【０１６９】乗算部８０３は、ｍビット×１ビットの乗
算を行う２５６個の乗算器８２４から構成されている。
受信系列データが負数の場合に２の補数で表現され、逆
拡散符号要素の“１”が“０”で、“−１”が“１”で
表現される場合は、乗算器８２４は、逆拡散符号要素が
“０”の場合はｍビットの受信データをそのまま出力
し、逆拡散符号要素が“１”の場合はｍビットの受信デ
ータを全ビット反転して、１を加算し、受信データの２
の補数を出力するようにすれば良い。
算を行う２５６個の乗算器８２４から構成されている。
受信系列データが負数の場合に２の補数で表現され、逆
拡散符号要素の“１”が“０”で、“−１”が“１”で
表現される場合は、乗算器８２４は、逆拡散符号要素が
“０”の場合はｍビットの受信データをそのまま出力
し、逆拡散符号要素が“１”の場合はｍビットの受信デ
ータを全ビット反転して、１を加算し、受信データの２
の補数を出力するようにすれば良い。
【０１７０】加算部８０４は、ｍビットのデータを２５
６個加算可能な加算器（図示省略）から構成されてい
る。そして、乗算部８０３の乗算器８２４による乗算結
果を加算部８０４の加算器で加算することにより、受信
系列と逆拡散符号系列との相関値ｏ（ｉ）８２５を、４
倍オーバーサンプリングクロック周期毎に得ることがで
きる。
６個加算可能な加算器（図示省略）から構成されてい
る。そして、乗算部８０３の乗算器８２４による乗算結
果を加算部８０４の加算器で加算することにより、受信
系列と逆拡散符号系列との相関値ｏ（ｉ）８２５を、４
倍オーバーサンプリングクロック周期毎に得ることがで
きる。
【０１７１】上記構成において、本実施の形態に係るコ
ードシフト型のデジタルマッチドフィルタの動作を数式
で表わすと、以下のようになる。 ｏ（ｉ）＝ｃ（０）ｒ｛ｉ−（Ｋ−１）ｎ｝＋ｃ（１）
ｒ｛ｉ−（Ｋ−２）ｎ｝＋…＋ｃ（Ｋ−２）ｒ（ｉ−
ｎ）＋ｃ（Ｋ−１）ｒ（ｉ） ｏ（ｉ＋１）＝ｃ（０）ｒ｛ｉ＋１−（Ｋ−１）ｎ｝＋
ｃ（１）ｒ｛ｉ＋１−（Ｋ−２）ｎ｝＋…＋ｃ（Ｋ−
２）ｒ（ｉ＋１−ｎ）＋ｃ（Ｋ−１）ｒ（ｉ＋１） ． ． ． ｏ（ｉ＋ｎ−１）＝ｃ（０）ｒ｛ｉ＋ｎ−１−（Ｋ−
１）ｎ｝＋ｃ（１）ｒ｛ｉ＋ｎ−１−（Ｋ−２）ｎ｝＋
…＋ｃ（Ｋ−２）ｒ（ｉ−１）＋ｃ（Ｋ−１）ｒ（ｉ＋
ｎ−１） ｏ（ｉ＋ｎ）＝ｃ（Ｋ−２）ｒ（ｉ）＋ｃ（０）ｒ｛ｉ
−（Ｋ−２）ｎ｝＋…＋ｃ（Ｋ−３）ｒ（ｉ−ｎ）＋ｃ
（Ｋ−１）ｒ（ｉ＋ｎ） ． ． ． 上記の動作は、図１７に示した第２のデータシフト型の
デジタルマッチドフィルタによる相関値出力の動作と同
様であることが分かる。
ードシフト型のデジタルマッチドフィルタの動作を数式
で表わすと、以下のようになる。 ｏ（ｉ）＝ｃ（０）ｒ｛ｉ−（Ｋ−１）ｎ｝＋ｃ（１）
ｒ｛ｉ−（Ｋ−２）ｎ｝＋…＋ｃ（Ｋ−２）ｒ（ｉ−
ｎ）＋ｃ（Ｋ−１）ｒ（ｉ） ｏ（ｉ＋１）＝ｃ（０）ｒ｛ｉ＋１−（Ｋ−１）ｎ｝＋
ｃ（１）ｒ｛ｉ＋１−（Ｋ−２）ｎ｝＋…＋ｃ（Ｋ−
２）ｒ（ｉ＋１−ｎ）＋ｃ（Ｋ−１）ｒ（ｉ＋１） ． ． ． ｏ（ｉ＋ｎ−１）＝ｃ（０）ｒ｛ｉ＋ｎ−１−（Ｋ−
１）ｎ｝＋ｃ（１）ｒ｛ｉ＋ｎ−１−（Ｋ−２）ｎ｝＋
…＋ｃ（Ｋ−２）ｒ（ｉ−１）＋ｃ（Ｋ−１）ｒ（ｉ＋
ｎ−１） ｏ（ｉ＋ｎ）＝ｃ（Ｋ−２）ｒ（ｉ）＋ｃ（０）ｒ｛ｉ
−（Ｋ−２）ｎ｝＋…＋ｃ（Ｋ−３）ｒ（ｉ−ｎ）＋ｃ
（Ｋ−１）ｒ（ｉ＋ｎ） ． ． ． 上記の動作は、図１７に示した第２のデータシフト型の
デジタルマッチドフィルタによる相関値出力の動作と同
様であることが分かる。
【０１７２】上記４倍オーバーサンプリングクロック周
期毎の加算結果の相関値が最大となるタイミングより、
受信信号が拡散されたタイミングを抽出する、即ち、同
期捕捉を行うことができる。
期毎の加算結果の相関値が最大となるタイミングより、
受信信号が拡散されたタイミングを抽出する、即ち、同
期捕捉を行うことができる。
【０１７３】以上、説明したように、図１５に示した従
来例において、（２５６×４）個のｍビット幅のメモリ
から構成されていた受信系列蓄積部が、本実施の形態に
おいては２５５個の４アドレス分のｍビット幅のメモリ
で構成可能となり、ｎｍ個の単位メモリ要素を削減可能
となり、オーバーサンプリングレートｎ（本実施の形態
においてはｎ＝４）、入力受信データのビット幅ｍが大
きい場合は大いに回路規模削減の効果がある。
来例において、（２５６×４）個のｍビット幅のメモリ
から構成されていた受信系列蓄積部が、本実施の形態に
おいては２５５個の４アドレス分のｍビット幅のメモリ
で構成可能となり、ｎｍ個の単位メモリ要素を削減可能
となり、オーバーサンプリングレートｎ（本実施の形態
においてはｎ＝４）、入力受信データのビット幅ｍが大
きい場合は大いに回路規模削減の効果がある。
【０１７４】また、図６に示した本発明の第４の実施の
形態において、（２５５×４）個のメモリを選択するた
めに必要であった１０ビットのデコード回路が、本実施
の形態においては２５５個のメモリを選択する８ビット
のデコード回路で済み、デコード回路の規模が２ビット
分削減可能となる。
形態において、（２５５×４）個のメモリを選択するた
めに必要であった１０ビットのデコード回路が、本実施
の形態においては２５５個のメモリを選択する８ビット
のデコード回路で済み、デコード回路の規模が２ビット
分削減可能となる。
【０１７５】また、図６に示した本発明の第４の実施の
形態において、各乗算器へ出力するために４個のメモリ
の出力を１つに多重するセレクタ回路が必要であった
が、本実施の形態においては、４個分の受信系列データ
を１つのメモリの異なるアドレスに蓄積し、メモリの出
力を１つのレジスタに保持することにより、本発明の第
４の実施の形態において必要であった回路規模の大きい
２５５個のセレクタ回路を不要とし、回路規模の比較的
小さくて済む２５５個のｍビット幅のフリップフロップ
を設けることで済ませることができ、更なる回路規模削
減の効果がある。
形態において、各乗算器へ出力するために４個のメモリ
の出力を１つに多重するセレクタ回路が必要であった
が、本実施の形態においては、４個分の受信系列データ
を１つのメモリの異なるアドレスに蓄積し、メモリの出
力を１つのレジスタに保持することにより、本発明の第
４の実施の形態において必要であった回路規模の大きい
２５５個のセレクタ回路を不要とし、回路規模の比較的
小さくて済む２５５個のｍビット幅のフリップフロップ
を設けることで済ませることができ、更なる回路規模削
減の効果がある。
【０１７６】更に、コードシフト型の構成において、同
期捕捉回路を実現したため、データシフト型の構成に比
して、低消費電力も大幅に削減できるという大きな効果
がある。
期捕捉回路を実現したため、データシフト型の構成に比
して、低消費電力も大幅に削減できるという大きな効果
がある。
【０１７７】（第６の実施の形態）次に、本発明の第６
の実施の形態を図１０及び図１１に基づき説明する。
の実施の形態を図１０及び図１１に基づき説明する。
【０１７８】本実施の形態は、上述した第４の実施の形
態の同期捕捉回路において、受信系列データを蓄積する
蓄積要素である（２５５×４）個の１アドレス分のメモ
リの代わりに、１２８個の８アドレス分のメモリを設け
たものである。
態の同期捕捉回路において、受信系列データを蓄積する
蓄積要素である（２５５×４）個の１アドレス分のメモ
リの代わりに、１２８個の８アドレス分のメモリを設け
たものである。
【０１７９】図１０は、本実施の形態に係る同期捕捉回
路におけるオーバーサンプリングレートｎ＝４、拡散比
Ｋ＝２５６の場合のメモリによるコードシフト型デジタ
ルマッチドフィルタの構成を示すブロック図である。
路におけるオーバーサンプリングレートｎ＝４、拡散比
Ｋ＝２５６の場合のメモリによるコードシフト型デジタ
ルマッチドフィルタの構成を示すブロック図である。
【０１８０】同図において、１００１は受信系列蓄積
部、１００２は逆拡散符号系列蓄積部、１００３は乗算
部、１００４は加算部である。
部、１００２は逆拡散符号系列蓄積部、１００３は乗算
部、１００４は加算部である。
【０１８１】受信系列蓄積部１００１は、入出力バスが
統合された２タップ分８アドレス分の容量のｍビット幅
のメモリ（ＭＥＭ）１００５を１２８個有し、受信系列
データｒ（ｉ）１００６は後述するＲ／Ｗ制御部１０１
７の出力であるリード／ライト制御信号（Ｒ／Ｗ）１０
１６によって制御されるトライステートバッファ１００
７を介して各メモリ１００５の入出力バスに接続され
る。受信系列蓄積部１００１は、書き込み制御部１００
８により４倍オーバーサンプリングクロック（４ＣＬＫ
０）１００９周期のライト期間毎に、１２８個のメモリ
１００５のうちの１つのメモリ１００５の８つのうちの
１つのアドレスをアドレスカウンタ（ＡＤＤＲＥＳＳ
ＣＯＵＮＴＥＲ）１０１０の出力のうち４倍オーバーサ
ンプリングクロック（４ＣＬＫ０）１００９を８分周し
た下位３ビット出力から成るライト用アドレス信号
（Ａ）１０１１により、順次選択して受信系列データｒ
（ｉ）１００６を書き込み蓄積していくサーキュラーバ
ッファとして動作する。
統合された２タップ分８アドレス分の容量のｍビット幅
のメモリ（ＭＥＭ）１００５を１２８個有し、受信系列
データｒ（ｉ）１００６は後述するＲ／Ｗ制御部１０１
７の出力であるリード／ライト制御信号（Ｒ／Ｗ）１０
１６によって制御されるトライステートバッファ１００
７を介して各メモリ１００５の入出力バスに接続され
る。受信系列蓄積部１００１は、書き込み制御部１００
８により４倍オーバーサンプリングクロック（４ＣＬＫ
０）１００９周期のライト期間毎に、１２８個のメモリ
１００５のうちの１つのメモリ１００５の８つのうちの
１つのアドレスをアドレスカウンタ（ＡＤＤＲＥＳＳ
ＣＯＵＮＴＥＲ）１０１０の出力のうち４倍オーバーサ
ンプリングクロック（４ＣＬＫ０）１００９を８分周し
た下位３ビット出力から成るライト用アドレス信号
（Ａ）１０１１により、順次選択して受信系列データｒ
（ｉ）１００６を書き込み蓄積していくサーキュラーバ
ッファとして動作する。
【０１８２】８個づつの受信系列データｒ（ｉ）１００
６を蓄積する１２８個の各メモリ１００５（但し、メモ
リ１００５の１つのみ４個の受信系列データｒ（ｉ）１
００６を蓄積する。）においては、４倍オーバーサンプ
リングクロック周期毎に、アドレスカウンタ（ＡＤＤＲ
ＥＳＳ ＣＯＵＮＴＥＲ）１０１０の出力のうち４倍オ
ーバーサンプリングクロック（４ＣＬＫ０）１００９を
８分周した下位３ビット出力を元にして生成されたリー
ド用アドレス信号（Ａ）１０１１により８つのうちの２
つのアドレスのメモリの出力が選択されて、レジスタ
（ＤＦＦ）１０１２を介して乗算部１００３に出力され
る。
６を蓄積する１２８個の各メモリ１００５（但し、メモ
リ１００５の１つのみ４個の受信系列データｒ（ｉ）１
００６を蓄積する。）においては、４倍オーバーサンプ
リングクロック周期毎に、アドレスカウンタ（ＡＤＤＲ
ＥＳＳ ＣＯＵＮＴＥＲ）１０１０の出力のうち４倍オ
ーバーサンプリングクロック（４ＣＬＫ０）１００９を
８分周した下位３ビット出力を元にして生成されたリー
ド用アドレス信号（Ａ）１０１１により８つのうちの２
つのアドレスのメモリの出力が選択されて、レジスタ
（ＤＦＦ）１０１２を介して乗算部１００３に出力され
る。
【０１８３】レジスタ１０１２は、ラッチ（ＬＡＴＣ
Ｈ）制御部１０１３の制御により４倍オーバーサンプリ
ングクロック周期のリードサイクルのメモリ１００５の
出力を取り込み、４倍オーバーサンプリングクロック周
期と同一の期間（Ｔ０／４）を保持する。ラッチ制御部
１０１３には、４倍オーバーサンプリングクロック（４
ＣＬＫ０）１０１４が入力する。
Ｈ）制御部１０１３の制御により４倍オーバーサンプリ
ングクロック周期のリードサイクルのメモリ１００５の
出力を取り込み、４倍オーバーサンプリングクロック周
期と同一の期間（Ｔ０／４）を保持する。ラッチ制御部
１０１３には、４倍オーバーサンプリングクロック（４
ＣＬＫ０）１０１４が入力する。
【０１８４】メモリ１００５の書き込み制御部１００８
は、４倍オーバーサンプリングクロック（４ＣＬＫ０）
１００９をカウントする（２５５×４）進１０ビットカ
ウンタから成るアドレスカウンタ（ＡＤＤＲＥＳＳ Ｃ
ＯＵＮＴＥＲ）１０１０と、該アドレスカウンタ１０１
０の上位７ビット出力を入力として１２８個のチップセ
レクト信号を各々メモリ１００５に出力するデコーダ
（ＤＥＣＯＤＥＲ）１０１５と、メモリ１００５のリー
ド／ライト制御信号（Ｒ／Ｗ）１０１６を生成するＲ／
Ｗ制御部１０１７とから構成されている。但し、アドレ
スカウンタ（ＡＤＤＲＥＳＳ ＣＯＵＮＴＥＲ）１０１
０には不図示のライト用アドレスとリード用アドレスと
の切替制御部とカウンタの出力をリード用アドレスに変
換する変換部を含むものとする。
は、４倍オーバーサンプリングクロック（４ＣＬＫ０）
１００９をカウントする（２５５×４）進１０ビットカ
ウンタから成るアドレスカウンタ（ＡＤＤＲＥＳＳ Ｃ
ＯＵＮＴＥＲ）１０１０と、該アドレスカウンタ１０１
０の上位７ビット出力を入力として１２８個のチップセ
レクト信号を各々メモリ１００５に出力するデコーダ
（ＤＥＣＯＤＥＲ）１０１５と、メモリ１００５のリー
ド／ライト制御信号（Ｒ／Ｗ）１０１６を生成するＲ／
Ｗ制御部１０１７とから構成されている。但し、アドレ
スカウンタ（ＡＤＤＲＥＳＳ ＣＯＵＮＴＥＲ）１０１
０には不図示のライト用アドレスとリード用アドレスと
の切替制御部とカウンタの出力をリード用アドレスに変
換する変換部を含むものとする。
【０１８５】なお、各メモリ１００５のアドレスには、
０番目から７番目のアドレスを示すアドレス信号（Ａ）
１０１１が入力されているものとする。
０番目から７番目のアドレスを示すアドレス信号（Ａ）
１０１１が入力されているものとする。
【０１８６】図１１に、データ蓄積用メモリ１００５の
Ｒ／Ｗサイクルを示す。
Ｒ／Ｗサイクルを示す。
【０１８７】逆拡散符号系列蓄積部１００２は、リセッ
ト時にタイミング信号（ＬＯＡＤ）１０１８により逆拡
散符号系列の２５６チップ目の逆拡散符号要素Ｃ２５５
を保持する逆拡散符号系列保持レジスタ１０１９から２
５６チップ目の逆拡散符号要素Ｃ２５５をロードされる
１つの逆拡散符号系列出力レジスタ（ＤＦＦ）１０２０
と、巡回型シフトレジスタとして動作する残りの２５５
チップの逆拡散符号要素を出力する２５５個の逆拡散符
号系列出力レジスタ（ＤＦＦ）１０２０と、各段の逆拡
散符号系列出力レジスタ１０２０の入力に図において右
側に配置される前段の逆拡散符号系列出力レジスタ１０
２０の出力と逆拡散符号系列保持レジスタ１０１９の出
力とを選択制御信号（ＳＥＬ１）１０２１により切り替
えて接続する２５５個のセレクタ（ＳＥＬ）１０２２と
から構成されている。
ト時にタイミング信号（ＬＯＡＤ）１０１８により逆拡
散符号系列の２５６チップ目の逆拡散符号要素Ｃ２５５
を保持する逆拡散符号系列保持レジスタ１０１９から２
５６チップ目の逆拡散符号要素Ｃ２５５をロードされる
１つの逆拡散符号系列出力レジスタ（ＤＦＦ）１０２０
と、巡回型シフトレジスタとして動作する残りの２５５
チップの逆拡散符号要素を出力する２５５個の逆拡散符
号系列出力レジスタ（ＤＦＦ）１０２０と、各段の逆拡
散符号系列出力レジスタ１０２０の入力に図において右
側に配置される前段の逆拡散符号系列出力レジスタ１０
２０の出力と逆拡散符号系列保持レジスタ１０１９の出
力とを選択制御信号（ＳＥＬ１）１０２１により切り替
えて接続する２５５個のセレクタ（ＳＥＬ）１０２２と
から構成されている。
【０１８８】なお、乗算部１００３の０番目のタップへ
出力する図において右から数えて１段目の逆拡散符号系
列出力レジスタ１０２０の入力には、乗算部１００３の
２５４番目のタップへ出力する図において右から数えて
２５５段目の逆拡散符号系列出力レジスタ１０２０の出
力と逆拡散符号系列の０チップ目の逆拡散符号要素Ｃ０
を保持する逆拡散符号系列保持レジスタ１０１９の出力
のいずれかがセレクタ１０２２により切り替え制御され
て入力されるようになっている。
出力する図において右から数えて１段目の逆拡散符号系
列出力レジスタ１０２０の入力には、乗算部１００３の
２５４番目のタップへ出力する図において右から数えて
２５５段目の逆拡散符号系列出力レジスタ１０２０の出
力と逆拡散符号系列の０チップ目の逆拡散符号要素Ｃ０
を保持する逆拡散符号系列保持レジスタ１０１９の出力
のいずれかがセレクタ１０２２により切り替え制御され
て入力されるようになっている。
【０１８９】入力選択制御信号（ＳＥＬ１）１０２１
は、リセット直後の最初のサンプリングクロック（ＣＬ
Ｋ０）１０２３周期にセレクタ１０２２が各逆拡散符号
系列保持レジスタ１０１９を選択するような選択信号を
出力し、その結果、図において右から数えて１段目の逆
拡散符号系列出力レジスタ１０２０に逆拡散符号系列要
素Ｃ０が、…、また、図において右から数えて２５５段
目の逆拡散符号系列出力レジスタ１０２０に逆拡散符号
系列要素Ｃ２５４がロードされ、次のサンプリングクロ
ック周期に、図において右から数えて２段目の逆拡散符
号系列出力レジスタ１０２０に逆拡散符号系列要素Ｃ０
が、…、また、１段目の逆拡散符号系列出力レジスタ１
０２０に逆拡散符号系列要素Ｃ２５４がシフトし、以
降、サンプリングクロック周期毎に逆拡散符号系列が逆
拡散符号系列出力レジスタ１０２０の中をシフトしてい
く。
は、リセット直後の最初のサンプリングクロック（ＣＬ
Ｋ０）１０２３周期にセレクタ１０２２が各逆拡散符号
系列保持レジスタ１０１９を選択するような選択信号を
出力し、その結果、図において右から数えて１段目の逆
拡散符号系列出力レジスタ１０２０に逆拡散符号系列要
素Ｃ０が、…、また、図において右から数えて２５５段
目の逆拡散符号系列出力レジスタ１０２０に逆拡散符号
系列要素Ｃ２５４がロードされ、次のサンプリングクロ
ック周期に、図において右から数えて２段目の逆拡散符
号系列出力レジスタ１０２０に逆拡散符号系列要素Ｃ０
が、…、また、１段目の逆拡散符号系列出力レジスタ１
０２０に逆拡散符号系列要素Ｃ２５４がシフトし、以
降、サンプリングクロック周期毎に逆拡散符号系列が逆
拡散符号系列出力レジスタ１０２０の中をシフトしてい
く。
【０１９０】乗算部１００３は、ｍビット×１ビットの
乗算を行う２５６個の乗算器１０２４から構成されてい
る。受信系列データが負数の場合に２の補数で表現さ
れ、逆拡散符号要素の“１”が“０”で、“−１”が
“１”で表現される場合は、乗算器１０２４は、逆拡散
符号系列要素が“０”の場合はｍビットの受信データを
そのまま出力し、逆拡散符号系列要素が“１”の場合は
ｍビットの受信データを全ビット反転して、１を加算
し、受信データの２の補数を出力するようにすれば良
い。
乗算を行う２５６個の乗算器１０２４から構成されてい
る。受信系列データが負数の場合に２の補数で表現さ
れ、逆拡散符号要素の“１”が“０”で、“−１”が
“１”で表現される場合は、乗算器１０２４は、逆拡散
符号系列要素が“０”の場合はｍビットの受信データを
そのまま出力し、逆拡散符号系列要素が“１”の場合は
ｍビットの受信データを全ビット反転して、１を加算
し、受信データの２の補数を出力するようにすれば良
い。
【０１９１】加算部１００４は、ｍビットのデータを２
５６個加算可能な加算器（図示省略）から構成されてい
る。そして、乗算部１００３の乗算器１０２４による乗
算結果を加算部１００４の加算器で加算することによ
り、受信系列と逆拡散符号系列との相関値ｏ（ｉ）１０
２５を、４倍オーバーサンプリングクロック毎に得るこ
とができる。
５６個加算可能な加算器（図示省略）から構成されてい
る。そして、乗算部１００３の乗算器１０２４による乗
算結果を加算部１００４の加算器で加算することによ
り、受信系列と逆拡散符号系列との相関値ｏ（ｉ）１０
２５を、４倍オーバーサンプリングクロック毎に得るこ
とができる。
【０１９２】上記構成において、本実施の形態に係るコ
ードシフト型のデジタルマッチドフィルタの動作を数式
で表わすと、以下のようになる。 ｏ（ｉ）＝ｃ（０）ｒ｛ｉ−（Ｋ−１）ｎ｝＋ｃ（１）
ｒ｛ｉ−（Ｋ−２）ｎ｝＋…＋ｃ（Ｋ−２）ｒ（ｉ−
ｎ）＋ｃ（Ｋ−１）ｒ（ｉ） ｏ（ｉ＋１）＝ｃ（０）ｒ｛ｉ＋１−（Ｋ−１）ｎ｝＋
ｃ（１）ｒ｛ｉ＋１−（Ｋ−２）ｎ｝＋…＋ｃ（Ｋ−
２）ｒ（ｉ＋１−ｎ）＋ｃ（Ｋ−１）ｒ（ｉ＋１） ． ． ． ｏ（ｉ＋ｎ−１）＝ｃ（０）ｒ｛ｉ＋ｎ−１−（Ｋ−
１）ｎ｝＋ｃ（１）ｒ｛ｉ＋ｎ−１−（Ｋ−２）ｎ｝＋
…＋ｃ（Ｋ−２）ｒ（ｉ−１）＋ｃ（Ｋ−１）ｒ（ｉ＋
ｎ−１） ｏ（ｉ＋ｎ）＝ｃ（Ｋ−２）ｒ（ｉ）＋ｃ（０）ｒ｛ｉ
−（Ｋ−２）ｎ｝＋…＋ｃ（Ｋ−３）ｒ（ｉ−ｎ）＋ｃ
（Ｋ−１）ｒ（ｉ＋ｎ） ． ． ． 上記の動作は、図１７に示した第２のデータシフト型の
デジタルマッチドフィルタによる相関値出力の動作と同
様であることが分かる。
ードシフト型のデジタルマッチドフィルタの動作を数式
で表わすと、以下のようになる。 ｏ（ｉ）＝ｃ（０）ｒ｛ｉ−（Ｋ−１）ｎ｝＋ｃ（１）
ｒ｛ｉ−（Ｋ−２）ｎ｝＋…＋ｃ（Ｋ−２）ｒ（ｉ−
ｎ）＋ｃ（Ｋ−１）ｒ（ｉ） ｏ（ｉ＋１）＝ｃ（０）ｒ｛ｉ＋１−（Ｋ−１）ｎ｝＋
ｃ（１）ｒ｛ｉ＋１−（Ｋ−２）ｎ｝＋…＋ｃ（Ｋ−
２）ｒ（ｉ＋１−ｎ）＋ｃ（Ｋ−１）ｒ（ｉ＋１） ． ． ． ｏ（ｉ＋ｎ−１）＝ｃ（０）ｒ｛ｉ＋ｎ−１−（Ｋ−
１）ｎ｝＋ｃ（１）ｒ｛ｉ＋ｎ−１−（Ｋ−２）ｎ｝＋
…＋ｃ（Ｋ−２）ｒ（ｉ−１）＋ｃ（Ｋ−１）ｒ（ｉ＋
ｎ−１） ｏ（ｉ＋ｎ）＝ｃ（Ｋ−２）ｒ（ｉ）＋ｃ（０）ｒ｛ｉ
−（Ｋ−２）ｎ｝＋…＋ｃ（Ｋ−３）ｒ（ｉ−ｎ）＋ｃ
（Ｋ−１）ｒ（ｉ＋ｎ） ． ． ． 上記の動作は、図１７に示した第２のデータシフト型の
デジタルマッチドフィルタによる相関値出力の動作と同
様であることが分かる。
【０１９３】上記４倍オーバーサンプリングクロック周
期毎の加算結果の相関値が最大となるタイミングより、
受信信号が拡散されたタイミングを抽出する、即ち、同
期捕捉を行うことができる。
期毎の加算結果の相関値が最大となるタイミングより、
受信信号が拡散されたタイミングを抽出する、即ち、同
期捕捉を行うことができる。
【０１９４】以上、説明したように、図１５に示した従
来例において、（２５６×４）個のｍビット幅のメモリ
から構成されていた受信系列蓄積部が、本実施の形態に
おいては１２８個の8アドレス分のｍビット幅のメモリ
で構成可能となり、そのうちの1個は4アドレス分のmビ
ットで構成しても良く、その場合はｎｍ個の単位メモリ
要素を削減可能となり、オーバーサンプリングレートｎ
（本実施の形態においてはｎ＝４）、入力受信データの
ビット幅ｍが大きい場合は大いに回路規模削減の効果が
ある。
来例において、（２５６×４）個のｍビット幅のメモリ
から構成されていた受信系列蓄積部が、本実施の形態に
おいては１２８個の8アドレス分のｍビット幅のメモリ
で構成可能となり、そのうちの1個は4アドレス分のmビ
ットで構成しても良く、その場合はｎｍ個の単位メモリ
要素を削減可能となり、オーバーサンプリングレートｎ
（本実施の形態においてはｎ＝４）、入力受信データの
ビット幅ｍが大きい場合は大いに回路規模削減の効果が
ある。
【０１９５】また、図６に示した本発明の第４の実施の
形態において、（２５５×４）個のメモリを選択するた
めに必要であった１０ビットのデコード回路が、本実施
の形態においては１２８個のメモリを選択する７ビット
のデコード回路で済み、デコード回路の規模が３ビット
分削減可能となる。
形態において、（２５５×４）個のメモリを選択するた
めに必要であった１０ビットのデコード回路が、本実施
の形態においては１２８個のメモリを選択する７ビット
のデコード回路で済み、デコード回路の規模が３ビット
分削減可能となる。
【０１９６】また、図６に示した本発明の第４の実施の
形態において、各乗算器へ出力するために４個のメモリ
の出力を１つに多重するセレクタ回路が必要であった
が、本実施の形態においては、８個分の受信系列データ
を１つのメモリの異なるアドレスに蓄積し、メモリの出
力を２つのレジスタに保持することにより、本発明の第
４の実施の形態において必要であった回路規模の大きい
２５５個のセレクタ回路を不要とし、回路規模の比較的
小さくて済む２５５個のｍビット幅のフリップフロップ
を設けることで済ませることができ、更なる回路規模削
減の効果がある。
形態において、各乗算器へ出力するために４個のメモリ
の出力を１つに多重するセレクタ回路が必要であった
が、本実施の形態においては、８個分の受信系列データ
を１つのメモリの異なるアドレスに蓄積し、メモリの出
力を２つのレジスタに保持することにより、本発明の第
４の実施の形態において必要であった回路規模の大きい
２５５個のセレクタ回路を不要とし、回路規模の比較的
小さくて済む２５５個のｍビット幅のフリップフロップ
を設けることで済ませることができ、更なる回路規模削
減の効果がある。
【０１９７】更に、コードシフト型の構成において、同
期捕捉回路を実現したため、データシフト型の構成に比
して、低消費電力も大幅に削減できるという大きな効果
がある。
期捕捉回路を実現したため、データシフト型の構成に比
して、低消費電力も大幅に削減できるという大きな効果
がある。
【０１９８】なお、本実施の形態においては、２タップ
分の受信系列データ（２×４）＝８個分のアドレスを有
するメモリを（２５６／２）＝１２８個設ける構成とし
たが、メモリのアクセスタイムが許せば、Ｌタップ分の
受信系列データ（Ｌ×４）＝４Ｌ個分のアドレスを有す
るメモリを（２５５／Ｌ）個設ける構成としても良いこ
とは言うまでもない。
分の受信系列データ（２×４）＝８個分のアドレスを有
するメモリを（２５６／２）＝１２８個設ける構成とし
たが、メモリのアクセスタイムが許せば、Ｌタップ分の
受信系列データ（Ｌ×４）＝４Ｌ個分のアドレスを有す
るメモリを（２５５／Ｌ）個設ける構成としても良いこ
とは言うまでもない。
【０１９９】また、２段構成のデジタルマッチドフィル
タ（例えば、２５６タップを実現するのに１６タップ×
１６タップの２段構成とする。）の各段に本発明を適用
することもできる。
タ（例えば、２５６タップを実現するのに１６タップ×
１６タップの２段構成とする。）の各段に本発明を適用
することもできる。
【０２００】
【発明の効果】以上詳述したように、本発明の同期捕捉
回路によれば、回路規模を削減することができ、消費電
力の少ない構成で、同期捕捉に必要な相関出力機能を実
現することができる。
回路によれば、回路規模を削減することができ、消費電
力の少ない構成で、同期捕捉に必要な相関出力機能を実
現することができる。
【図１】本発明の第１の実施の形態に係る同期捕捉回路
におけるデジタルマッチドフィルタのメモリによるコー
ドシフト型の構成を示すブロック図である。
におけるデジタルマッチドフィルタのメモリによるコー
ドシフト型の構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係る同期捕捉回路
におけるデジタルマッチドフィルタのデータ蓄積用メモ
リのＲ／Ｗサイクルを示す図である。
におけるデジタルマッチドフィルタのデータ蓄積用メモ
リのＲ／Ｗサイクルを示す図である。
【図３】本発明の第２の実施の形態に係る同期捕捉回路
におけるデジタルマッチドフィルタのメモリによるコー
ドシフト型の構成を示すブロック図である。
におけるデジタルマッチドフィルタのメモリによるコー
ドシフト型の構成を示すブロック図である。
【図４】本発明の第２の実施の形態に係る同期捕捉回路
におけるデジタルマッチドフィルタのデータ蓄積用メモ
リのＲ／Ｗサイクルを示す図である。
におけるデジタルマッチドフィルタのデータ蓄積用メモ
リのＲ／Ｗサイクルを示す図である。
【図５】本発明の第３の実施の形態に係る同期捕捉回路
におけるデジタルマッチドフィルタのレジスタによるコ
ードシフト型の構成を示すブロック図である。
におけるデジタルマッチドフィルタのレジスタによるコ
ードシフト型の構成を示すブロック図である。
【図６】本発明の第４の実施の形態に係る同期捕捉回路
におけるデジタルマッチドフィルタのメモリによるコー
ドシフト型の構成を示すブロック図である。
におけるデジタルマッチドフィルタのメモリによるコー
ドシフト型の構成を示すブロック図である。
【図７】本発明の第４の実施の形態に係る同期捕捉回路
におけるデジタルマッチドフィルタのデータ蓄積用メモ
リのＲ／Ｗサイクルを示す図である。
におけるデジタルマッチドフィルタのデータ蓄積用メモ
リのＲ／Ｗサイクルを示す図である。
【図８】本発明の第５の実施の形態に係る同期捕捉回路
におけるデジタルマッチドフィルタのメモリによるコー
ドシフト型の構成を示すブロック図である。
におけるデジタルマッチドフィルタのメモリによるコー
ドシフト型の構成を示すブロック図である。
【図９】本発明の第５の実施の形態に係る同期捕捉回路
におけるデジタルマッチドフィルタのデータ蓄積用メモ
リのＲ／Ｗサイクルを示す図である。
におけるデジタルマッチドフィルタのデータ蓄積用メモ
リのＲ／Ｗサイクルを示す図である。
【図１０】本発明の第６の実施の形態に係る同期捕捉回
路におけるデジタルマッチドフィルタのメモリによるコ
ードシフト型の構成を示すブロック図である。
路におけるデジタルマッチドフィルタのメモリによるコ
ードシフト型の構成を示すブロック図である。
【図１１】本発明の第６の実施の形態に係る同期捕捉回
路におけるデジタルマッチドフィルタのデータ蓄積用メ
モリのＲ／Ｗサイクルを示す図である。
路におけるデジタルマッチドフィルタのデータ蓄積用メ
モリのＲ／Ｗサイクルを示す図である。
【図１２】従来の同期捕捉回路における第１のデジタル
マッチドフィルタの基本構成を示すブロック図である。
マッチドフィルタの基本構成を示すブロック図である。
【図１３】従来の同期捕捉回路におけるデジタルマッチ
ドフィルタのレジスタによる第１のデータシフト型の構
成を示すブロック図である。
ドフィルタのレジスタによる第１のデータシフト型の構
成を示すブロック図である。
【図１４】従来の同期捕捉回路におけるデジタルマッチ
ドフィルタのレジスタによるコードシフト型の構成を示
すブロック図である。
ドフィルタのレジスタによるコードシフト型の構成を示
すブロック図である。
【図１５】従来の同期捕捉回路におけるデジタルマッチ
ドフィルタのメモリによるコードシフト型の構成を示す
ブロック図である。
ドフィルタのメモリによるコードシフト型の構成を示す
ブロック図である。
【図１６】従来の同期捕捉回路における第２のデジタル
マッチドフィルタの基本構成を示すブロック図である。
マッチドフィルタの基本構成を示すブロック図である。
【図１７】従来の同期捕捉回路におけるデジタルマッチ
ドフィルタのレジスタによる第２のデータシフト型の構
成を示すブロック図である。
ドフィルタのレジスタによる第２のデータシフト型の構
成を示すブロック図である。
１０１ 受信系列蓄積部 １０２ 逆拡散符号系列蓄積部 １０３ 乗算部 １０４ 加算部 １０５ メモリ（ＭＥＭ） １０６ 受信系列データｒ（ｉ） １０７ トライステートバッファ １０８ 書き込み制御部 １０９ ４倍オーバーサンプリングクロック（４Ｃ
ＬＫ０） １１０ アドレスカウンタ（ＡＤＤＲＥＳＳ ＣＯ
ＵＮＴＥＲ） １１１ アドレス信号（Ａ） １１２ レジスタ（ＤＦＦ） １１３ ラッチ（ＬＡＴＣＨ）制御部 １１４ ４倍オーバーサンプリングクロック（４Ｃ
ＬＫ０） １１５ デコーダ（ＤＥＣＯＤＥＲ） １１６ リード／ライト制御信号（Ｒ／Ｗ） １１７ Ｒ／Ｗ制御部 １１８ 逆拡散符号系列出力レジスタ（ＤＦＦ） １１９ 逆拡散符号系列保持レジスタ（ＤＦＦ） １２０ 入力選択制御信号（ＳＥＬ１） １２１ セレクタ（ＳＥＬ） １２２ サンプリングクロック（ＣＬＫ０） １２３ 乗算器 １２４ 受信系列と逆拡散符号系列との相関値ｏ
（ｉ） ３０１ 受信系列蓄積部 ３０２ 逆拡散符号系列蓄積部 ３０３ 乗算部 ３０４ 加算部 ３０５ メモリ（ＭＥＭ） ３０６ 受信系列データｒ（ｉ） ３０７ トライステートバッファ ３０８ 書き込み制御部 ３０９ ４倍オーバーサンプリングクロック（４Ｃ
ＬＫ０） ３１０ アドレスカウンタ（ＡＤＤＲＥＳＳ ＣＯ
ＵＮＴＥＲ） ３１１ アドレス信号Ａ ３１２ レジスタ（ＤＦＦ） ３１３ ラッチ（ＬＡＴＣＨ）制御部 ３１４ ４倍オーバーサンプリングクロック（４Ｃ
ＬＫ０） ３１５ デコーダ（ＤＥＣＯＤＥＲ） ３１６ リード／ライト制御信号（Ｒ／Ｗ） ３１７ Ｒ／Ｗ制御部 ３１８ 逆拡散符号系列出力レジスタ（ＤＦＦ） ３１９ 逆拡散符号系列保持レジスタ（ＤＦＦ） ３２０ 入力選択制御信号（ＳＥＬ１） ３２１ セレクタ（ＳＥＬ） ３２３ 乗算器 ３２４ 受信系列と逆拡散符号系列との相関値ｏ
（ｉ） ５０１ 受信系列蓄積部 ５０２ 逆拡散符号系列蓄積部 ５０３ 乗算部 ５０４ 加算部 ５０５ 書き込み制御部 ５０６ ４倍オーバーサンプリングクロック（４Ｃ
ＬＫ０） ５０７ レジスタ（ＤＦＦ） ５０８ 受信系列ｒ（ｉ） ５０９ レジスタ（ＤＦＦ） ５１０ 初期ロード信号（ＲＣＬＫ） ５１１ 選択制御信号（ＳＥＬ３） ５１２ セレクタ（ＳＥＬ） ５１３ ４倍オーバーサンプリングクロック（４Ｃ
ＬＫ０） ５１４ ４進２ビット出力カウンタ（ＣＯＵＮＴＥ
Ｒ） ５１５ 選択制御信号（ＳＥＬ２） ５１６ セレクタ（ＳＥＬ） ５１７ タイミング信号（ＬＯＡＤ） ５１８ 逆拡散符号系列保持レジスタ（ＤＦＦ） ５１９ 逆拡散符号系列出力レジスタ（ＤＦＦ） ５２０ 選択制御信号（ＳＥＬ１） ５２１ セレクタ（ＳＥＬ） ５２２ サンプリングクロック（ＣＬＫ０） ５２３ 乗算器 ５２４ 受信系列と逆拡散符号系列との相関値ｏ
（ｉ） ６０１ 受信系列蓄積部 ６０２ 逆拡散符号系列蓄積部 ６０３ 乗算部 ６０４ 加算部 ６０５ メモリ（ＭＥＭ） ６０６ 受信系列データｒ（ｉ） ６０７ トライステートバッファ ６０８ 書き込み制御部 ６０９ ４倍オーバーサンプリングクロック（４Ｃ
ＬＫ０） ６１０ ４倍オーバーサンプリングクロック（４Ｃ
ＬＫ０） ６１１ ４進２ビット出力カウンタ（ＣＯＵＮＴＥ
Ｒ） ６１２ 選択制御信号（ＳＥＬ２） ６１３ セレクタ（ＳＥＬ） ６１４ アドレスカウンタ（ＡＤＤＲＥＳＳ ＣＯ
ＵＮＴＥＲ） ６１５ デコーダ（ＤＥＣＯＤＥＲ） ６１６ リード／ライト制御信号（Ｒ／Ｗ） ６１７ Ｒ／Ｗ制御部 ６１８ アドレス信号（Ａ） ６１９ タイミング信号（ＬＯＡＤ） ６２０ 逆拡散符号系列保持レジスタ（ＤＦＦ） ６２１ 逆拡散符号系列出力レジスタ（ＤＦＦ） ６２２ 選択制御信号（ＳＥＬ１） ６２３ セレクタ（ＳＥＬ） ６２４ オーバーサンプリングクロック（ＣＬＫ
０） ６２５ 乗算器 ６２６ 受信系列と逆拡散符号系列との相関値ｏ
（ｉ） ８０１ 受信系列蓄積部 ８０２ 逆拡散符号系列蓄積部 ８０３ 乗算部 ８０４ 加算部 ８０５ メモリ（ＭＥＭ） ８０６ 受信系列データｒ（ｉ） ８０７ トライステートバッファ ８０８ 書き込み制御部 ８０９ ４倍オーバーサンプリングクロック（４Ｃ
ＬＫ０） ８１０ ４倍オーバーサンプリングクロック（４Ｃ
ＬＫ０） ８１１ アドレス信号（Ａ） ８１２ レジスタ（ＤＦＦ） ８１３ ラッチ（ＬＡＴＣＨ）制御部 ８１４ サンプリングクロック（ＣＬＫ０） ８１５ デコーダ（ＤＥＣＯＤＥＲ） ８１６ リード／ライト制御信号（Ｒ／Ｗ） ８１７ Ｒ／Ｗ制御部 ８１８ タイミング信号（ＬＯＡＤ） ８１９ 逆拡散符号系列保持レジスタ（ＤＦＦ） ８２０ 逆拡散符号系列出力レジスタ（ＤＦＦ） ８２１ 選択制御信号（ＳＥＬ１） ８２２ セレクタ（ＳＥＬ） ８２３ オーバーサンプリングクロック（ＣＬＫ
０） ８２４ 乗算器 ８２５ 受信系列と逆拡散符号系列との相関値ｏ
（ｉ） １００１ 受信系列蓄積部 １００２ 逆拡散符号系列蓄積部 １００３ 乗算部 １００４ 加算部 １００５ メモリ（ＭＥＭ） １００６ 受信系列データｒ（ｉ） １００７ トライステートバッファ １００８ 書き込み制御部 １００９ ４倍オーバーサンプリングクロック（４Ｃ
ＬＫ０） １０１０ アドレスカウンタ（ＡＤＤＲＥＳＳ ＣＯ
ＵＮＴＥＲ） １０１１ アドレス信号（Ａ） １０１２ レジスタ（ＤＦＦ） １０１３ ラッチ（ＬＡＴＣＨ）制御部 １０１４ オーバーサンプリングクロック（ＣＬＫ
Ｏ） １０１５ デコーダ（ＤＥＣＯＤＥＲ） １０１６ リード／ライト制御信号（Ｒ／Ｗ） １０１７ Ｒ／Ｗ制御部 １０１８ タイミング信号（ＬＯＡＤ） １０１９ 逆拡散符号系列保持レジスタ（ＤＦＦ） １０２０ 逆拡散符号系列出力用レジスタ（ＤＦＦ） １０２１ 選択制御信号（ＳＥＬ１） １０２２ セレクタ（ＳＥＬ） １０２３ サンプリングクロック（ＣＬＫ０） １０２４ 乗算器 １０２５ 受信系列と逆拡散符号系列との相関値ｏ
（ｉ）
ＬＫ０） １１０ アドレスカウンタ（ＡＤＤＲＥＳＳ ＣＯ
ＵＮＴＥＲ） １１１ アドレス信号（Ａ） １１２ レジスタ（ＤＦＦ） １１３ ラッチ（ＬＡＴＣＨ）制御部 １１４ ４倍オーバーサンプリングクロック（４Ｃ
ＬＫ０） １１５ デコーダ（ＤＥＣＯＤＥＲ） １１６ リード／ライト制御信号（Ｒ／Ｗ） １１７ Ｒ／Ｗ制御部 １１８ 逆拡散符号系列出力レジスタ（ＤＦＦ） １１９ 逆拡散符号系列保持レジスタ（ＤＦＦ） １２０ 入力選択制御信号（ＳＥＬ１） １２１ セレクタ（ＳＥＬ） １２２ サンプリングクロック（ＣＬＫ０） １２３ 乗算器 １２４ 受信系列と逆拡散符号系列との相関値ｏ
（ｉ） ３０１ 受信系列蓄積部 ３０２ 逆拡散符号系列蓄積部 ３０３ 乗算部 ３０４ 加算部 ３０５ メモリ（ＭＥＭ） ３０６ 受信系列データｒ（ｉ） ３０７ トライステートバッファ ３０８ 書き込み制御部 ３０９ ４倍オーバーサンプリングクロック（４Ｃ
ＬＫ０） ３１０ アドレスカウンタ（ＡＤＤＲＥＳＳ ＣＯ
ＵＮＴＥＲ） ３１１ アドレス信号Ａ ３１２ レジスタ（ＤＦＦ） ３１３ ラッチ（ＬＡＴＣＨ）制御部 ３１４ ４倍オーバーサンプリングクロック（４Ｃ
ＬＫ０） ３１５ デコーダ（ＤＥＣＯＤＥＲ） ３１６ リード／ライト制御信号（Ｒ／Ｗ） ３１７ Ｒ／Ｗ制御部 ３１８ 逆拡散符号系列出力レジスタ（ＤＦＦ） ３１９ 逆拡散符号系列保持レジスタ（ＤＦＦ） ３２０ 入力選択制御信号（ＳＥＬ１） ３２１ セレクタ（ＳＥＬ） ３２３ 乗算器 ３２４ 受信系列と逆拡散符号系列との相関値ｏ
（ｉ） ５０１ 受信系列蓄積部 ５０２ 逆拡散符号系列蓄積部 ５０３ 乗算部 ５０４ 加算部 ５０５ 書き込み制御部 ５０６ ４倍オーバーサンプリングクロック（４Ｃ
ＬＫ０） ５０７ レジスタ（ＤＦＦ） ５０８ 受信系列ｒ（ｉ） ５０９ レジスタ（ＤＦＦ） ５１０ 初期ロード信号（ＲＣＬＫ） ５１１ 選択制御信号（ＳＥＬ３） ５１２ セレクタ（ＳＥＬ） ５１３ ４倍オーバーサンプリングクロック（４Ｃ
ＬＫ０） ５１４ ４進２ビット出力カウンタ（ＣＯＵＮＴＥ
Ｒ） ５１５ 選択制御信号（ＳＥＬ２） ５１６ セレクタ（ＳＥＬ） ５１７ タイミング信号（ＬＯＡＤ） ５１８ 逆拡散符号系列保持レジスタ（ＤＦＦ） ５１９ 逆拡散符号系列出力レジスタ（ＤＦＦ） ５２０ 選択制御信号（ＳＥＬ１） ５２１ セレクタ（ＳＥＬ） ５２２ サンプリングクロック（ＣＬＫ０） ５２３ 乗算器 ５２４ 受信系列と逆拡散符号系列との相関値ｏ
（ｉ） ６０１ 受信系列蓄積部 ６０２ 逆拡散符号系列蓄積部 ６０３ 乗算部 ６０４ 加算部 ６０５ メモリ（ＭＥＭ） ６０６ 受信系列データｒ（ｉ） ６０７ トライステートバッファ ６０８ 書き込み制御部 ６０９ ４倍オーバーサンプリングクロック（４Ｃ
ＬＫ０） ６１０ ４倍オーバーサンプリングクロック（４Ｃ
ＬＫ０） ６１１ ４進２ビット出力カウンタ（ＣＯＵＮＴＥ
Ｒ） ６１２ 選択制御信号（ＳＥＬ２） ６１３ セレクタ（ＳＥＬ） ６１４ アドレスカウンタ（ＡＤＤＲＥＳＳ ＣＯ
ＵＮＴＥＲ） ６１５ デコーダ（ＤＥＣＯＤＥＲ） ６１６ リード／ライト制御信号（Ｒ／Ｗ） ６１７ Ｒ／Ｗ制御部 ６１８ アドレス信号（Ａ） ６１９ タイミング信号（ＬＯＡＤ） ６２０ 逆拡散符号系列保持レジスタ（ＤＦＦ） ６２１ 逆拡散符号系列出力レジスタ（ＤＦＦ） ６２２ 選択制御信号（ＳＥＬ１） ６２３ セレクタ（ＳＥＬ） ６２４ オーバーサンプリングクロック（ＣＬＫ
０） ６２５ 乗算器 ６２６ 受信系列と逆拡散符号系列との相関値ｏ
（ｉ） ８０１ 受信系列蓄積部 ８０２ 逆拡散符号系列蓄積部 ８０３ 乗算部 ８０４ 加算部 ８０５ メモリ（ＭＥＭ） ８０６ 受信系列データｒ（ｉ） ８０７ トライステートバッファ ８０８ 書き込み制御部 ８０９ ４倍オーバーサンプリングクロック（４Ｃ
ＬＫ０） ８１０ ４倍オーバーサンプリングクロック（４Ｃ
ＬＫ０） ８１１ アドレス信号（Ａ） ８１２ レジスタ（ＤＦＦ） ８１３ ラッチ（ＬＡＴＣＨ）制御部 ８１４ サンプリングクロック（ＣＬＫ０） ８１５ デコーダ（ＤＥＣＯＤＥＲ） ８１６ リード／ライト制御信号（Ｒ／Ｗ） ８１７ Ｒ／Ｗ制御部 ８１８ タイミング信号（ＬＯＡＤ） ８１９ 逆拡散符号系列保持レジスタ（ＤＦＦ） ８２０ 逆拡散符号系列出力レジスタ（ＤＦＦ） ８２１ 選択制御信号（ＳＥＬ１） ８２２ セレクタ（ＳＥＬ） ８２３ オーバーサンプリングクロック（ＣＬＫ
０） ８２４ 乗算器 ８２５ 受信系列と逆拡散符号系列との相関値ｏ
（ｉ） １００１ 受信系列蓄積部 １００２ 逆拡散符号系列蓄積部 １００３ 乗算部 １００４ 加算部 １００５ メモリ（ＭＥＭ） １００６ 受信系列データｒ（ｉ） １００７ トライステートバッファ １００８ 書き込み制御部 １００９ ４倍オーバーサンプリングクロック（４Ｃ
ＬＫ０） １０１０ アドレスカウンタ（ＡＤＤＲＥＳＳ ＣＯ
ＵＮＴＥＲ） １０１１ アドレス信号（Ａ） １０１２ レジスタ（ＤＦＦ） １０１３ ラッチ（ＬＡＴＣＨ）制御部 １０１４ オーバーサンプリングクロック（ＣＬＫ
Ｏ） １０１５ デコーダ（ＤＥＣＯＤＥＲ） １０１６ リード／ライト制御信号（Ｒ／Ｗ） １０１７ Ｒ／Ｗ制御部 １０１８ タイミング信号（ＬＯＡＤ） １０１９ 逆拡散符号系列保持レジスタ（ＤＦＦ） １０２０ 逆拡散符号系列出力用レジスタ（ＤＦＦ） １０２１ 選択制御信号（ＳＥＬ１） １０２２ セレクタ（ＳＥＬ） １０２３ サンプリングクロック（ＣＬＫ０） １０２４ 乗算器 １０２５ 受信系列と逆拡散符号系列との相関値ｏ
（ｉ）
Claims (11)
- 【請求項１】 １情報シンボル当たりＫチップの拡散符
号により拡散変調された信号をチップレートのｎ倍でオ
ーバーサンプリングされた受信系列データから復調する
ための同期捕捉タイミングを得る同期捕捉回路におい
て、前記受信系列データを蓄積する受信系列蓄積手段
と、逆拡散符号系列データを蓄積する逆拡散符号系列蓄
積手段と、Ｋ個の乗算手段と、加算手段とを有し、前記
受信系列蓄積手段は、Ｋ個のｎアドレス分のｍビット幅
の記憶要素群と、記憶要素制御手段とから構成され、前
記記憶要素制御手段は、ｎ倍オーバーサンプリングクロ
ック周期毎にｎ倍オーバーサンプリングされたｍビット
幅の各受信系列データをＫ個のｎアドレス分のｍビット
幅の記憶要素群の各アドレスに順次蓄積すると共に、ｎ
倍オーバーサンプリングクロック周期毎にＫ個の記憶要
素群の各々においてｎアドレスのうちの１つのアドレス
を選択して当該アドレスに蓄積されたデータを前記Ｋ個
の乗算手段に出力するように制御し、前記逆拡散符号系
列蓄積手段は、所定のロードタイミングでロードされた
逆拡散符号系列をチップレートクロック周期毎にシフト
させる巡回型シフトレジスタから構成され、前記Ｋ個の
乗算手段は、ｎ倍オーバーサンプリングクロック周期毎
にＫ組のｍビット幅の受信系列データと１ビット幅の逆
拡散符号系列との乗算を行い、前記加算手段は、前記Ｋ
組のｍビット幅の乗算結果を加算することを特徴とする
同期捕捉回路。 - 【請求項２】 前記記憶要素は、レジスタから構成され
ることを特徴とする請求項１に記載の同期捕捉回路。 - 【請求項３】 前記記憶要素は、メモリから構成される
ことを特徴とする請求項１に記載の同期捕捉回路。 - 【請求項４】 １情報シンボル当たりＫチップの拡散符
号により拡散変調された信号をチップレートのｎ倍でオ
ーバーサンプリングされた受信系列データから復調する
ための同期捕捉タイミングを得る同期捕捉回路におい
て、前記受信系列データを蓄積する受信系列蓄積手段
と、逆拡散符号系列データを蓄積する逆拡散符号系列蓄
積手段と、Ｋ個の乗算手段と、加算手段とを有し、前記
受信系列蓄積手段は、（Ｋ／Ｌ）個の（ｎ×Ｌ）アドレ
ス分のｍビット幅の記憶要素群と、記憶要素制御手段と
から構成され、前記記憶要素制御手段は、ｎ倍オーバー
サンプリングクロック周期毎にｎ倍オーバーサンプリン
グされたｍビット幅の各受信系列データを（Ｋ／Ｌ）個
の（ｎ×Ｌ）アドレス分のｍビット幅の記憶要素群の各
アドレスに順次蓄積すると共に、ｎ倍オーバーサンプリ
ングクロック周期毎に（Ｋ／Ｌ）個の記憶要素群の各々
において（ｎ×Ｌ）アドレスのうちのＬ個のアドレスを
選択して当該アドレスに蓄積されたデータを前記Ｋ個の
乗算手段に出力するように制御し、前記逆拡散符号系列
蓄積手段は、所定のタイミングでロードされた逆拡散符
号系列をチップレートクロック周期毎にシフトさせる巡
回型シフトレジスタから構成され、前記Ｋ個の乗算手段
は、ｎ倍オーバーサンプリングクロック周期毎にＫ組の
ｍビット幅の受信系列データと１ビット幅の逆拡散符号
系列との乗算を行い、前記加算手段は、前記Ｋ組のｍビ
ット幅の乗算結果を加算することを特徴とする同期捕捉
回路。 - 【請求項５】 前記記憶要素は、レジスタから構成され
ることを特徴とする請求項４に記載の同期捕捉回路。 - 【請求項６】 前記記憶要素は、メモリから構成される
ことを特徴とする請求項４に記載の同期捕捉回路。 - 【請求項７】１情報シンボル当たりＫチップの拡散符号
により拡散変調された信号をチップレートのｎ倍でオー
バーサンプリングされた受信系列データから復調するた
めの同期捕捉タイミングを得る同期捕捉回路において、
前記受信系列データを蓄積する受信系列蓄積手段と、逆
拡散符号系列データを蓄積する逆拡散符号系列蓄積手段
と、Ｋ個の乗算手段と、加算手段とを有し、前記受信系
列蓄積手段は、（Ｋ−１）ｎ個のｍビット幅の記憶要素
と、記憶要素制御手段とから構成され、前記記憶要素制
御手段は、ｎ倍オーバーサンプリングクロック周期毎に
ｎ倍オーバーサンプリングされたｍビット幅の各受信系
列データを（Ｋ−１）ｎ個のｍビット幅の各記憶要素に
順次蓄積すると共に、ｎ倍オーバーサンプリングクロッ
ク周期毎に連続するｎ個毎に（Ｋ−１）個にグループ化
された記憶要素群の各々においてｎ個のうちの１つの記
憶要素を巡回的に選択して、（Ｋ−１）個の記憶要素に
蓄積されたデータ及び入力受信系列データ自体を前記Ｋ
個の乗算手段に出力するように制御し、前記逆拡散符号
系列蓄積手段は、入力受信系列データとの乗算用のタッ
プに（Ｋ−１）番目の逆拡散符号系列要素を固定的に出
力するレジスタと、それ以外の（Ｋ−１）個の受信系列
蓄積手段の出力との乗算用のタップに所定のタイミング
でロードされた逆拡散符号系列の０番目から（Ｋ−２）
番目の要素をチップレートクロック周期毎に巡回シフト
させて出力する巡回型シフトレジスタとから構成され、
前記Ｋ個の乗算手段は、ｎ倍オーバーサンプリングクロ
ック周期毎にＫ組のｍビット幅の受信系列データと１ビ
ット幅の逆拡散符号系列との乗算を行い、前記加算手段
は、前記Ｋ組のｍビット幅の乗算結果を加算することを
特徴とする同期捕捉回路。 - 【請求項８】 前記記憶要素は、レジスタから構成され
ることを特徴とする請求項７に記載の同期捕捉回路。 - 【請求項９】 前記記憶要素は、メモリから構成される
ことを特徴とする請求項７に記載の同期捕捉回路。 - 【請求項１０】 前記受信系列蓄積手段は、（Ｋ−１）
個のｎアドレス分のｍビット幅のメモリから構成され、
前記記憶要素制御手段は、ｎ倍オーバーサンプリングク
ロック周期毎にｎ倍オーバーサンプリングされたｍビッ
ト幅の各受信系列データを（Ｋ−１）個のｎアドレス分
のｍビット幅のメモリの各記憶要素に順次蓄積すると共
に、ｎ倍オーバーサンプリングクロック周期毎に（Ｋ−
１）個のメモリの各々においてｎ個のうちの１つの記憶
要素を巡回的に選択して、（Ｋ−１）個の記憶要素に蓄
積されたデータ及び入力受信系列データ自体を前記Ｋ個
の乗算手段に出力するように制御することを特徴とする
請求項７に記載の同期捕捉回路。 - 【請求項１１】 前記受信系列蓄積手段は、（Ｋ−１）
／Ｌ個の（ｎ×Ｌ）アドレス分のｍビット幅のメモリか
ら構成され、前記記憶要素制御手段は、ｎ倍オーバーサ
ンプリングクロック周期毎にｎ倍オーバーサンプリング
されたｍビット幅の各受信系列データを（Ｋ−１）／Ｌ
個の（ｎ×Ｌ）アドレス分のｍビット幅のメモリの各記
憶要素に順次蓄積すると共に、ｎ倍オーバーサンプリン
グクロック周期毎に（Ｋ−１）／Ｌ個のメモリの各々に
おいて（ｎ×Ｌ）個のうちのＬ個の記憶要素を巡回的に
選択して、（Ｋ−１）個の記憶要素に蓄積されたデータ
及び入力受信系列データ自体を前記Ｋ個の乗算手段に出
力するように制御することを特徴とする請求項７に記載
の同期捕捉回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001042219A JP2002246956A (ja) | 2001-02-19 | 2001-02-19 | 同期捕捉回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001042219A JP2002246956A (ja) | 2001-02-19 | 2001-02-19 | 同期捕捉回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002246956A true JP2002246956A (ja) | 2002-08-30 |
Family
ID=18904549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001042219A Pending JP2002246956A (ja) | 2001-02-19 | 2001-02-19 | 同期捕捉回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002246956A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7129857B2 (ja) | 2018-09-07 | 2022-09-02 | ルネサスエレクトロニクス株式会社 | 積和演算装置、積和演算方法、及びシステム |
-
2001
- 2001-02-19 JP JP2001042219A patent/JP2002246956A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7129857B2 (ja) | 2018-09-07 | 2022-09-02 | ルネサスエレクトロニクス株式会社 | 積和演算装置、積和演算方法、及びシステム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3937380B2 (ja) | パスサーチ回路 | |
| JP3884115B2 (ja) | デジタルマッチドフィルタ | |
| US6041339A (en) | Efficient decimation filtering | |
| JP3722844B2 (ja) | デジタルマッチトフィルタ | |
| US20050238117A1 (en) | Method and device for pulse shaping qpsk signals | |
| Chapman et al. | CDMA matched filter implementation in Virtex devices | |
| JP3397695B2 (ja) | 相関検出装置及びｃｄｍａ受信装置 | |
| KR100377197B1 (ko) | 다중 캐리어 무선통신 수신 시스템의 캐리어 분리 장치 및그 방법 | |
| US7028062B2 (en) | FIR filter, method of operating the same, semiconductor integrated circuit including FIR filter, and communication system for transmitting data filtered by FIR filter | |
| JP2002246956A (ja) | 同期捕捉回路 | |
| US6345077B1 (en) | Correlation detecting method and matched filter unit | |
| JP3703083B2 (ja) | 波形発生装置 | |
| US6700925B1 (en) | Apparatus for detecting correlation, spectrum despread apparatus and receiver having the same, and method for detecting correlation | |
| EP1355421B1 (en) | Digital matched filter | |
| Zhu et al. | ASIC implementation architecture for pulse shaping FIR filters in 3G mobile communications | |
| US6256341B1 (en) | Spread spectrum receiver using digital matched filter | |
| US20020061057A1 (en) | Digital filter | |
| JP2005130283A (ja) | マッチトフィルタ回路および相関演算方法 | |
| JP2000244367A (ja) | スペクトル拡散受信装置 | |
| JP3640630B2 (ja) | マッチドフィルタ | |
| US20030035402A1 (en) | Matched filter | |
| JP2000269855A (ja) | マッチドフィルタ | |
| JP2000307479A (ja) | マッチドフィルタ及びｃｄｍａ受信機 | |
| JPH0837444A (ja) | オーバサンプルディジタルフィルタ | |
| KR100419791B1 (ko) | 유한 임펄스응답 필터 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060404 |
|
| RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20070626 |