JP2006014051A

JP2006014051A - マッチドフィルタおよびマッチドフィルタの相関検出方法

Info

Publication number: JP2006014051A
Application number: JP2004189955A
Authority: JP
Inventors: Toshifumi Yamamoto; 敏文山本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-06-28
Filing date: 2004-06-28
Publication date: 2006-01-12

Abstract

【課題】同期捕捉回路の小規模化および低消費電力化を実現するマッチドフィルタおよびマッチドフィルタの相関検出方法を提供する。
【解決手段】本実施形態のマッチドフィルタ６は、従来のマッチドフィルタに設けられるものと比較して短い段数のシフトレジスタ６１、拡散コードの部分列を所定のサンプル数毎に切り替えて設定するコード設定部６２、縮小した加算器（アダー・ツリー）６３およびタイミング間で加算器６３から出力された部分和を積算するタイミング間加算部６４で構成する。
【選択図】図２

Description

この発明は、符号分割多重方式で変調された信号を受信して復調する受信装置における同期捕捉技術に関する。

近年、無線通信路上における多重通信方式の１つとして、同一の周波数帯域で複数の通信を同時に行うことが可能な符号分割多重方式が注目を集めている。また、この符号分割多重方式では、データ受信時の同期捕捉をマッチドフィルタを使用した同期捕捉回路で行うことが一般的である。

符号分割多重方式において、相関検出の精度を高めるためには、拡散符号長を長くすることによって拡散利得を大きくとることが有効である。一方、この拡張符号長を長くすると、それに伴って、マッチドフィルタが大きくなるので、同期捕捉回路の大規模化を招いてしまうという問題が発生する。このようなことから、最近では、マッチドフィルタを小型化するための手法が種々提案されている（例えば特許文献１等参照）。
特許第３５０３４３３号公報

前述したように、データ受信時の同期捕捉を行う同期捕捉回路を小規模化して低消費電力化を実現するためには、何らかの手法によって、マッチドフィルタを小型化することが必須である。

この発明は、このような事情を考慮してなされたものであり、同期捕捉回路の小規模化および低消費電力化を実現するマッチドフィルタおよびマッチドフィルタの相関検出方法を提供することを目的とする。

前述の目的を達成するために、この発明は、符号分割多重方式で変調された信号を受信して復調する受信装置に適用されるマッチドフィルタにおいて、ベースバンド信号が入力される拡張コード長よりも短い段数のシフトレジスタと、逆拡散コードを分割した複数の部分列の中の１つを所定のタイミング毎に切り替えながら所定の順序で出力する逆拡散コード出力手段と、前記シフトレジスタ内の信号と前記逆拡散コード出力手段から出力される逆拡散コードの部分列との部分相関値を算出する相関器と、前記相関器により算出された部分相関値を積算する積算手段とを具備することを特徴とする。

また、この発明は、符号分割多重方式で変調された信号を受信して復調する受信装置に適用されるマッチドフィルタの相関検出方法であって、ベースバンド信号を入力するステップと、逆拡散コードを分割した複数の部分列の中の１つを所定のタイミング毎に切り替えながら所定の順序で選択するステップと、前記入力したベースバンド信号と前記選択した逆拡散コードの部分列との部分相関値を算出するステップと、前記算出した部分相関値を積算するステップとを具備することを特徴とする。

この発明によれば、同期捕捉回路の小規模化および低消費電力化を実現するマッチドフィルタおよびマッチドフィルタの相関検出方法を提供することができる。

以下、図面を参照してこの発明の一実施形態を説明する。

図１は、この発明の実施形態に係るマッチドフィルタを適用した同期捕捉回路の概略構成を示すブロック図である。

通信または放送により送られて来た電波は、アンテナ１で受信され、チューナ２および直交検波回路３を経てベースバンド信号に変換される。この図では纏めてあるが、Ｉ成分（同相成分）、Ｑ成分（直交成分）それぞれがＡ（アナログ）／Ｄ（デジタル）コンバータ４によりＡ／Ｄ変換され、ロールオフフィルタ５により帯域外成分が除去された後、マッチドフィルタ６に入力される。そして、このマッチドフィルタ６で得られた遅延プロファイル（パスタイミングおよび位相）をもとに図示しないＲＡＫＥ受信部を動作させることでデータの受信が行われる。

図２は、本実施形態のマッチドフィルタ６の概略構成を示すブロック図である。また、説明を分かり易くするために、従来のマッチドフィルタの概略構成を図３に示す。

ＣＤＭ（符号分割多重）方式においては、拡散符号長を長くすることにより拡散利得を大きくとることが、相関検出の精度を高める上で有効である。また、検出精度を確保するために、チップレートを上回るサンプリングレートでオーバーサンプリングすることが一般的に行われている。従って、マッチドフィルタを用いて相関検出を行う場合、従来においては、拡散符号（ＰＮ系列）×ｎ（オーバーサンプリングの倍数）段の１つのシフトレジスタと加算器（アダー・ツリー）とでマッチドフィルタが構成される。例えば、ＰＮ系列が２０４８チップでオーバーサンプリングが４倍の場合、図３に示すように、８１９２段のシフトレジスタが設けられることになる。そして、この８１９２段という多段のシフトレジスタをチップレートのｎ倍のサンプリングクロックで動作させることになる。つまり、回路規模が大きくなることに加え、消費電力が大きくならざるを得なかった。

これに対して、本実施形態のマッチドフィルタ６は、従来のマッチドフィルタに設けられるものと比較して短い段数のシフトレジスタ６１、拡散コードの部分列を所定のサンプル数毎に切り替えて設定するコード設定部６２、縮小された加算器（アダー・ツリー）６３、タイミング間で加算器６３から出力された部分和を積算するタイミング間加算部６４で構成される。つまり、シフトレジスタ６１および加算器６３を小型化することにより、回路規模の小型化および低消費電力化を実現する。

これに限定されるものでは無いが、図３に示した従来のマッチドフィルタの構成に対応する数値の例を挙げると、図２に示すように、シフトレジスタ６１の段数を１／４の２０４８段とし、また、加算器６３は１／４を下回る回路規模で実現できる。コード設定部６２は切り替える制御が必要になるが、扱う拡散コード長は同じであるため回路規模は同程度である。そして、タイミング間加算部６４は、１つの加算器と２０４８アドレスのメモリで構成することができる。このメモリは、１サンプルクロック期間に前回の部分和を読み出し、次の部分和を加算した結果を書き戻すだけであるため、通常のＲＡＭを使用することができる。

次に、本実施形態のマッチドフィルタ６の動作原理について説明する。

図４に、同期用のパイロットチャネルの例を示す。この例では、拡散利得を大きく取るため繰り返し周期の５０％を同期信号としている。ここでは、同期信号はシンボルが全てゼロでチャネル分離用のショートコードも全てゼロ、すなわち拡散コードのみで変調されたＣＷ（continuous wave）として説明する。なお、図では２スロット分のパイロットチャネルのみを示したが、時間的にはスロットが繰り返され、また、チャネル分離用のショートコードで拡散されたデータチャネルが同時に存在していても良い。

この変調信号を受信して遅延プロファイルを検出する場合、受信信号のＣＷ期間のデータに対して、逆拡散コードとのチップ毎の積を該ＣＷ期間にわたり加算することで相関値を求める。

ここで、受信信号の中で有効なマルチパスが存在する期間を考えると、システムの設計にも依存するが、マルチパスの経路差を１０ｋｍ程度の場合は、電波の伝播速度から時間差としては約３３μｓになる。先に説明したように、拡散利得を大きく取るために長い拡散符号長を採用する必要があるため、マルチパスの時間差に対して数倍の時間に及ぶ拡散符号長を採用することが多い。ここでは、ＣＷ期間を１２５μｓと想定する。

マッチドフィルタを用いて受信信号から遅延プロファイルを求める場合、前述のようなＣＷ期間とマルチパスタイミングの時間差（有効なマルチパスが存在する期間）との関係から、一旦同期が確立した後はＣＷが受信されるべき期間だけマッチドフィルタの出力を監視すれば良い。例えば、拡散符号長の１／４の期間だけマッチドフィルタ出力が利用できるように構成しても、約９．４ｋｍの経路差までを受信することが可能である。

この時間内に有効パスがあるとした場合のタイミング関係を図５に示す。図に示したように、ＣＷとデータの周期（スロット周期）の約５／８（（１２５＋３３）／２５０）が相関出力を求める期間、残りの約３／８が相関出力の不要な期間となる。

まず、本実施形態のマッチドフィルタと比較するために、図６を参照して、従来のマッチドフィルタの動作を説明する。

ここでは、説明を分かり易くするために、ＣＷのチップ数を８、オーバーサンプリング数ｎを２に簡略化する。すなわちスロット周期に３２サンプル、ＣＷ期間に１６サンプルのデータが存在することになる。

図５に示したようなタイミング関係で考えると、３２サンプルのスロット周期中の２０サンプルに対して相関を求めれば良い。説明の都合上、スロット周期３２サンプルに対して最短距離のパスのＣＷの先頭をD0として順次サンプルに番号を付ける。逆拡散コードについては、C0〜C7で示す。２倍のオーバーサンプリングのため、拡散コードは１サンプル飛ばしになっている。図中のデータと拡散コードとが上下に揃っているデータ同士の積を取り、さらにそれらを加算することでマッチドフィルタ出力が得られる。

図では、D0とC0のタイミングが揃った場合を例に演算の関係を示したが、サンプルクロックによってデータが右から左にシフトすることになるので、拡散コードとの関係は、以下に示したように、それぞれD1×C0、D2×C0、D3×C0から始まる演算結果を出力することになる。

Y0=D0×C0＋D2×C1＋D4×C2＋D6×C3＋D8×C4＋D10×C5＋D12×C6＋D14×C7
Y1=D1×C0＋D3×C1＋D5×C2＋D7×C3＋D9×C4＋D11×C5＋D13×C6＋D15×C7
Y2=D2×C0＋D4×C1＋D6×C2＋D8×C3＋D10×C4＋D12×C5＋D14×C6＋D16×C7
Y3=D3×C0＋D5×C1＋D7×C2＋D9×C3＋D11×C4＋D13×C5＋D15×C6＋D17×C7
これを踏まえて、次に、本実施形態のマッチドフィルタの動作を説明する。前述したように、本実施形態のマッチドフィルタは、ＣＷ期間分よりも短い段数のシフトレジスタ６１を用い、また、コード設定部６２が逆拡散コードの部分列を所定時間毎に切り替えて与えるように構成される。そこで、以下では、ＣＷの切り替え毎に図を分けて説明する。

図７に、拡散符号がC0〜C1の時を示す。太枠（ａ１）がシフトレジスタの範囲を示している。この状態から、データがシフトレジスタの右から左にシフトして行き、左端がD3になるまで演算結果y0からy3を得る。

y0=D0×C0+D2×C1
y1=D1×C0+D3×C1
y2=D2×C0+D4×C1
y3=D3×C0+D5×C1
また、図８に、次の状態として、拡散符号がC2〜C3の時を示す。図７と同様に太枠（ａ２）がシフトレジスタの範囲を示している。この状態から、データがシフトレジスタの右から左にシフトして行き、左端がD7になるまで演算結果y4からy7を得る。

y4=D4×C2+D6×C3
y5=D5×C2+D6×C3
y6=D6×C2+D6×C3
y7=D7×C2+D6×C3
以下、図は省略するが、同様にデータシフトの所定回数毎に拡散コードを切り替えてそれぞれの部分和が得られることになる。

（次）
y8=D8×C4+D10×C5
y9=D9×C4+D11×C5
y10=D10×C4+D12×C5
y11=D11×C4+D13×C5
（さらにその次）
y12=D12×C6+D14×C7
y13=D13×C6+D15×C7
y14=D14×C6+D16×C7
y15=D15×C6+D17×C7
以上のように各部分和が得られれば、これらをタイミングをそろえて加算することによって、図６に示した従来のマッチドフィルタと同値のマッチドフィルタ出力を得ることができる。すなわち、
Y0=y0＋y4＋y8＋y12
=D0×C0＋D2×C1＋D4×C2＋D6×C3＋D8×C4＋D10×C5＋D12×C6＋D14×C7
Y1=y1＋y5＋y9＋y13
=D1×C0＋D3×C1＋D5×C2＋D7×C3＋D9×C4＋D11×C5＋D13×C6＋D15×C7
Y2=y2＋y6＋y10＋y14
=D2×C0＋D4×C1＋D6×C2＋D8×C3＋D10×C4＋D12×C5＋D14×C6＋D16×C7
Y3=y3＋y7＋y11＋y15
=D3×C0＋D5×C1＋D7×C2＋D9×C3＋D11×C4＋D13×C5＋D15×C6＋D17×C7
タイミング間加算部６４は、この演算を行うものである。この場合、４個のデータを格納するレジスタまたはメモリと、１個の加算器とで構成することができる。

以上説明したように、本実施形態のマッチドフィルタによれば、消費電力および回路規模の大きいシフトレジスタと加算器（アダー・ツリー）部分を小型化でき、マッチドフィルタを用いた同期捕捉回路の小型化および低消費電力化を実現できる。また、新たに追加されることとなるタイミング間加算部は、前回の部分和をメモリから読み出し、新たな部分和を加算して書き戻すという処理をサンプルタイミング毎に行うだけであるため、通常のＲＡＭと１個の加算器とで構成することができ、実装上都合が良い。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

この発明の実施形態に係るマッチドフィルタを適用した同期捕捉回路の概略構成を示すブロック図同実施形態のマッチドフィルタの概略構成を示すブロック図従来のマッチドフィルタの概略構成を示すブロック図同期用のパイロットチャネルの例を示す図ＣＷ期間とマルチパスタイミングの時間差との関係を示す図従来のマッチドフィルタの動作を説明するための図同実施形態のマッチドフィルタの動作を説明するための第１の図同実施形態のマッチドフィルタの動作を説明するための第２の図

符号の説明

１…アンテナ、２…チューナ、３…直交検波回路、４…Ａ／Ｄコンバータ、５…ロールオフフィルタ、６…マッチドフィルタ、６１…シフトレジスタ、６２…コード設定部、６３…加算器（アダー・ツリー）、６４…タイミング間加算部。

Claims

符号分割多重方式で変調された信号を受信して復調する受信装置に適用されるマッチドフィルタにおいて、
ベースバンド信号が入力される拡張コード長よりも短い段数のシフトレジスタと、
逆拡散コードを分割した複数の部分列の中の１つを所定のタイミング毎に切り替えながら所定の順序で出力する逆拡散コード出力手段と、
前記シフトレジスタ内の信号と前記逆拡散コード出力手段から出力される逆拡散コードの部分列との部分相関値を算出する相関器と、
前記相関器により算出された部分相関値を積算する積算手段と
を具備することを特徴とするマッチドフィルタ。
前記シフトレジスタは、前記拡散コード長に対して自然数分の１の段数であることを特徴とする請求項１記載のマッチドフィルタ。
前記シフトレジスタは、前記拡散コード長にオーバーサンプリング数を乗じた値に対して自然数分の１の段数であることを特徴とする請求項１記載のマッチドフィルタ。
前記積算手段は、前記相関器により算出される部分相関値を一時的に記憶可能な記憶手段を備え、この記憶手段から前回までの積算値を読み出して前記相関器により新たに算出された部分相関値を加算した後、その結果を前記記憶手段に書き戻すことによって前記部分相関値の積算を実行することを特徴とする請求項１記載のマッチドフィルタ。
符号分割多重方式で変調された信号を受信して復調する受信装置に適用されるマッチドフィルタの相関検出方法であって、
ベースバンド信号を入力するステップと、
逆拡散コードを分割した複数の部分列の中の１つを所定のタイミング毎に切り替えながら所定の順序で選択するステップと、
前記入力したベースバンド信号と前記選択した逆拡散コードの部分列との部分相関値を算出するステップと、
前記算出した部分相関値を積算するステップと
を具備することを特徴とするマッチドフィルタの相関検出方法。