JPS63129463A - 台形積分回路 - Google Patents
台形積分回路Info
- Publication number
- JPS63129463A JPS63129463A JP27607486A JP27607486A JPS63129463A JP S63129463 A JPS63129463 A JP S63129463A JP 27607486 A JP27607486 A JP 27607486A JP 27607486 A JP27607486 A JP 27607486A JP S63129463 A JPS63129463 A JP S63129463A
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- Pending
Links
- 230000015654 memory Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、台形積分回路に関する。
従来の技術
従来、ディジタル信号処理における積分回路として第２
図に示すようなものが知られている。図において、１は
回路全体のゲインを定めるための係数αの乗算回路、２
は加算回路、３はフィード・バンク係数βの乗算回路、
４は２進数値格納用のレジスタである。本積分回路では
例えば係数値がα−１，β＝１／２のとき、単位インパ
ルス入力に対し第３図に示すような出力となる。また、
同係数値においてステップ関数入力に対し第４図に示す
ような出力信号を得る。
図に示すようなものが知られている。図において、１は
回路全体のゲインを定めるための係数αの乗算回路、２
は加算回路、３はフィード・バンク係数βの乗算回路、
４は２進数値格納用のレジスタである。本積分回路では
例えば係数値がα−１，β＝１／２のとき、単位インパ
ルス入力に対し第３図に示すような出力となる。また、
同係数値においてステップ関数入力に対し第４図に示す
ような出力信号を得る。
発明が解決しようとする問題点
しかしながら、上述のような積分回路は、入力信号に対
して、係数αで定まるゲインと、係数βで定まる時定数
とに基づいて擬似的な積分演算をほどこしているものの
、積分という言葉の本来の意味の台形積分演算をほどこ
しているわけではなかった。
して、係数αで定まるゲインと、係数βで定まる時定数
とに基づいて擬似的な積分演算をほどこしているものの
、積分という言葉の本来の意味の台形積分演算をほどこ
しているわけではなかった。
このような台形積分演算を行うために、第５図のような
台形積分回路が考えられる。この台形積分回路では、入
力信号に対して、台形積分をほどこしたい時間幅に相当
する分の、２進数値信号を収納するために、９個のレジ
スタ群５を準備する。
台形積分回路が考えられる。この台形積分回路では、入
力信号に対して、台形積分をほどこしたい時間幅に相当
する分の、２進数値信号を収納するために、９個のレジ
スタ群５を準備する。
そして、入力信号に対して、まず、全体のゲインを定め
るだめの係数がαの乗算回路６で乗算をほどこす。乗算
して得られた信号を所定のクロック信号に同期させてレ
ジスタ群５に順次ランチし、かつ、これをシフトする。
るだめの係数がαの乗算回路６で乗算をほどこす。乗算
して得られた信号を所定のクロック信号に同期させてレ
ジスタ群５に順次ランチし、かつ、これをシフトする。
レジスト群５に格納された２進数値は加算回路７にて加
算される。そして、この加算値がレジスト群５に格納さ
れている数値群に対する台形積分値として加算回路７が
ら出力する。
算される。そして、この加算値がレジスト群５に格納さ
れている数値群に対する台形積分値として加算回路７が
ら出力する。
この様な方法によって台形積分演算を忠実に実行するこ
とは可能であるが、この場合、レジスタ群５で用いるメ
モリー量は莫大なものになるという欠点がある。すなわ
ち、第５図の台形積分回路に於ては、サンプリングの速
度を１０ ＫＨｚ 、台形積分の時間幅を１０ｍ５ｅｃ
とすると、 １０ｒｎｓｅｃ÷（１／］、０Ｘ１０３） ＝ １００
となり、まだ、台形積分の時間幅を１００ｍ５ｅｃとす
ると １００ｍ５ｅｃ÷（１／ＩＯＸ １０” ） ＝ １０
００となり、 ツレぞれ、１００ワード、１０００ワードのレジスタあ
るいはＲＡＭを必要とする。なお、ＤＳＰ （ディジ
タル・シグナル・プロセッサ）内のＲＡＭの量は限定さ
れているので、上記問題は、ＬＳＩ化されたＤＳＰなど
を用いる場合、特に顕著であった。
とは可能であるが、この場合、レジスタ群５で用いるメ
モリー量は莫大なものになるという欠点がある。すなわ
ち、第５図の台形積分回路に於ては、サンプリングの速
度を１０ ＫＨｚ 、台形積分の時間幅を１０ｍ５ｅｃ
とすると、 １０ｒｎｓｅｃ÷（１／］、０Ｘ１０３） ＝ １００
となり、まだ、台形積分の時間幅を１００ｍ５ｅｃとす
ると １００ｍ５ｅｃ÷（１／ＩＯＸ １０” ） ＝ １０
００となり、 ツレぞれ、１００ワード、１０００ワードのレジスタあ
るいはＲＡＭを必要とする。なお、ＤＳＰ （ディジ
タル・シグナル・プロセッサ）内のＲＡＭの量は限定さ
れているので、上記問題は、ＬＳＩ化されたＤＳＰなど
を用いる場合、特に顕著であった。
本発明は、上述の問題点に鑑みて為されたもので、レジ
スタあるいはメモリの数量を仰えられ、かつ、忠実な台
形積分を演算できる台形積分回路を提供することを目的
とする。
スタあるいはメモリの数量を仰えられ、かつ、忠実な台
形積分を演算できる台形積分回路を提供することを目的
とする。
問題点を解決するだめの手段
本発明は上記目的を達成するため、第１のクロック信号
に同期して入力信号をランチし、かつ、シフトするｎ個
のレジスタからなる第１のレジスタ群と、第１のレジス
タ群に格納され信号を加算して出力する第１の加算回路
と、第１の加算回路の出力信号を第１のクロック信号と
異なるスピードの第２のクロック信号に同期してラッチ
し、かつ、シフトするｍ個のレジスタからなる第２のレ
ジスタ群と、第２のレジスタ群に格納される信号を加算
して出力する第２の加算回路とを備えたことを特徴とす
る。
に同期して入力信号をランチし、かつ、シフトするｎ個
のレジスタからなる第１のレジスタ群と、第１のレジス
タ群に格納され信号を加算して出力する第１の加算回路
と、第１の加算回路の出力信号を第１のクロック信号と
異なるスピードの第２のクロック信号に同期してラッチ
し、かつ、シフトするｍ個のレジスタからなる第２のレ
ジスタ群と、第２のレジスタ群に格納される信号を加算
して出力する第２の加算回路とを備えたことを特徴とす
る。
作用
第１のレジスタ群は２値数値信号を取込むと順次ｎ個の
レジスタにシフトする。ｎ個のレジスタへの格納が済む
とこれらを一括して第１の加算回路に取込んで加算する
。この加算値は第２のレジスタ群に取込まれる。
レジスタにシフトする。ｎ個のレジスタへの格納が済む
とこれらを一括して第１の加算回路に取込んで加算する
。この加算値は第２のレジスタ群に取込まれる。
引続いて第１のレジスタ群に２値数値信号が取込まれる
と、ｎ個のレジスタへの格納の後、上述と同様に第１の
加算回路で加算して第２のレジスタ群に順次取込む。
と、ｎ個のレジスタへの格納の後、上述と同様に第１の
加算回路で加算して第２のレジスタ群に順次取込む。
第２のレジスタ群のｍ個のレジスタ全てに加算値を格納
すると、第２の加算回路はこれら加算値を加え合せてｎ
Ｘｍ個の２進数値に関する台数積分値を算出する。
すると、第２の加算回路はこれら加算値を加え合せてｎ
Ｘｍ個の２進数値に関する台数積分値を算出する。
実施例
第１図は、本発明の一実施例の台形積分回路を示すブロ
ック図である。
ック図である。
図において、１１は回路全体のゲインを定めるために、
入力信号と係数αの乗算を実行する乗算回路、１２は乗
算回路１１の出力値を、所定のクロック信号ａに同期し
てラッチし、かつ、これをシフトするだめの、ｎ個のレ
ジスタからなる第１のレジスタ群、１３は第１のレジス
タ群１２に格納されている数値の加算を実行するだめの
第１の加算回路、１４は第１の加算回路１３の出力値を
ラッチし、かつ、これをシフトするだめの、ｍ個のレジ
スタからなる第２のレジスタ群、１５は第２のレジスタ
群１４に格納されている数値の加算を実行するだめの加
算回路、１６はクロック信号ａをｎ分周し、第２のレジ
スタ群１４に対するラッチおよびシフト用のクロック信
号すを生成するｎ分周回路である。
入力信号と係数αの乗算を実行する乗算回路、１２は乗
算回路１１の出力値を、所定のクロック信号ａに同期し
てラッチし、かつ、これをシフトするだめの、ｎ個のレ
ジスタからなる第１のレジスタ群、１３は第１のレジス
タ群１２に格納されている数値の加算を実行するだめの
第１の加算回路、１４は第１の加算回路１３の出力値を
ラッチし、かつ、これをシフトするだめの、ｍ個のレジ
スタからなる第２のレジスタ群、１５は第２のレジスタ
群１４に格納されている数値の加算を実行するだめの加
算回路、１６はクロック信号ａをｎ分周し、第２のレジ
スタ群１４に対するラッチおよびシフト用のクロック信
号すを生成するｎ分周回路である。
以上の様に構成された台形積分回路について、以下その
動作を説明する。
動作を説明する。
入力される２進数値信号は、乗算回路１１で係数αとの
乗算をほどこされた後、ｎ個のレジスタ力らなる第１の
レジスタ群１２にラッチされ、クロック信号ａに同期し
てｎ個のレジスタに順次シフトされる。従って、クロッ
ク信号ａがｎ発打たれると第１のレジスタ群１２はｎ個
の入力数値で満される。
乗算をほどこされた後、ｎ個のレジスタ力らなる第１の
レジスタ群１２にラッチされ、クロック信号ａに同期し
てｎ個のレジスタに順次シフトされる。従って、クロッ
ク信号ａがｎ発打たれると第１のレジスタ群１２はｎ個
の入力数値で満される。
第１のレジスタ群１２にｎ個の数値信号が満されると、
第１の加算回路１３は第１のレジスタ群１２に格納され
ている数値の加算を実行する。そして、・第１の加算回
路１３で得られた加算値が第２のレジスタ群１４にラッ
チされる。
第１の加算回路１３は第１のレジスタ群１２に格納され
ている数値の加算を実行する。そして、・第１の加算回
路１３で得られた加算値が第２のレジスタ群１４にラッ
チされる。
上述と同様にして乗算回路１１を介してｎ個の２値数値
信号が第１のレジスタ群１２に順次取込まれ、これらが
第１の加算回路１３で加算される。そして、クロック信
号すに同期して、先に第２のレジスタ群１４にラッチさ
れた加算値が他のレジスタにシフトされるとともに、第
１の加算回路１３で新たに得られた加算値が第２のレジ
スタ群１４にラッチされる。
信号が第１のレジスタ群１２に順次取込まれ、これらが
第１の加算回路１３で加算される。そして、クロック信
号すに同期して、先に第２のレジスタ群１４にラッチさ
れた加算値が他のレジスタにシフトされるとともに、第
１の加算回路１３で新たに得られた加算値が第２のレジ
スタ群１４にラッチされる。
以上のようにしてｍ個の加算値がクロック信号すに同期
して第２のレジスタ群１４に順次格納されてゆく。この
場合、第１のレジスタ群１２がｎ回のシフトを実行する
毎に第２のレジスタ群１４が１回シフト動作するように
、第２のレジスタ群１４は、上述したように、第１のレ
ジスタ群１２に供給されるクロック信号ａをｎ分周回路
１６でｎ分周して得たクロック信号すで作動される。
して第２のレジスタ群１４に順次格納されてゆく。この
場合、第１のレジスタ群１２がｎ回のシフトを実行する
毎に第２のレジスタ群１４が１回シフト動作するように
、第２のレジスタ群１４は、上述したように、第１のレ
ジスタ群１２に供給されるクロック信号ａをｎ分周回路
１６でｎ分周して得たクロック信号すで作動される。
そして、第２のレジスタ群１４にｍ個の加算値が満され
ると、第２の加算回路１５は、第２のレジスタ群１４に
格納されている加算値を積算し、この積算値をｎＸｍ発
のクロックに応じた２値数値信号に対する台形積分値と
して出力する。
ると、第２の加算回路１５は、第２のレジスタ群１４に
格納されている加算値を積算し、この積算値をｎＸｍ発
のクロックに応じた２値数値信号に対する台形積分値と
して出力する。
なお、本実施例で説明したレジスタとしてＲＡＭ等の他
の記憶手段を用いて良いことは言うまでもない。
の記憶手段を用いて良いことは言うまでもない。
発明の効果
以上の説明から明らかなように、本発咀は、２進数値を
格納するレジスタ群を２群用意し、それぞれのレジスタ
群を異なるスピードのクロックでシフト動作させ、かつ
、第１のレジスタ群に格納されている数値の和を第２の
レジスタ群にラッチし、かつ、これをシフトさせており
、第１のレジスタ群、第２のレジスタ群をそれぞれｍ個
、ｎ個のレジスタから構成しているとすると、実質ｎ×
ｍ個の２進数値に関する台形積分を合計ｎ＋ｍ個のレジ
スタを用いて行なえるため、レジスタあるいはメモリの
数景を仰えられ、かつ、忠実に台形積分を実行できると
いう効果がある。
格納するレジスタ群を２群用意し、それぞれのレジスタ
群を異なるスピードのクロックでシフト動作させ、かつ
、第１のレジスタ群に格納されている数値の和を第２の
レジスタ群にラッチし、かつ、これをシフトさせており
、第１のレジスタ群、第２のレジスタ群をそれぞれｍ個
、ｎ個のレジスタから構成しているとすると、実質ｎ×
ｍ個の２進数値に関する台形積分を合計ｎ＋ｍ個のレジ
スタを用いて行なえるため、レジスタあるいはメモリの
数景を仰えられ、かつ、忠実に台形積分を実行できると
いう効果がある。
第１図は本発明の一実施例の台形積分回路を示すブロッ
ク図、第２図は従来の積分回路の一例を示すブロック図
、第３図は同積分回路の一動作例を示す入出力信号図、
第４図は同積分回路の他の動作例を示す入出力信号図、
第５図は従来の台形積分回路の一例を示すブロック図で
ある。 １２・・・第１のレジスタ群、１３・・・第１の加算回
路、１４・・・第２のレジスタ群、１５・・・第２の加
算回路、１６・・・ｎ分周回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｔ
ｚ ｆｔｙｓｔ、ｑ：ｘ’ｙＲ ／３ 畢ｔａ ？ｌｏ＄−回降 第１図 １４− 第り功し９スタｔψ ／ し 第 ２ 図 第３図 第４図
ク図、第２図は従来の積分回路の一例を示すブロック図
、第３図は同積分回路の一動作例を示す入出力信号図、
第４図は同積分回路の他の動作例を示す入出力信号図、
第５図は従来の台形積分回路の一例を示すブロック図で
ある。 １２・・・第１のレジスタ群、１３・・・第１の加算回
路、１４・・・第２のレジスタ群、１５・・・第２の加
算回路、１６・・・ｎ分周回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｔ
ｚ ｆｔｙｓｔ、ｑ：ｘ’ｙＲ ／３ 畢ｔａ ？ｌｏ＄−回降 第１図 １４− 第り功し９スタｔψ ／ し 第 ２ 図 第３図 第４図
Claims (1)
- 第１のクロック信号に同期して入力信号をラッチし、か
つ、シフトする第１のレジスタ群と、この第１のレジス
タ群に格納され信号を加算して出力する第１の加算回路
と、この第１の加算回路の出力信号を第２のクロック信
号に同期してラッチし、かつ、シフトする第２のレジス
タ群と、この第２のレジスタ群に格納される信号を加算
して出力する第２の加算回路とを備えたことを特徴とす
る台形積分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27607486A JPS63129463A (ja) | 1986-11-19 | 1986-11-19 | 台形積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27607486A JPS63129463A (ja) | 1986-11-19 | 1986-11-19 | 台形積分回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63129463A true JPS63129463A (ja) | 1988-06-01 |
Family
ID=17564436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27607486A Pending JPS63129463A (ja) | 1986-11-19 | 1986-11-19 | 台形積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63129463A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011227737A (ja) * | 2010-04-20 | 2011-11-10 | Mitsutoyo Corp | 積分器 |
-
1986
- 1986-11-19 JP JP27607486A patent/JPS63129463A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011227737A (ja) * | 2010-04-20 | 2011-11-10 | Mitsutoyo Corp | 積分器 |
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