JPH0477271B2 - - Google Patents
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- JPH0477271B2 JPH0477271B2 JP56050507A JP5050781A JPH0477271B2 JP H0477271 B2 JPH0477271 B2 JP H0477271B2 JP 56050507 A JP56050507 A JP 56050507A JP 5050781 A JP5050781 A JP 5050781A JP H0477271 B2 JPH0477271 B2 JP H0477271B2
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- Japan
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Links
- 238000012360 testing method Methods 0.000 claims description 139
- 230000015654 memory Effects 0.000 claims description 55
- 230000006870 function Effects 0.000 description 13
- 230000007547 defect Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 230000004397 blinking Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
Description
【発明の詳細な説明】
本発明はLSIメモリ等のLSIデバイスの機能動
作試験を高速にしかも効率良く実行できる試験装
置に関するものである。
作試験を高速にしかも効率良く実行できる試験装
置に関するものである。
第１図は従来のこの種装置の構成を示すもので
ある。この装置は、被試験デバイス１の動作や動
作マージン等の不良に対する原因の解析を行える
よう、機能動作試験実行中における被試験デバイ
スの応答状態（試験結果）を格納する機能を持つ
試験データメモリ２を具備している。つまりこの
試験データメモリ２は試験実行中に被試験デバイ
ス１に印加するアドレス信号をこのメモリのアド
レス信号とし、被試験デバイスの出力信号を期待
値信号と比較器３により比較判定した結果（試験
結果）をこのメモリの書込み信号として書込み動
作を行うので、試験実行後CPUでこの試験デー
タメモリの内容を読出すことにより、被試験デバ
イスのアドレス位置に対応した不良状態が把握で
き不良原因の解析に効果的である。しかし不良原
因の解析を行うたびにこのようにCPUで試験デ
ータメモリの内容を読出し、処理を施こすこと
は、そのための実行及び出力時間が大きくなると
いう問題を生じるが、第１図の従来例では試験実
行中に試験結果を試験データメモリに格納すると
ともに、このメモリに印加されるアドレス信号を
被試験デバイスの内部構成に対応させた２次元の
Ｘ群とＹ群とに分け、それらを個々にデイジタル
アナログ変換器（以下、Ｄ／Ａ変換器という）
４，５により変換したアナログ信号をCRT表示
器６のＸ入力端子とＹ入力端子にそれぞれ加え、
一方試験データメモリ２への書込み信号をCRT
表示器６のＺ入力端子に加えることによつて試験
実行中にその都度の試験結果を表示する機能を持
たせることによりこの問題に対する改善を図つて
いた。つまり従来例を用いた試験ではCPUを用
いて試験結果を処理する方法とCRT表示器６を
用いる方法とを機能的に使い分けていたが、
CRT表示器６の表示が試験実行中に限定され、
又一般に機能動作試験時間は短かく瞬間的である
ために不良状態の表示が見にくいという理由から
実際には詳細な不良原因の解析を行う場合には、
CPUを用いて試験結果を処理する方法が多用と
されており、このために試験の実行時間及び出力
時間が膨大となり効率の良い試験が実行できない
という問題があつた。
ある。この装置は、被試験デバイス１の動作や動
作マージン等の不良に対する原因の解析を行える
よう、機能動作試験実行中における被試験デバイ
スの応答状態（試験結果）を格納する機能を持つ
試験データメモリ２を具備している。つまりこの
試験データメモリ２は試験実行中に被試験デバイ
ス１に印加するアドレス信号をこのメモリのアド
レス信号とし、被試験デバイスの出力信号を期待
値信号と比較器３により比較判定した結果（試験
結果）をこのメモリの書込み信号として書込み動
作を行うので、試験実行後CPUでこの試験デー
タメモリの内容を読出すことにより、被試験デバ
イスのアドレス位置に対応した不良状態が把握で
き不良原因の解析に効果的である。しかし不良原
因の解析を行うたびにこのようにCPUで試験デ
ータメモリの内容を読出し、処理を施こすこと
は、そのための実行及び出力時間が大きくなると
いう問題を生じるが、第１図の従来例では試験実
行中に試験結果を試験データメモリに格納すると
ともに、このメモリに印加されるアドレス信号を
被試験デバイスの内部構成に対応させた２次元の
Ｘ群とＹ群とに分け、それらを個々にデイジタル
アナログ変換器（以下、Ｄ／Ａ変換器という）
４，５により変換したアナログ信号をCRT表示
器６のＸ入力端子とＹ入力端子にそれぞれ加え、
一方試験データメモリ２への書込み信号をCRT
表示器６のＺ入力端子に加えることによつて試験
実行中にその都度の試験結果を表示する機能を持
たせることによりこの問題に対する改善を図つて
いた。つまり従来例を用いた試験ではCPUを用
いて試験結果を処理する方法とCRT表示器６を
用いる方法とを機能的に使い分けていたが、
CRT表示器６の表示が試験実行中に限定され、
又一般に機能動作試験時間は短かく瞬間的である
ために不良状態の表示が見にくいという理由から
実際には詳細な不良原因の解析を行う場合には、
CPUを用いて試験結果を処理する方法が多用と
されており、このために試験の実行時間及び出力
時間が膨大となり効率の良い試験が実行できない
という問題があつた。
本発明はこの欠点を解決するために試験結果の
表示機能の高度化を図ることにより、LSIメモリ
の効率的な試験を可能にするものである。
表示機能の高度化を図ることにより、LSIメモリ
の効率的な試験を可能にするものである。
第２図は本発明に実施例を示す。本装置は基本
的に試験実行時に試験結果を試験データメモリに
取込み且つ試験実行中の不良状態を表示するモー
ドと試験実行後に試験データメモリの内容を元に
不良状態を表示するモードの２つの動作モードを
持つている。双方の動作モードへの制御信号によ
り任意に切換えることができる。まず制御信号に
より前者の動作モードを選択した場合の動作を説
明すると、被試験デバイスに印加したアドレス信
号を、被試験デバイスの内部構成に対応させた２
次元のＸ群とＹ群とに分け、それらをＤ／Ａ変換
器１４，１５によりアナログ信号に変換しCRT
表示器１６のＸ入力端子及びＹ入力端子にそれぞ
れ印加し、一方被試験デバイスの出力信号と期待
値信号とを比較器により比較判定した試験結果を
CRT表示器１６のＺ入力端子に印加することに
よつて試験実行中に試験結果をCRT表示器１６
に表示する。またこの時同時に試験結果は被試験
デバイスに印加したアドレス信号に対応する試験
データメモリ１２のアドレス位置に格納される。
的に試験実行時に試験結果を試験データメモリに
取込み且つ試験実行中の不良状態を表示するモー
ドと試験実行後に試験データメモリの内容を元に
不良状態を表示するモードの２つの動作モードを
持つている。双方の動作モードへの制御信号によ
り任意に切換えることができる。まず制御信号に
より前者の動作モードを選択した場合の動作を説
明すると、被試験デバイスに印加したアドレス信
号を、被試験デバイスの内部構成に対応させた２
次元のＸ群とＹ群とに分け、それらをＤ／Ａ変換
器１４，１５によりアナログ信号に変換しCRT
表示器１６のＸ入力端子及びＹ入力端子にそれぞ
れ印加し、一方被試験デバイスの出力信号と期待
値信号とを比較器により比較判定した試験結果を
CRT表示器１６のＺ入力端子に印加することに
よつて試験実行中に試験結果をCRT表示器１６
に表示する。またこの時同時に試験結果は被試験
デバイスに印加したアドレス信号に対応する試験
データメモリ１２のアドレス位置に格納される。
次に本装置を制御信号により後者の動作モード
を選択した場合について説明する。まずこの選択
により試験データメモリ１２は読出し動作モード
となつているので、先の被試験デバイスに印加し
たアドレス信号を再び用いて試験データメモリの
走査をすることにより、そのアドレス位置に書込
まれている書込み情報（前者の方法で取得した試
験結果あるいはCPUから転送された情報）を読
出す。選択回路１７は試験データメモリの読出し
端子側が制御信号により選択されているので、読
出された情報はCRT表示器１６のＺ入力信号と
なり、またアドレス信号は上述のように任意に２
分割されアナログ変換されることにより、CRT
表示器１６のそれぞれＸ入力信号、Ｙ入力信号と
なることで試験データメモリ１２の内容を表示す
ることができる。
を選択した場合について説明する。まずこの選択
により試験データメモリ１２は読出し動作モード
となつているので、先の被試験デバイスに印加し
たアドレス信号を再び用いて試験データメモリの
走査をすることにより、そのアドレス位置に書込
まれている書込み情報（前者の方法で取得した試
験結果あるいはCPUから転送された情報）を読
出す。選択回路１７は試験データメモリの読出し
端子側が制御信号により選択されているので、読
出された情報はCRT表示器１６のＺ入力信号と
なり、またアドレス信号は上述のように任意に２
分割されアナログ変換されることにより、CRT
表示器１６のそれぞれＸ入力信号、Ｙ入力信号と
なることで試験データメモリ１２の内容を表示す
ることができる。
以上述べたように本装置は試験実行中に試験結
果をCRT表示器１６に表示できるだけでなく、
試験実行後にも試験実行中に得た試験結果あるい
はCPUから転送した任意の試験情報をCRT表示
器１６に表示することができるため、被試験デバ
イスに対する詳細な不良原因の解析が高速にしか
も効率良く実行できるという特徴がある。
果をCRT表示器１６に表示できるだけでなく、
試験実行後にも試験実行中に得た試験結果あるい
はCPUから転送した任意の試験情報をCRT表示
器１６に表示することができるため、被試験デバ
イスに対する詳細な不良原因の解析が高速にしか
も効率良く実行できるという特徴がある。
なお本実施例では試験実行後にCRT表示器に
表示する情報を格納するメモリとして試験データ
メモリを用いているが、本試験装置と被試験デバ
イスを試験するための他の試験系を分離させる構
成を採る場合には、表示情報を格納するメモリと
試験データメモリとは別個のメモリを用いる構成
となるが、その場合は試験実行後に試験データメ
モリの内容を表示情報を格納するメモルへ転送す
る必要が生じ、CPUによるメモリ間のデータ転
送時間を要するが、これは比較的高速動作が可能
であるため、本実施例とほぼ同様な効果が得られ
る。
表示する情報を格納するメモリとして試験データ
メモリを用いているが、本試験装置と被試験デバ
イスを試験するための他の試験系を分離させる構
成を採る場合には、表示情報を格納するメモリと
試験データメモリとは別個のメモリを用いる構成
となるが、その場合は試験実行後に試験データメ
モリの内容を表示情報を格納するメモルへ転送す
る必要が生じ、CPUによるメモリ間のデータ転
送時間を要するが、これは比較的高速動作が可能
であるため、本実施例とほぼ同様な効果が得られ
る。
第３図は試験データメモリ１２のアドレス端子
に印加するアドレス信号を、用途に応じて制御信
号を選択回路１８に加えることにより選択できる
ようにした本発明の他の実施例を示し、この例で
は試験データメモリ１２の書込み動作時のアドレ
ス信号は被試験デバイスに印加したアドレス信号
を用い、試験データメモリの読出し動作時のアド
レス信号はCRT表示器の各試験結果を表示する
走査速度に関係した何等かのクロツク信号を計数
するアドレスカウンタ１９の出力を用いた場合を
示している。
に印加するアドレス信号を、用途に応じて制御信
号を選択回路１８に加えることにより選択できる
ようにした本発明の他の実施例を示し、この例で
は試験データメモリ１２の書込み動作時のアドレ
ス信号は被試験デバイスに印加したアドレス信号
を用い、試験データメモリの読出し動作時のアド
レス信号はCRT表示器の各試験結果を表示する
走査速度に関係した何等かのクロツク信号を計数
するアドレスカウンタ１９の出力を用いた場合を
示している。
第４図は本発明の他の実施例で第２図の試験デ
ータメモリを複数構成としそれぞれのメモリの出
力信号間の任意の論理結果をCRT表示器に表示
するものである。第４図では試験データメモリを
３種類設けた例を示しており、例えば試験データ
メモリ１２1には上述の試験結果、試験データメ
モリ１２2には試験実行時における期待値信号、
又試験データメモリ１２3には試験データメモリ
１２1に格納されている試験結果のうちの任意の
アドレス領域の試験結果を無視するためのマスク
情報をそれぞれ格納した場合を想定している。第
５図にはその場合の論理回路２０に一例を示して
おり、３種のメモリ出力の論理結果であるＡ〜Ｈ
のうちの任意の１つを選択回路２１により選択す
ることで単に試験結果をそのまま表示させるだけ
でなく、不良原因の解析に効果的となる高度な表
示方法が可能である。このように試験データメモ
リには単に試験結果だけでなく各種の試験情報を
格納することで効果的な試験が行える。
ータメモリを複数構成としそれぞれのメモリの出
力信号間の任意の論理結果をCRT表示器に表示
するものである。第４図では試験データメモリを
３種類設けた例を示しており、例えば試験データ
メモリ１２1には上述の試験結果、試験データメ
モリ１２2には試験実行時における期待値信号、
又試験データメモリ１２3には試験データメモリ
１２1に格納されている試験結果のうちの任意の
アドレス領域の試験結果を無視するためのマスク
情報をそれぞれ格納した場合を想定している。第
５図にはその場合の論理回路２０に一例を示して
おり、３種のメモリ出力の論理結果であるＡ〜Ｈ
のうちの任意の１つを選択回路２１により選択す
ることで単に試験結果をそのまま表示させるだけ
でなく、不良原因の解析に効果的となる高度な表
示方法が可能である。このように試験データメモ
リには単に試験結果だけでなく各種の試験情報を
格納することで効果的な試験が行える。
第６図はCRT表示装置での試験結果の表示を
拡大できる拡大表示機能を持つ本発明の他の実施
例である。拡大機能を持たせるための拡大選択部
２３の具体的な一例を第７図に示す。第７図の例
では選択信号AX，BX，CX，DX，AY，BY，CY，
DY８種類の信号の状態によつてＸ方向、Ｙ方向
それぞれ独立に２倍、４倍の拡大表示が可能とな
る。第７図の回路は各アドレスビツトをそれぞれ
下位方向へシフトする動作をさせているが、反対
に上位方向へシフトさせる回路を用いることによ
り、被試験デバイスの内部規模にかかわらず試験
結果を一定の大きさで表示することができ、試験
結果をより見やすくできるという効果もある。
拡大できる拡大表示機能を持つ本発明の他の実施
例である。拡大機能を持たせるための拡大選択部
２３の具体的な一例を第７図に示す。第７図の例
では選択信号AX，BX，CX，DX，AY，BY，CY，
DY８種類の信号の状態によつてＸ方向、Ｙ方向
それぞれ独立に２倍、４倍の拡大表示が可能とな
る。第７図の回路は各アドレスビツトをそれぞれ
下位方向へシフトする動作をさせているが、反対
に上位方向へシフトさせる回路を用いることによ
り、被試験デバイスの内部規模にかかわらず試験
結果を一定の大きさで表示することができ、試験
結果をより見やすくできるという効果もある。
第８図は試験結果を表示している場合に、その
表示の任意の不良位置のアドレス情報を得ること
を可能にした本発明の他の実施例である。この例
ではアドレスレジスタ２４に設定した任意のアド
レス情報と試験データメモリ１２を走査するアド
レス情報とを比較器２５で比較し両者が一致した
場合の、試験データメモリ１２に出力である
CRT表示器へのＺ入力信号を点滅用クロツク信
号発生器２６からのクロツク信号で制御すること
により、CRT表示器の表示のうちのその特定ア
ドレスのみ点滅を行わせる機能を持つ。
表示の任意の不良位置のアドレス情報を得ること
を可能にした本発明の他の実施例である。この例
ではアドレスレジスタ２４に設定した任意のアド
レス情報と試験データメモリ１２を走査するアド
レス情報とを比較器２５で比較し両者が一致した
場合の、試験データメモリ１２に出力である
CRT表示器へのＺ入力信号を点滅用クロツク信
号発生器２６からのクロツク信号で制御すること
により、CRT表示器の表示のうちのその特定ア
ドレスのみ点滅を行わせる機能を持つ。
第９図は試験データメモリの内容をCRT表示
器に表示する場合に、表示している試験結果のう
ちの不良数あるいは良数をカウンタ２７で計数
し、レジスタ及び表示部２８で表示できる機能を
持つ本発明の他の実施例である。なおこの例では
試験結果の表示に拡大機能を付加した場合を想定
している。拡大の倍数に応じて1/2分周回路２９，
３０，……の縦続数を選択回路３１により選択し
てカウンタに入力として加える。その機能が不要
の場合には図中の破線部が不要となる。
器に表示する場合に、表示している試験結果のう
ちの不良数あるいは良数をカウンタ２７で計数
し、レジスタ及び表示部２８で表示できる機能を
持つ本発明の他の実施例である。なおこの例では
試験結果の表示に拡大機能を付加した場合を想定
している。拡大の倍数に応じて1/2分周回路２９，
３０，……の縦続数を選択回路３１により選択し
てカウンタに入力として加える。その機能が不要
の場合には図中の破線部が不要となる。
第１０図は試験結果をCRT表示器に出力させ
る場合の管面に対するＸ及びＹアドレス信号０番
地の原点をＡ〜Ｄの任意に設定できるように反転
回路３２，３３を用いた本発明の他の実施例であ
る。
る場合の管面に対するＸ及びＹアドレス信号０番
地の原点をＡ〜Ｄの任意に設定できるように反転
回路３２，３３を用いた本発明の他の実施例であ
る。
以上説明したように、本試験装置は被試験デバ
イスの試験結果を試験実行中だけでなく、試験実
行後においても直前の試験実行中に得た試験結果
あるいはあらかじめ取得しCPUの主メモリ等に
保存しておいた任意の試験結果等を速やかに観測
できることができるために効率的な試験が行え、
詳細な不良の原因解析が可能となるという利点が
ある。
イスの試験結果を試験実行中だけでなく、試験実
行後においても直前の試験実行中に得た試験結果
あるいはあらかじめ取得しCPUの主メモリ等に
保存しておいた任意の試験結果等を速やかに観測
できることができるために効率的な試験が行え、
詳細な不良の原因解析が可能となるという利点が
ある。
第１図は従来例、第２図は本発明の実施例、第
３図は試験データメモリの書込み動作時と読出し
動作時とによりアドレス信号を切換えることによ
り多機能化を図つた本発明の他の実施例、第４図
は試験データメモリを複数個設けそれらの出力間
の論理を採ることにより表示機能の高度化を図つ
た本発明の他の実施例、第５図は第４図中の複数
試験データメモリ出力間の論理回路例、第６図は
試験結果の拡大表示機能を持つ本発明の他の実施
例、第７図は第６図中の拡大選択部の具体例、第
８図はCRT表示器に表示している試験結果の、
任意の位置のアドレス情報を得る機能を持つ本発
明の他の実施例、第９図はCRT表示器に表示し
ている試験結果の不良数あるいは良数を計数表示
する機能を持つ本発明の他の実施例、第１０図は
CRT表示器管面に対するＸ及びＹアドレスの原
点を任意に変換できる機能を持つ本発明の他の実
施例をそれぞれ示すものである。 １……被試験デバイス、１２……試験データメ
モリ、１４，１５……デイジタルアナログ変換
器、１６……CRT表示器、１７……選択回路、
１８……選択回路、１９……アドレスカウンタ、
２０……論理回路、２１，２２，３１……選択回
路、２３……拡大選択部、２４……アドレスレジ
スタ、２５……比較器、２６……点滅用クロツク
信号発生器、２７……カウンタ、２８……表示
部、２９，３０……1/2分周回路、３２，３３…
…反転回路。
３図は試験データメモリの書込み動作時と読出し
動作時とによりアドレス信号を切換えることによ
り多機能化を図つた本発明の他の実施例、第４図
は試験データメモリを複数個設けそれらの出力間
の論理を採ることにより表示機能の高度化を図つ
た本発明の他の実施例、第５図は第４図中の複数
試験データメモリ出力間の論理回路例、第６図は
試験結果の拡大表示機能を持つ本発明の他の実施
例、第７図は第６図中の拡大選択部の具体例、第
８図はCRT表示器に表示している試験結果の、
任意の位置のアドレス情報を得る機能を持つ本発
明の他の実施例、第９図はCRT表示器に表示し
ている試験結果の不良数あるいは良数を計数表示
する機能を持つ本発明の他の実施例、第１０図は
CRT表示器管面に対するＸ及びＹアドレスの原
点を任意に変換できる機能を持つ本発明の他の実
施例をそれぞれ示すものである。 １……被試験デバイス、１２……試験データメ
モリ、１４，１５……デイジタルアナログ変換
器、１６……CRT表示器、１７……選択回路、
１８……選択回路、１９……アドレスカウンタ、
２０……論理回路、２１，２２，３１……選択回
路、２３……拡大選択部、２４……アドレスレジ
スタ、２５……比較器、２６……点滅用クロツク
信号発生器、２７……カウンタ、２８……表示
部、２９，３０……1/2分周回路、３２，３３…
…反転回路。
Claims (1)
- 【特許請求の範囲】 １ 任意のアドレス信号源をアドレス入力端子に
接続し、任意の試験情報源を直接あるいは間接的
に書込み端子に接続し、外部からの制御信号によ
り書込み動作と読出し動作とに制御される試験デ
ータメモリ部と、 前記試験データメモリ部の読出し端子の情報を
一方の入力端子に受け、前記試験データメモリ部
への入力である任意の試験情報を他方の入力端子
に受け、制御信号によりどちらか一方の入力を選
択して出力する選択回路と、 前記アドレス信号源からのアドレス信号を任意
の２つの群に分け、それぞれをアナログ信号に変
換するデイジタルアナログ変換部と、 前記デイジタルアナログ変換部の２種のアナロ
グ信号出力をそれぞれＸ走査信号、Ｙ走査信号と
し、前記選択回路の出力信号をＺ入力信号として
走査信号の輝度変調を行なうCRT表示器とを備
えたことを特徴とするLSI試験装置。 ２ 前記試験データメモリ部が、それぞれ、試験
結果、試験実行時における期待値信号、試験結果
のうちの任意のアドレス領域のマスク情報等の試
験に関する異る情報を格納するための複数個のメ
モリからなり、これらのメモリの読出し情報を論
理演算する論理回路を設け、その論理回路の出力
を前記選択回路に接続したことを特徴とする特許
請求の範囲第１項記載のLSI試験装置。 ３ 前記アドレス信号源として、試験データメモ
リ部への試験データの書込み動作時には、被試験
デバイスへ印加するアドレス信号源を共通に用
い、試験データメモリ部のデータを読出して前記
CRT表示器に表示する際の読出し動作時には、
専用のアドレスカウンタを用いることを特徴とす
る特許請求の範囲第１項または第２項記載のLSI
試験装置。 ４ 前記アドレス信号源が、前記試験データメモ
リ部のアドレス端子に、試験結果の表示をCRT
表示装置上で拡大するためのアドレス信号を送出
する拡大選択部を有することを特徴とする特許請
求の範囲第１項ないし第３項のいずれか１項に記
載のLSI試験装置。 ５ 前記デイジタルアナログ変換部は、 それぞれ２つの群に分けたアドレス信号を入力
する別個に制御可能な反転回路と、その出力をそ
れぞれアナログ信号に変換するデイジタルアナロ
グ変換器からなることを特徴とする特許請求の範
囲第１項ないし第４項のいずれか１項に記載の
LSI試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56050507A JPS57172263A (en) | 1981-04-06 | 1981-04-06 | Large scale integrated circuit testing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56050507A JPS57172263A (en) | 1981-04-06 | 1981-04-06 | Large scale integrated circuit testing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57172263A JPS57172263A (en) | 1982-10-23 |
| JPH0477271B2 true JPH0477271B2 (ja) | 1992-12-07 |
Family
ID=12860865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56050507A Granted JPS57172263A (en) | 1981-04-06 | 1981-04-06 | Large scale integrated circuit testing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57172263A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6395366A (ja) * | 1986-10-09 | 1988-04-26 | Nippon Telegr & Teleph Corp <Ntt> | テストデ−タメモリ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5335446A (en) * | 1976-09-13 | 1978-04-01 | Tektronix Inc | Logical analyzer |
| JPS5413231A (en) * | 1977-07-01 | 1979-01-31 | Takeda Riken Ind Co Ltd | Memory tester |
-
1981
- 1981-04-06 JP JP56050507A patent/JPS57172263A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5335446A (en) * | 1976-09-13 | 1978-04-01 | Tektronix Inc | Logical analyzer |
| JPS5413231A (en) * | 1977-07-01 | 1979-01-31 | Takeda Riken Ind Co Ltd | Memory tester |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57172263A (en) | 1982-10-23 |
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