JP2007193877A - アドレスデコーダの検査回路及びアドレスデコーダの検査方法 - Google Patents
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Abstract
【課題】テストパターンの入力数をより少なくして検査効率を向上させる構成を、より簡単に且つテスト用のデータ設定に制約を設けることなく実現できるアドレスデコーダの検査回路を提供する。
【解決手段】3ビットアドレスデコーダの検査回路31を、複数のアドレスデコーダ4〜11の一部に対して、アドレス信号A2〜A0の負論理信号A2N〜A0Nと、テスト時に負論理信号A2N〜A0Nとは独立に設定される負論理信号T_A2N〜T_A0Nとを選択して出力するためのマルチプレクサ32〜34を備えて構成し、テスト時には、マルチプレクサ32〜34を介して負論理信号T_A2N〜T_A0Nを独立に与えて、1回に与えるアドレスパターンで4重選択を行う。
【選択図】図1
【解決手段】3ビットアドレスデコーダの検査回路31を、複数のアドレスデコーダ4〜11の一部に対して、アドレス信号A2〜A0の負論理信号A2N〜A0Nと、テスト時に負論理信号A2N〜A0Nとは独立に設定される負論理信号T_A2N〜T_A0Nとを選択して出力するためのマルチプレクサ32〜34を備えて構成し、テスト時には、マルチプレクサ32〜34を介して負論理信号T_A2N〜T_A0Nを独立に与えて、1回に与えるアドレスパターンで4重選択を行う。
【選択図】図1
Description
本発明は、メモリセルを選択するために入力されるアドレス信号をデコードした結果を出力する複数のアドレスデコーダの機能を検査する回路、及びその検査回路を用いて機能検査を行う方法に関する。
ROMなどのメモリに内蔵されており、外部より与えられたアドレスに応じてメモリセルを選択するためにデコード信号を出力するデコーダ回路は、配線などにオープン不良が存在すると、異なるアドレスで同じメモリセルが選択されてしまう多重選択という不具合が発生する。この多重選択を検出するためのテストを行う場合、不具合によってビット線やワード線がハイインピーダンス状態になると、読み出しデータ値等がその前に実行されたサイクルの結果に依存することなどから、単純なデータの読み出しでは検出できない。そのため、不良の発生パターンを考慮したアドレス,データの組み合わせよりなるテストパターンを作成し、メモリセルの読み出しを行なってテストする必要がある
しかしながら、予め記憶すべきデータがあり、テスト時に任意の値を設定することができないマスクROM等では、各ROMの内容に応じてテストパターンを用意する必要があり、そのテストパターンの作成に非常な労力が必要となってしまう。
しかしながら、予め記憶すべきデータがあり、テスト時に任意の値を設定することができないマスクROM等では、各ROMの内容に応じてテストパターンを用意する必要があり、そのテストパターンの作成に非常な労力が必要となってしまう。
例えば、図4(a)に示すように、3ビットのNOR型アドレスデコーダであれば、入力アドレスA2〜A0とそれらがNOTゲート1〜3において反転された負論理信号A2N〜A0Nとが、8個の3入力NORゲートで構成されるアドレスデコーダ4〜11(NOR000〜NOR111)の入力端子に適宜接続されている。そして、各アドレスデコーダ4〜11は、図4(b)に示すように、3つのnチャネル型MOSトランジスタ12〜14(n2〜n0)と3つのpチャネル型MOSトランジスタ15〜17(p2〜p0)との組み合わせによって構成されている。
例えば、デコーダ4(NOR000)について、MOSトランジスタ12〜14の機能をテストする場合には、以下のようにアドレスのテストパターンを入力する。
(1)アドレス[A2:A0]=[000]
デコーダ4を選択する。
(2)アドレス[A2:A0]=[001]
デコーダ5を選択し、デコーダ4が非選択となることでMOSトランジスタ14がONしたことを確認する。
(3)アドレス[A2:A0]=[000]
デコーダ4を選択する。
(4)アドレス[A2:A0]=[010]
デコーダ6を選択し、デコーダ4が非選択となることでMOSトランジスタ13がONしたことを確認する。
(1)アドレス[A2:A0]=[000]
デコーダ4を選択する。
(2)アドレス[A2:A0]=[001]
デコーダ5を選択し、デコーダ4が非選択となることでMOSトランジスタ14がONしたことを確認する。
(3)アドレス[A2:A0]=[000]
デコーダ4を選択する。
(4)アドレス[A2:A0]=[010]
デコーダ6を選択し、デコーダ4が非選択となることでMOSトランジスタ13がONしたことを確認する。
(5)アドレス[A2:A0]=[000]
デコーダ4を選択する。
(6)アドレス[A2:A0]=[100]
デコーダ8を選択し、デコーダ4が非選択となることでMOSトランジスタ12がONしたことを確認する。
というように、全てのnMOSトランジスタ12〜14について機能確認を行うために、6通りのテストパターンを入力する必要があった(図4(c)参照)。従って、8つのデコーダ4〜11の全てに対して同様にテストを行うと、6×8=48通りのテストパターンを与える必要がある。
デコーダ4を選択する。
(6)アドレス[A2:A0]=[100]
デコーダ8を選択し、デコーダ4が非選択となることでMOSトランジスタ12がONしたことを確認する。
というように、全てのnMOSトランジスタ12〜14について機能確認を行うために、6通りのテストパターンを入力する必要があった(図4(c)参照)。従って、8つのデコーダ4〜11の全てに対して同様にテストを行うと、6×8=48通りのテストパターンを与える必要がある。
このような問題を解決する従来技術の1つとして、特許文献1に開示されている技術がある。この技術は、図5(a)に示すように、4つのnチャネル型MOSトランジスタ18,12〜14と4つのpチャネル型MOSトランジスタ19,15〜17との組み合わせによりデコーダ20として構成される4入力NORゲートに対し、電源Vccとデコード信号出力線21(Oi,i=1〜16)との間にテスト用のpチャネル型MOSトランジスタ22(高オン抵抗)を接続し、トランジスタ22のゲートにテスト用の信号T1を与えることでデコーダ20のテストを行うようにしたものである。
例えば、デコーダ20がアドレス[A3:A0]=[0000]に対応するデコーダであるとすると、テスト用のトランジスタ22をオンにすれば、pチャネル型MOSトランジスタ19,15〜17は、高オン抵抗のトランジスタ22によってバイパスされた状態となる。そして、4ビットの入力アドレスA3〜A0が全てロウレベルであり4つのトランジスタ18,12〜14が全てオフであればデコード信号出力線21はハイレベルとなり、それらの内何れか1つがオンすればデコード信号出力線21のレベルはロウになるはずである。
従って、例えばトランジスタ13にオープン故障があるとすると、アドレス[A3:A0]=[0100]を与えた場合にもデコード信号出力線21はハイレベルとなって多重選択が発生する(図5(b)参照)。即ち、特許文献1によれば、4ビットのアドレスを順次インクリメントする単純なテストパターンを与えることで、デコーダ20のテストを行なうことが可能となる。
特開平6−18629号公報
しかしながら、特許文献1では、一連のテストパターンを与えている途中で多重選択が行われた場合に、4つのトランジスタ18,12〜14の何れかにオープン故障があることが検出される。従って、オープン故障を検出するには、(1)デコーダ20を含む複数のNORゲートの出力レベルを直接モニタするための構成、若しくは、(2)多重選択されたことを判別するため、メモリデータの出力値を変化させる必要がある。
そして(1)の場合は、メモリに付随する検査用の回路構成が複雑になりすぎるという問題がある。また、(2)の場合は、例えば図5(b)のケースでは、アドレス[A3:A0]=[0000]で出力されるメモリデータとアドレス[A3:A0]=[0100]で出力されるメモリデータとが異なるように設定しなければならず、テスト用のデータ設定に手間を要するという問題がある。
そして(1)の場合は、メモリに付随する検査用の回路構成が複雑になりすぎるという問題がある。また、(2)の場合は、例えば図5(b)のケースでは、アドレス[A3:A0]=[0000]で出力されるメモリデータとアドレス[A3:A0]=[0100]で出力されるメモリデータとが異なるように設定しなければならず、テスト用のデータ設定に手間を要するという問題がある。
本発明は上記事情に鑑みてなされたものであり、その目的は、テストパターンの入力数をより少なくして検査効率を向上させる構成を、より簡単に且つテスト用のデータ設定に制約を設けることなく実現できるアドレスデコーダの検査回路、及びその検査回路を用いて行うアドレスデコーダの検査方法を提供することにある。
請求項1記載のアドレスデコーダの検査回路によれば、複数のアドレスデコーダの一部に対して、アドレス信号の負論理信号と、検査時に前記負論理信号とは独立に設定される負論理信号とを選択して出力するためのマルチプレクサを備える。即ち、n(nは2以上の自然数)ビットアドレスをデコードするための複数のアドレスデコーダの一部には、通常のデコード動作を行なうためにアドレス信号の負論理信号が与えられている。従って、検査時には、マルチプレクサを介して検査用の負論理信号を独立に与えるようにすれば、1回に与えるアドレスパターンで多重選択を行うことが可能となる。また、全てのデコーダを非選択とすることも可能となるので、それらの選択パターンを組み合わせることで検査をより短時間で行うことができる。
請求項2記載のアドレスデコーダの検査回路によれば、独立に設定される負論理信号を書き込んでマルチプレクサに出力するためのレジスタを備えるので、検査用の負論理信号を与えるために外部端子を増やす必要がなくなる。
請求項3記載のアドレスデコーダの検査方法によれば、アドレスデコーダがNOR型で構成されている場合、多重選択ステップにおいて、正論理信号群及び負論理信号群の内何れか1ビットだけを「1」にセットして多重選択を行う。即ち、通常のデコード動作においては、負論理信号群は正論理信号群の反転として与えられることで、正論理信号群で選択されたもの以外のデコーダを非選択にしている。従って、それらの内何れか1ビットだけを「1」にセットするパターンを与えると、nビットアドレスの場合は2n−1個のデコーダを多重選択することができる。
また、全非選択ステップでは、多重選択ステップにおいて1ビットを「1」にセットしたパターンはそのままにすると共に、前記1ビットを「1」にセットしなかった方の信号群の内何れか1ビットだけを「1」にセットすれば、その「1」にセットされたビットに対応する、デコーダを構成する素子が正常であればその出力状態が変化することで多重選択状態が解消される。この場合、全てのデコーダが非選択の状態となる。そして、多重選択ステップと全非選択ステップとを交互に繰り返し、後者のステップで「1」にセットするビットを順次変化させれば、各ビットに対応する素子の機能を検査することができる。
次は、多重選択ステップにおいて何れか1ビットを「1」にセットする信号群と、全非選択ステップにおいて何れか1ビットを「1」にセットする信号群とを互いに入れ替えて、多重選択ステップと全非選択ステップとを同様に実行する。すると、今度は残りのデコーダの全てが多重選択されて、同様に各ビットに対応する素子の機能を検査することができる。即ち、上記の手順によれば、複数のデコーダを多重選択した後に必ず全てのデコーダを非選択状態にすることで検査を行うので、メモリに対して予め検査用のデータを夫々異なる値で設定する必要がなくなる。
請求項4記載のアドレスデコーダの検査方法によれば、アドレスデコーダがNAND型で構成されている場合に、請求項3における多重選択ステップと全非選択ステップとでセットするビットの論理を反転させて何れか1ビットだけを「0」にセットすれば、NAND型のデコーダについても全く同様に検査を行うことができる。
以下、本発明を、ROMなどのメモリにおいてメモリセルを選択する、NOR型の3ビットアドレスデコーダに適用した場合の一実施例について図1乃至図3を参照して説明する。尚、図4と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。図1は、本発明のアドレスデコーダの検査回路の構成を示すものである。検査回路31は、図4に示すメモリのアドレスデコーダ部において、NOTゲート1〜3の出力端子と、入力アドレスの負論理信号A2N〜A0Nを与える信号線との間に、マルチプレクサ(MPX)32〜34を挿入している。
そして、マルチプレクサ32〜34の他方の入力端子には、テスト用のアドレス信号を与えるためのレジスタ35の出力端子T_A2N,T_A1N,T_A0Nが夫々接続されている。レジスタ35に対しては、メモリに対してテストモードを設定する信号TESTがアクティブとなっている場合に書き込みが可能となっている。また、マルチプレクサ32〜34は、信号TESTがインアクティブである場合はNOTゲート1〜3の出力端子側を選択し、信号TESTがアクティブである場合はレジスタ35側を選択するようになっている。尚、信号TESTの設定は、外部端子のレベルをハイ,ロウの何れかに設定するか、若しくは内部のモード設定レジスタに対する書き込みによって行うようにする。
次に、本実施例の作用について図2及び図3も参照して説明する。本実施例では、3ビットアドレスを8個のデコーダ4〜11によってデコードする場合に、レジスタ35に対してテスト用の負論理信号T_A2N,T_A1N,T_A0Nを書き込み、図3に示すようにテスト用のアドレスパターンを与えることで、グランド側に接続されるNチャネルMOSトランジスタ(素子)12〜14のオープン故障をテストする。
先ず、(1)アドレス[A2:A0](正論理信号群)=[000],[T_A2N:T_A0N](負論理信号群)=[001]を与えることで、デコーダ4,6,8,10に対応するNOR[000,010,100,110]を4重選択する(多重選択ステップ)。即ち、3ビットアドレスをデコードする場合、各アドレス線A2〜A0,A2N〜A0Nは、8個のデコーダ4〜11の内、夫々何れか4個のデコーダの入力端子に接続されている。そして、通常のデコード動作であれば、負論理信号A2N〜A0Nは、入力アドレスA2〜A0の反転パターンになることで1つのデコーダだけが選択される。即ち、アドレス[A2:A0]=[000]であれば、NOTゲート1〜3により自動的に[A2N:A0N]=[111]となる。
本実施例の検査回路31では、マルチプレクサ32〜34並びにレジスタ35を備えたことによって、デコーダ4〜11のテスト時に、負論理信号A2N〜A0Nは入力アドレスA2〜A0とは完全に独立して設定可能となっている。そこで、アドレス[A2:A0]=[000]に対して[T_A2N:T_A0N]=[001]を与えると、T_A2N,T_A1Nのビットが[00]となる結果、デコーダの4重選択が行われることになる。
図2(a)は、上記の説明を図示したものであり、各デコーダNOR000〜NOR111において、A2〜A0,A2N〜A0Nのうち、太枠で囲まれた部分のアドレス信号が「0」になっている場合に夫々が選択されることを示している。そして、アドレス[A2:A0]=[000],[T_A2N:T_A0N]=[001]を与えた場合は、デコーダNOR[000,010,100,110]が4重に選択されることが判る。
図3のアドレスパターン(1)で4重選択を行うと、次のアドレスパターン(2)では、アドレス[A2:A0]=[001],[T_A2N:T_A0N]=[001]とすることで、全てのデコーダNOR000〜NOR111を非選択状態(全非選択状態)とする(全非選択ステップ)。この時、全非選択状態になれば、4重選択されたデコーダNOR[000,010,100,110]において、夫々アドレスA0に対応するNチャネルMOSトランジスタ14が正常にONしたことを示す(図2(b)参照)。
以下、アドレスパターン(3)では(1)と同様の4重選択を行い、続くアドレスパターン(4)ではアドレス[A2:A0]=[010],[T_A2N:T_A0N]=[001]とすることで全非選択状態にする。この時、全非選択状態になれば、4重選択された上記デコーダにおいて、夫々アドレスA1に対応するNチャネルMOSトランジスタ13が正常にONしたことを示す。
そして、アドレスパターン(5)ではやはり(1)と同様の4重選択を行い、続くアドレスパターン(6)ではアドレス[A2:A0]=[100],[T_A2N:T_A0N]=[001]とすることで全非選択状態にする。この時、全非選択状態になれば、4重選択された上記デコーダにおいて、夫々アドレスA2に対応するNチャネルMOSトランジスタ12が正常にONしたことを示す。
そして、アドレスパターン(5)ではやはり(1)と同様の4重選択を行い、続くアドレスパターン(6)ではアドレス[A2:A0]=[100],[T_A2N:T_A0N]=[001]とすることで全非選択状態にする。この時、全非選択状態になれば、4重選択された上記デコーダにおいて、夫々アドレスA2に対応するNチャネルMOSトランジスタ12が正常にONしたことを示す。
以上で、4重選択されたデコーダNOR[000,010,100,110]についてのテストは終了する。そして、続く後半のアドレスパターン(7)〜(12)では、上記のアドレスパターン(1)〜(6)を、アドレス[A2:A0]=[100]側のパターンと[T_A2N:T_A0N]側のパターンとを入れ替えて行う。
即ち、アドレスパターン(7),(9),(11)において[A2:A0]=[001],[T_A2N:T_A0N]=[000]とした場合、通常のデコード動作で[A2N:A0N]=[000]となる場合は、[A2:A0]=[111]となっているはずであるから、NOR[111]だけが選択されるパターンである。それに対して、[A2:A0]=[001]とすれば上位2ビットが反転する結果、アドレスパターン(1)〜(6)では選択されなかった残りのデコーダ5,7,9,11に対応するNOR[001,011,101,111]が4重選択される。
そして、全非選択状態とするアドレスパターン(8),(10),(12)においては、テスト用の負論理信号[T_A2N:T_A0N]側を、順次1ビットずつ「1」にすることで、4重選択されたデコーダNOR[001,011,101,111]を構成するアドレスA0,A1,A2に対応するNチャネルMOSトランジスタ14,13,12が、夫々正常にONしたか否かを確認できる。
尚、以上の手順において、トランジスタ14〜12の機能が正常であるか否かは、全非選択状態になるか否かで判定される。そして、全非選択状態の場合にビット線がプリチャージされてハイレベルを示すとすれば、多重選択が行われた場合、選択された何れか1つのデータ値がロウレベルであれば、ビット線はロウレベルを示す。従って、多重選択が行われることによる出力データ値の衝突については問題とならない。
そして、メモリに出力させるデータとしては、少なくとも全非選択状態か否かが判別可能なデータであれば良い。例えば、全非選択状態のデータがオール「1」、16進数で「FFF・・・」であるとするならば、それに対して少なくとも1ビットだけ異なるパターンのデータが出力されれば、全非選択状態にならなかったことが判る。従って、全てのメモリデータのパターンが同一であったとしても何等問題はない。
そして、メモリに出力させるデータとしては、少なくとも全非選択状態か否かが判別可能なデータであれば良い。例えば、全非選択状態のデータがオール「1」、16進数で「FFF・・・」であるとするならば、それに対して少なくとも1ビットだけ異なるパターンのデータが出力されれば、全非選択状態にならなかったことが判る。従って、全てのメモリデータのパターンが同一であったとしても何等問題はない。
また、3ビットアドレスにおいて4重選択を行うためのアドレスパターンは、図3に示すものに限らず、アドレス[A2:A0],[T_A2N:T_A0N]の6ビットの内何れか1つのビットだけを「1」にするパターンであれば良い。それに対して、残りのデコーダを4重選択させるためには、上記のように1ビットを「1」にセットしたのがアドレス[A2:A0]側であった場合は、それと同じパターンを負論理信号側[T_A2N:T_A0N]に設定し、アドレス[A2:A0]側は全て「0」にする。即ち、前半の4重選択パターン(1),(3),(5)を
[A2:A0]=[000],[T_A2N:T_A0N]=[010]
とした場合、後半の4重選択パターン(7),(9),(11)は
[A2:A0]=[010],[T_A2N:T_A0N]=[000]
とすれば良い。
[A2:A0]=[000],[T_A2N:T_A0N]=[010]
とした場合、後半の4重選択パターン(7),(9),(11)は
[A2:A0]=[010],[T_A2N:T_A0N]=[000]
とすれば良い。
また、前半の4重選択パターン(1),(3),(5)を
[A2:A0]=[100],[T_A2N:T_A0N]=[000]
とした場合、後半の4重選択パターン(7),(9),(11)は
[A2:A0]=[000],[T_A2N:T_A0N]=[100]
とすれば良い。そして、この場合、前半の全非選択パターン(2),(4),(6)と、後半の全非選択パターン(8),(10),(12)とは、図3に示す[A2:A0]側と[T_A2N:T_A0N]側のパターンを入れ替えて行うことになる。
[A2:A0]=[100],[T_A2N:T_A0N]=[000]
とした場合、後半の4重選択パターン(7),(9),(11)は
[A2:A0]=[000],[T_A2N:T_A0N]=[100]
とすれば良い。そして、この場合、前半の全非選択パターン(2),(4),(6)と、後半の全非選択パターン(8),(10),(12)とは、図3に示す[A2:A0]側と[T_A2N:T_A0N]側のパターンを入れ替えて行うことになる。
以上のようにしてデコーダ4〜11の機能テストを行なう結果、3ビットアドレスのデコーダの場合、必要なアドレスパターンは12通りとなり、従来の48通りに比較すれば極めて少ないパターンでテストを行なうことが可能となっている。
以上のように本実施例によれば、3ビットアドレスデコーダの検査回路31を、複数のアドレスデコーダ4〜11の一部に対して、アドレス信号A2〜A0の負論理信号A2N〜A0Nと、テスト時に負論理信号A2N〜A0Nとは独立に設定される負論理信号T_A2N〜T_A0Nとを選択して出力するためのマルチプレクサ32〜34を備えて構成した。
従って、テスト時には、マルチプレクサ32〜34を介して負論理信号T_A2N〜T_A0Nを独立に与えることができ、1回に与えるアドレスパターンで4重選択を行うことが可能となる。また、全てのデコーダ4〜11を非選択とすることも可能となるので、それらの選択パターンを組み合わせることでデコーダ4〜11の機能テストをより短時間で行うことができる。
また、検査回路31は、独立に設定されるテスト用の負論理信号T_A2N〜T_A0Nを書き込むためのレジスタ35を備えるので、負論理信号T_A2N〜T_A0Nを与えるためメモリICに外部端子を増やす必要がなくなる。
従って、テスト時には、マルチプレクサ32〜34を介して負論理信号T_A2N〜T_A0Nを独立に与えることができ、1回に与えるアドレスパターンで4重選択を行うことが可能となる。また、全てのデコーダ4〜11を非選択とすることも可能となるので、それらの選択パターンを組み合わせることでデコーダ4〜11の機能テストをより短時間で行うことができる。
また、検査回路31は、独立に設定されるテスト用の負論理信号T_A2N〜T_A0Nを書き込むためのレジスタ35を備えるので、負論理信号T_A2N〜T_A0Nを与えるためメモリICに外部端子を増やす必要がなくなる。
そして、アドレスデコーダ4〜11がNOR型で構成されている場合、前半の多重選択ステップにおいて、アドレス信号[A2:A0]とテスト用負論理信号[T_A2N:T_A0N]との内、後者の1ビットだけを「1」にセットしてデコーダ4,6,8,10を4重選択し、全非選択ステップでは、加えて前者の1ビットを「1」にセットすることで、その「1」にセットされたビットに対応する、デコーダ4,6,8,10を構成するグランド側のトランジスタ12〜14が正常であれば、その出力状態が変化することで多重選択状態が解消される。従って、多重選択ステップと全非選択ステップとを交互に繰り返し、後者のステップで「1」にセットするビットを順次変化させれば、各ビットに対応するトランジスタ12〜14の機能を検査することができる。
それから、後半の多重選択ステップと、全非選択ステップとは、前半におけるパターンの前者と後者とを入れ替えて同様に実行すれば、今度は残りのデコーダ5,7,9,11が4重選択されて、同様に各ビットに対応するトランジスタ12〜14の機能をテストすることができる。即ち、上記の手順によれば、何れか1つのデコーダを選択した後に必ず全てのデコーダを非選択状態にすることで検査を行うので、メモリに対して予め検査用のデータを夫々異なる値で設定する必要がなくなる。
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
上記実施例は、NOR型のアドレスデコーダに適用したが、NAND型のアドレスデコーダにも適用することができる。この場合、多重選択ステップと全非選択ステップとでセットするビットの論理を上記実施例とは反転させて、何れか1ビットだけを「0」にセットすれば、全く同様に検査を行うことができる。例えば、多重選択ステップのアドレスパターンは、
[A2:A0]=[111],[T_A2N:T_A0N]=[110]
とすれば良い。
外部端子を設けるのにパッケージなどの制約がない場合には、レジスタ35を設けることなく、テスト用の負論理信号を外部より直接与えるようにしても良い。
3ビットアドレスのデコーダに限ることなく、4ビット以上のアドレスデコーダに適用できることは言うまでもない。即ち、nビットアドレスのデコーダの場合、多重選択ステップでは、2n−1個のデコーダを多重選択して同様に検査を行うことができる。
上記実施例は、NOR型のアドレスデコーダに適用したが、NAND型のアドレスデコーダにも適用することができる。この場合、多重選択ステップと全非選択ステップとでセットするビットの論理を上記実施例とは反転させて、何れか1ビットだけを「0」にセットすれば、全く同様に検査を行うことができる。例えば、多重選択ステップのアドレスパターンは、
[A2:A0]=[111],[T_A2N:T_A0N]=[110]
とすれば良い。
外部端子を設けるのにパッケージなどの制約がない場合には、レジスタ35を設けることなく、テスト用の負論理信号を外部より直接与えるようにしても良い。
3ビットアドレスのデコーダに限ることなく、4ビット以上のアドレスデコーダに適用できることは言うまでもない。即ち、nビットアドレスのデコーダの場合、多重選択ステップでは、2n−1個のデコーダを多重選択して同様に検査を行うことができる。
図面中、4〜11はアドレスデコーダ、12〜14はnチャネル型MOSトランジスタ(素子)、31は検査回路、32〜34はマルチプレクサ、35はレジスタを示す。
Claims (4)
- メモリセルを選択するために入力されるアドレス信号をデコードした結果を出力する複数のアドレスデコーダの機能を検査する回路において、
前記複数のアドレスデコーダの一部に対して、アドレス信号の負論理信号と、検査時に前記負論理信号とは独立に設定される負論理信号とを選択して出力するためのマルチプレクサを備えることを特徴とするアドレスデコーダの検査回路。 - 前記独立に設定される負論理信号を書き込んで前記マルチプレクサに出力するためのレジスタを備えることを特徴とする請求項1記載のアドレスデコーダの検査回路。
- 請求項1又は2記載の検査回路を使用してアドレスデコーダの機能を検査する方法であって、
前記アドレスデコーダがNOR型として構成されている場合、
直接入力を行うアドレス信号の全てを正論理信号群とし、検査時に独立に設定される負論理信号の全てを負論理信号群とすると、
前記正論理信号群及び前記負論理信号群の内何れか1ビットだけを「1」にセットして多重選択を行う多重選択ステップを実行した後、
前記1ビットを「1」にセットしなかった方の信号群の内何れか1ビットだけを「1」にセットして全てが非選択になることを確認する全非選択ステップを実行し、
その後は、前記多重選択ステップと前記全非選択ステップとを交互に実行し、全非選択ステップにおいては「1」をセットするビットを順次変化させて、前記信号群の全てのビットについて当該ステップを実行すると、
次は、前記多重選択ステップにおいて何れか1ビットを「1」にセットする信号群と、前記全非選択ステップにおいて何れか1ビットを「1」にセットする信号群とを互いに入れ替えて、前記多重選択ステップと前記全非選択ステップとを同様に実行することを特徴とするアドレスデコーダの検査方法。 - 請求項1又は2記載の検査回路を使用してアドレスデコーダの機能を検査する方法であって、
前記アドレスデコーダがNAND型として構成されている場合、
直接入力を行うアドレス信号の全てを正論理信号群とし、検査時に独立に設定される負論理信号の全てを負論理信号群とすると、
前記正論理信号群及び前記負論理信号群の内何れか1ビットだけを「0」にセットして多重選択を行う多重選択ステップを実行した後、
前記1ビットを「0」にセットしなかった方の信号群の内何れか1ビットだけを「0」にセットして全てが非選択になることを確認する全非選択ステップを実行し、
その後は、前記多重選択ステップと前記全非選択ステップとを交互に実行し、全非選択ステップにおいては「0」をセットするビットを順次変化させて、前記信号群の全てのビットについて当該ステップを実行すると、
次は、前記多重選択ステップにおいて何れか1ビットを「0」にセットする信号群と、前記全非選択ステップにおいて何れか1ビットを「0」にセットする信号群とを互いに入れ替えて、前記多重選択ステップと前記全非選択ステップとを同様に実行することを特徴とするアドレスデコーダの検査方法。
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