KR20210122317A

KR20210122317A - 플래시 메모리 시스템에 대한 저전력 동작

Info

Publication number: KR20210122317A
Application number: KR1020217031093A
Authority: KR
Inventors: 히예우 반 트란; 안 리; 투언 부; 헝 큐옥 구엔; 비엣 탄 구엔
Original assignee: 실리콘 스토리지 테크놀로지 인크
Priority date: 2015-05-29
Filing date: 2016-04-26
Publication date: 2021-10-08
Also published as: EP3304553A1; JP2018520454A; KR20180014076A; JP2020074256A; CN107646133A; TW201826280A; KR102490427B1; TWI659425B; KR20230013171A; TW201711047A; CN107646133B; TWI623938B; CN114724610A; WO2016195845A1; US20160351268A1; US20160351267A1; US10141062B2; EP3680903A1; JP6955591B2; US9672930B2

Abstract

본 발명은 플래시 메모리 시스템에서의 저전력 동작을 위한 회로 및 방법에 관한 것이다. 선택 디코딩 회로 경로의 개시되는 실시예들에서, 풀업 및 풀다운 회로들은 절전 또는 셧다운 모드 동안의 소정 출력 노드들에서의 값들을 저장하는 데 사용되며, 이러한 모드는 그 값들을 여전히 유지하면서 주 전원이 셧다운되게 한다.

Description

플래시 메모리 시스템에 대한 저전력 동작{LOW POWER OPERATION FOR FLASH MEMORY SYSTEM}

본 발명은 플래시 메모리 시스템에서의 저전력 동작을 위한 회로 및 방법에 관한 것이다. 선택 디코딩 회로 경로의 개시되는 실시예들에서, 풀업(pull-up) 및 풀다운(pull-down) 회로들은 절전 또는 셧다운 모드 동안의 소정 출력 노드들에서의 값들을 저장하는 데 사용되며, 이러한 모드는 그 값들을 여전히 유지하면서 주 전원이 셧다운되게 한다.

비휘발성 메모리 셀들은 본 기술 분야에 잘 알려져 있다. 종래 기술의 하나의 비휘발성 분리형 게이트 메모리 셀(10)이 도 1에 도시되어 있다. 메모리 셀(10)은 P 타입과 같은 제1 전도성 타입의 반도체 기판(12)을 포함한다. 기판(12)은 N 타입과 같은 제2 전도성 타입의 제1 영역(14)(또한 소스 라인(source line, SL)으로도 알려짐)이 형성된 표면을 갖는다. 또한 N 타입의 제2 영역(16)(또한, 드레인 라인(drain line)으로도 알려짐)이 기판(12)의 표면 상에 형성된다. 제1 영역(14)과 제2 영역(16) 사이에는 채널 영역(18)이 있다. 비트 라인(bit line, BL)(20)이 제2 영역(16)에 접속된다. 워드 라인(word line, WL)(22)이 채널 영역(18)의 제1 부분 위에 위치되면서 그로부터 절연된다. 워드 라인(22)은 제2 영역(16)과 거의 또는 전혀 중첩되지 않는다. 플로팅 게이트(floating gate, FG)(24)가 채널 영역(18)의 다른 부분 위에 있다. 플로팅 게이트(24)는 그로부터 절연되고, 워드 라인(22)에 인접한다. 플로팅 게이트(24)는 또한 제1 영역(14)에 인접한다. 플로팅 게이트(24)는 제1 영역(14)과 중첩되어 그 영역(14)으로부터 플로팅 게이트(24) 내로의 커플링을 제공할 수 있다. 커플링 게이트(coupling gate, CG)(26)(또한 제어 게이트로도 알려짐)가 플로팅 게이트(24) 위에 있고 그로부터 절연된다. 소거 게이트(erase gate, EG)(28)가 제1 영역(14) 위에 있고, 플로팅 게이트(24) 및 커플링 게이트(26)에 인접하면서 그들로부터 절연된다. 플로팅 게이트(24)의 상측 코너는 소거 효율을 향상시키기 위해 T자형 소거 게이트(28)의 내측 코너를 향할 수 있다. 소거 게이트(28)는 또한 제1 영역(14)으로부터 절연된다. 셀(10)은 미국 특허 제7,868,375호에 더욱 구체적으로 설명되어 있으며, 그 개시 내용은 본 명세서에 전체적으로 참고로 포함된다.

종래 기술의 비휘발성 메모리 셀(10)의 소거 및 프로그래밍에 대한 한 가지 예시적인 동작은 다음과 같다. 셀(10)은 다른 단자들이 0 볼트인 상태에서 소거 게이트(28) 상에 고전압을 인가함으로써 파울러-노드하임(Fowler-Nordheim) 터널링 메커니즘을 통해 소거된다. 전자들은 플로팅 게이트(24)로부터 소거 게이트(28) 내로 터널링하여 플로팅 게이트(24)가 포지티브로 대전되게 하여, 셀(10)을 판독 조건에서 턴온시킨다. 생성된 셀 소거 상태는 '1' 상태로 알려져 있다. 셀(10)은, 커플링 게이트(26) 상에 고전압을, 소스 라인(14) 상에 고전압을, 소거 게이트(28) 상에 중간 전압을, 그리고 비트 라인(20) 상에 프로그래밍 전류를 인가함으로써, 소스측 열전자 프로그래밍 메커니즘을 통해 프로그래밍된다. 워드 라인(22)과 플로팅 게이트(24) 사이의 갭을 가로질러서 유동하는 전자들 중 일부는 플로팅 게이트(24) 내에 주입하기에 충분한 에너지를 획득하여 플로팅 게이트(24)가 네거티브로 대전되게 하여, 셀(10)을 판독 조건에서 턴오프시킨다. 생성된 셀 프로그래밍 상태는 '0' 상태로 알려져 있다. 메모리 셀(10)은 하기와 같은 전류 감지 모드에서 판독된다: 바이어스 전압이 비트 라인(20) 상에 인가되고, 바이어스 전압이 워드 라인(22) 상에 인가되고, 바이어스 전압이 커플링 게이트(26) 상에 인가되고, 바이어스 또는 0 전압이 소거 게이트(28) 상에 인가되고, 접지가 소스 라인(14) 상에 인가된다. 소거 상태의 경우에 비트 라인(20)으로부터 소스 라인(14)으로 유동하는 셀 전류가 존재하고, 프로그래밍 상태의 경우에 비트 라인(20)으로부터 소스 라인(14)으로의 현저하지 않은 또는 0 셀 전류 유동이 있다. 대안으로, 메모리 셀은 역 전류 감지 모드에서 판독될 수 있는데, 이 모드에서 비트 라인(20)은 접지되고 바이어스 전압이 소스 라인 상에 인가된다. 이러한 모드에서, 전류는 소스 라인(14)으로부터 비트 라인(20)으로의 방향을 반전시킨다. 메모리 셀(10)은, 대안으로, 하기와 같은 전압 감지 모드에서 판독될 수 있다: (접지로의) 바이어스 전류가 비트 라인(20) 상에 인가되고, 바이어스 전압이 워드 라인(22) 상에 인가되고, 바이어스 전압이 커플링 게이트(26) 상에 인가되고, 바이어스 전압이 소거 게이트(28) 상에 인가되고, 바이어스 전압이 소스 라인(14) 상에 인가된다. 소거 상태의 경우에 비트 라인(20) 상에 셀 출력 전압(현저하게 > 0 V)이 존재하고, 프로그래밍 상태의 경우에 비트 라인(20) 상에 현저하지 않은 또는 0에 가까운 출력 전압이 있다. 대안으로, 메모리 셀은 역 전압 감지 모드에서 판독될 수 있는데, 이 모드에서 비트 라인(20)은 바이어스 전압에서 바이어싱되고 (접지로의) 바이어스 전류는 소스 라인 상에 인가된다. 이러한 모드에서, 셀 출력 전압은 비트 라인(20) 상에 있는 것이 아니라 소스 라인(14) 상에 있다.

종래 기술에서, 포지티브 또는 0 전압들의 다양한 조합들이 워드 라인(22), 커플링 게이트(26), 및 플로팅 게이트(24)에 판독, 프로그래밍, 및 소거 동작들을 수행하도록 인가되었다.

판독, 소거 또는 프로그래밍 커맨드에 응답하여, 로직 회로(270)는 다양한 전압들이 선택된 메모리 셀(10) 및 비선택된 메모리 셀들(10) 양측 모두의 다양한 부분들에 시기적절한 최소 교란(disturb) 방식으로 공급되게 한다.

선택된 및 비선택된 메모리 셀(10)에 대해, 인가된 전압과 전류는 다음과 같다. 이후에 사용되는 바와 같이, 하기의 약어들이 사용된다: 소스 라인 또는 제1 영역(14)(SL), 비트 라인(20)(BL), 워드 라인(22)(WL), 및 커플링 게이트(26)(CG).

[표 1]

본 출원인에 의한 최근 출원 - 참고로 포함되는, 2015년 1월 21일자로 출원된 미국 특허 출원 제14/602,262호 - 에서, 본 출원인은 네거티브 전압들이 판독, 프로그래밍, 및/또는 소거 동작들 동안에 워드 라인(22) 및/또는 커플링 게이트(26)에 인가될 수 있게 하는 발명을 개시하였다. 이 실시예에서, 선택된 및 비선택된 메모리 셀(10)에 인가되는 전압 및 전류는 하기와 같다.

[표 2]

미국 특허 출원 제14/602,262호의 다른 실시예에서, 하기의 전압들이 인가되도록, 판독, 소거, 및 프로그래밍 동작들 동안에 메모리 셀(10)이 비선택될 때 네거티브 전압들이 워드 라인(22)에 인가될 수 있고, 소거 동작 동안에 네거티브 전압들이 커플링 게이트(26)에 인가될 수 있다:

[표 3]

상기에 열거된 CGINH 신호는 소거 게이트(28)를 선택된 셀과 공유하는 비선택된 셀의 커플링 게이트(26)에 인가되는 금지 신호(inhibit signal)이다.

도 2는 다이(200)를 포함하는 플래시 메모리 시스템에 대한 아키텍처의, 본 적용에 의해 최근에 개발된 일 실시예를 도시한다. 다이(200)는, 데이터를 저장하기 위한 메모리 어레이(215) 및 메모리 어레이(220) - 메모리 어레이들(215, 220)은 도 1의 메모리 셀(10)로서 이전에 기술된 타입의 메모리 셀들의 로우(row)들 및 컬럼(column)들을 포함함 -, 다이(200)의 다른 컴포넌트들과, 전형적으로, 와이어 본드들(도시되지 않음) - 와이어 본드들은, 이어서 패키징된 칩의 외부로부터 집적 회로에 액세스하는 데 사용되는 핀들(도시되지 않음) 또는 패키지 범프들, 또는 SOC(system on chip) 상에서 다른 매크로들과 상호접속하기 위한 매크로 인터페이스 핀들(도시되지 않음)과 접속함 - 사이의 전기적 연통을 가능하게 하기 위한 패드(240) 및 패드(280); 시스템에 포지티브 및 네거티브 전압 서플라이들을 제공하는 데 사용되는 고전압 회로(275); 리던던시(redundancy) 및 내장형 자가 테스팅(built-in self-testing)과 같은 다양한 제어 기능들을 제공하기 위한 제어 로직(270); 아날로그 회로(265); 각각, 메모리 어레이(215) 및 메모리 어레이(220)로부터 데이터를 판독하는 데 사용되는 감지 회로들(260, 261); 각각, 메모리 어레이(215) 및 메모리 어레이(220) 내의 판독되거나 기록될 로우에 액세스하는 데 사용되는 로우 디코더 회로(245) 및 로우 디코더 회로(246); 각각, 메모리 어레이(215) 및 메모리 어레이(220) 내의 판독되거나 기록될 바이트들에 액세스하는 데 사용되는 컬럼 디코더 회로(255) 및 컬럼 디코더 회로(256); 각각, 메모리 어레이(215) 및 메모리 어레이(220)에 대한 프로그래밍 및 소거 동작들을 위해 증가된 전압들을 제공하는 데 사용되는 전하 펌프 회로(250) 및 전하 펌프 회로(251); 판독 및 기록 동작들을 위해 메모리 어레이(215) 및 메모리 어레이(220)에 의해 공유되는 네거티브 전압 드라이버 회로(230); 및 판독 및 기록 동작들 동안에 메모리 어레이(215)에 의해 사용되는 고전압 드라이버 회로(225), 및 판독 및 기록 동작들 동안에 메모리 어레이(220)에 의해 사용되는 고전압 드라이버 회로(226)를 포함한다.

플래시 메모리 시스템들이 모든 종류의 컴퓨팅 및 전자 디바이스들에서 유비쿼터스화됨에 따라, 플래시 메모리 시스템에 의해 소비되는 전력의 양을 감소시키는 설계들을 창출하는 것은 점점 더 중요해지고 있다. 플래시 메모리 시스템에서 전력 소비를 감소시키기 위한 신규한 회로가 필요하다.

본 발명은 플래시 메모리 시스템에서의 저전력 동작을 위한 회로 및 방법에 관한 것이다. 선택 디코딩 회로 경로의 개시되는 실시예들에서, 풀업 및 풀다운 회로들은 절전 또는 셧다운 모드 동안의 소정 출력 노드들에서의 값들을 저장하는 데 사용되며, 이러한 모드는 그 값들을 여전히 유지하면서 주 전원이 셧다운되게 한다. 저전력 판독 기준 생성이 기술된다. 전력을 절약하기 위한 어드레스 및 데이터 인코딩, 디코딩, 및 스크램블링(scrambling)이 기술된다.

도 1은 본 발명의 방법이 적용될 수 있는 종래 기술의 비휘발성 메모리 셀의 단면도이다.
도 2는 도 1에 도시된 종래 기술의 비휘발성 메모리 셀을 사용하는 비휘발성 메모리 디바이스의 블록 다이어그램이다.
도 3은 비휘발성 메모리 디바이스의 일 실시예의 블록 다이어그램이다.
도 4a 및 도 4b는 풀다운 회로들의 실시예들을 도시한다.
도 5a 및 도 5b는 풀업 회로들의 실시예들을 도시한다.
도 6a 및 도 6b는 선택 디코딩 회로 경로의 제1 실시예를 도시한다.
도 7a 및 도 7b는 선택 디코딩 회로 경로의 제2 실시예를 도시한다.
도 8a 및 도 8b는 선택 디코딩 회로 경로의 제3 실시예를 도시한다.
도 9는 테스트 모드 회로를 도시한다.
도 10은 글로벌 전력 스위치 회로를 도시한다.
도 11a 및 도 11b는 로컬 전력 스위치 회로들을 도시한다.
도 12는 로우 디코더 회로를 도시한다.
도 13은 감지 회로를 도시한다.
도 14는 샘플링된 기준 전류를 감지 회로에 제공하기 위한 샘플링 회로를 도시한다.
도 15는 샘플링된 기준 전류를 감지 회로에 제공하기 위한 다른 샘플링 회로를 도시한다.
도 16은 메모리 디바이스에 대한 판독 경로의 일 실시예를 도시한다.
도 17은 상이한 게이트 구성들의 심볼들을 도시한다.

도 3은 다이(300)를 포함하는 플래시 메모리 시스템에 대한 아키텍처의 일 실시예를 도시한다. 다이(300)는 메모리 섹션(390)을 포함한다. 메모리 섹션(390)은, 메모리 블록들(391, 392) - 메모리 블록(391)은 데이터를 저장하기 위한 메모리 어레이들(302, 322)을 포함하고, 메모리 블록(392)은 데이터를 저장하기 위한 메모리 어레이들(312, 332)을 포함하고, 메모리 어레이들(302, 312, 322, 332) 각각은 도 1의 메모리 셀(10)로서 전술된 타입의 메모리 셀들의 로우들 및 컬럼들을 포함함 -; 메모리 어레이들(302, 322)로부터 데이터를 판독하는 데 사용되는 감지 회로(346), 및 메모리 어레이들(312, 332)로부터 데이터를 판독하는 데 사용되는 감지 회로(345); 각각, 메모리 어레이들(302, 312, 322, 332) 내의 판독되거나 기록될 선택된 로우에 액세스하는 데 사용되는 로우 디코더 회로들(303, 313, 323, 333); 각각, 메모리 어레이들(302, 312, 322, 332) 내의 판독되거나 기록될 바이트들에 액세스하는 데 사용되는 컬럼 디코더 회로들(304, 314, 324, 334); 로우 디코더들(303, 313, 323, 333)에 대한 로컬 전력 스위치들(305, 315, 325, 335); 컬럼 디코더 회로들(304, 314, 324, 334)에 대한 로컬 전력 스위치(347A, 347B); 감지 회로들(346, 345)에 대한 로컬 전력 스위치들(348A, 348B); 및 고전압 로우 디코더 WSHDR(341, 344)에 대한 로컬 전력 스위치들(342, 343)을 포함한다.

다이(300)는 하기의 기능적 구조물들 및 서브시스템들을 추가로 포함한다: 다이(300)의 다른 컴포넌트들 사이에서 전기적 통신을 가능하게 하기 위한 패드들(도시되지 않음); 패키징된 칩 외부로부터 집적 회로에 액세스하는 데 사용되는 핀들(도시되지 않음) 또는 패키지 범프들(도시되지 않음), 또는 SOC 상의 다른 매크로들에 상호접속하기 위한 매크로 인터페이스 핀들(도시되지 않음)과 차례로 접속하는 와이어 본드들(도시되지 않음); 메모리 어레이들(302, 312, 322, 332)에 대한 프로그래밍 및 소거 동작들을 위한, 증가된 전압들을 제공하는 데 사용되는 (저전압 전하 펌프 회로를 포함한) 저전압 생성 회로(361) 및 (고전압 전하 펌프 회로를 포함한) 고전압 생성 회로(362); 판독 및 기록 동작들을 위한, 메모리 어레이들(302, 312, 322, 332)에 의해 공유되는 비휘발성 동작 제어기 회로(363); 메모리 어레이들(302, 312, 322, 332)에 의해 사용되는 저전압 생성 회로(361); 메모리 어레이들(302, 312, 322, 332)에 의해 사용되는 고전압 생성 회로(362); 다이(300) 상의 아날로그 회로에 의해 사용되는 아날로그 저전압 회로(359) 및 아날로그 고전압 회로(360); 글로벌 전력 스위치(global power switch, GPS) 회로(364); 데이터 출력 회로(351); 테스트 모드 회로(352); 트리밍비트-라이브(trimbits-live) 회로(353); 트리밍비트 회로(354); 커맨드 디코더 회로(355); 데이터 입력 회로(356); 전력 시퀀스 제어기(357); 및 핀 인터페이스(358). 회로 블록들(351 내지 356, 359 내지 363)은 그들의 블록들 내부에 로컬 전력 스위치들을 갖는다.

트리밍비트 회로(354)는 플래시 메모리 시스템 내의 소정 파라미터들이 구성, 조절, 및/또는 최적화되는 트리밍 공정 동안에 사용되는 비트들을 저장하는 데 사용된다. 이들 비트들은, 알고리즘 파라미터들 및 내구도(소거/프로그래밍 사이클들의 수) 데이터 보유 사양 구성 비트들과 같은 비휘발성 구성 비트들, 및 소거 게이트(28), 제어 게이트(26), 및 소스 라인(14)에 인가되는 고전압 범위에 대한 비트들과 같은 비휘발성 트리밍비트들; 상기의 표 1 내지 표 3에서 특정된 것들과 같은 Vinh 및 Iprog(프로그래밍 동작 동안의 비트 라인(20)에 대한 전류)에 사용되는 범위들; 및 소거 및 프로그래밍 동작들을 위한 온도 동작 범위 및 타이밍 범위들을 포함할 수 있다.

트리밍비트-라이브 회로(353)는 플래시 메모리 시스템의 정상 동작 동안에 사용되는 구성 비트들을 저장하는 데 사용된다. 이들 비트들은 하기와 같은 소정 파라미터들을 구성하는 데 사용되는 판독 트리밍비트들을 포함할 수 있다: 판독 타이밍; 판독 바이어스; 비트 라인(20), 워드 라인(22), 소거 게이트(28), 및 제어 게이트(26)에 인가되는 전압 범위들; 기준 셀 전류를 구성하기 위한 Icellref 트리밍 값들; 및 리던던시 구성. 이들 비트들은, 또한, 낮은 판독 폭, 기록 IO 폭, 판독 속도, 및 전력 모드와 같은 판독 구성 파라미터들을 포함할 수 있다.

하드 파워 다운(HARD POWER DOWN)

전반적인 시스템이 사용자로부터의 셧다운 커맨드를 통해 셧다운되고 있을 때, 예컨대 사용자가 전원 버튼을 누르는 것에 의해, 다이(300)를 포함하는 모바일 디바이스가 셧다운될 때, 하드 파워 다운 동작이 다이(300) 상에서 구현될 수 있다.

다이(300)의 하드 파워 다운 동안, 하기의 부분들이 파워 다운된다: 메모리 섹션(390), 데이터 출력 회로(351); 테스트 모드 회로(352); 트리밍비트-라이브 회로(353); 트리밍비트 회로(354); 커맨드 디코더 회로(355); 데이터 입력 회로(356); 아날로그 저전압 회로(359); 아날로그 고전압 회로(360); 저전압 생성 회로(361); 고전압 생성 회로(362); 및 비휘발성 동작 제어기 회로(363). 파워 다운 모드를 보조하는 데 사용되는 회로들이 하기에 기술된다.

다이(300)의 하드 파워 다운 동안, 하기의 부분들이 파워 온 상태로 유지된다: 전력 시퀀스 제어기(357); 핀 인터페이스(358); 및 GPS 회로(364).

소프트 파워 다운(SOFT POWER DOWN)

전반적인 시스템이 운영 체제 또는 유사한 디바이스로부터 셧다운 커맨드를 통해 셧다운되고 있을 때, 예컨대 다이(300)를 포함한 모바일 디바이스의 운영 체제가 시스템에게 셧다운할 것을 명령할 때, 소프트 파워 다운 동작이 다이(300) 상에서 구현될 수 있다. 파워 다운 모드를 보조하는 데 사용되는 회로들이 하기에 기술된다.

다이(300)의 소프트 파워 다운 동안, 하기의 부분들이 파워 다운된다: 메모리 섹션(390), 데이터 출력 회로(351); 테스트 모드 회로(352); 트리밍비트 회로(354); 커맨드 디코더 회로(355); 데이터 입력 회로(356); 아날로그 저전압 회로(359); 아날로그 고전압 회로(360); 저전압 생성 회로(361); 고전압 생성 회로(362); 및 비휘발성 동작 제어기 회로(363).

다이(300)의 소프트 파워 다운 동안, 하기의 부분들이 파워 온 상태로 유지된다: 트리밍비트-라이브 회로(353); 전력 시퀀스 제어기(357); 핀 인터페이스(358); 및 GPS 회로(364).

대기(STANDBY)

전반적인 시스템이 슬립 모드에 놓일 때, 예컨대 다이(300)를 포함하는 모바일 디바이스가 슬립 모드에 놓일 때, 대기 동작이 다이(300) 상에서 구현될 수 있다.

다이(300)의 대기 동작 동안, 하기의 부분들이 파워 다운된다: 어레이(390)의 활성 부분, 예를 들어 어레이(322), 로우 디코더(323), 컬럼 디코더(324), 고전압 디코더(344), 및 전원(325, 343)을 제외한 메모리 섹션(390); 데이터 출력 회로(351); 테스트 모드 회로(352); 트리밍비트 회로(354); 데이터 입력 회로(356); 아날로그 고전압 회로(360);고전압 생성 회로(362); 및 비휘발성 동작 제어기 회로(363). 파워 다운 모드를 보조하는 데 사용되는 회로들이 하기에 기술된다.

다이(300)의 대기 동작 동안, 하기의 부분들이 파워 온 상태로 유지된다: 어레이(322); 로우 디코더(323); 컬럼 디코더(324); 고전압 디코더(344); 전원(343); 전원(325); 트리밍비트-라이브 회로(353); 커맨드 디코더 회로(355); 전력 시퀀스 제어기(357); 핀 인터페이스(358); 아날로그 저전압 회로(359); 저전압 생성 회로(361); 및 GPS 회로(364).

활성 판독(ACTIVE READ)

어레이(390)로부터의 데이터가 시스템 제어기(도시되지 않음)로부터 필요해질 때, 활성 판독 모드가 다이(300) 상에서 구현될 수 있다. 시스템 제어기로부터 핀 인터페이스(358)로의 판독 커맨드가 실행된다.

다이(300)의 활성 판독 동작 동안, 하기의 부분들이 파워 다운된다: 어레이(322)(예로서, 이 어레이 평면으로부터의 데이터가 필요함), 로우 디코더(323), 컬럼 디코더(324), 전원들(325, 343), 고전압 디코더 WSHDR(344)를 제외한 메모리 섹션(390); 테스트 모드 회로(352); 트리밍비트 회로(354); 데이터 입력 회로(356); 아날로그 고전압 회로(360); 고전압 생성 회로(362); 및 비휘발성 동작 제어기 회로(363). 파워 다운 모드를 보조하는 데 사용되는 회로들이 하기에 기술된다.

다이(300)의 활성 판독 동작 동안, 하기의 부분들이 파워 온 상태로 유지된다: 어레이(322); 로우 디코더(323); 컬럼 디코더(324); 전원들(325, 343); 데이터 출력 회로(351); 트리밍비트-라이브 회로(353); 커맨드 디코더 회로(355); 전력 시퀀스 제어기(357); 핀 인터페이스(358); 아날로그 저전압 회로(359); 저전압 생성 회로(361); 및 GPS 회로(364).

테스트 모드(TEST MODE)

설계자, 제조자, 또는 다른 개인이 다이(300)를 테스트하기를 원할 때, 테스트 모드가 다이(300) 상에서 구현될 수 있다.

다이(300)의 테스트 모드 동안, 하기의 부분들이 파워 다운된다: 메모리 섹션(390), 데이터 출력 회로(351); 데이터 입력 회로(356); 아날로그 저전압 회로(359); 아날로그 고전압 회로(360); 저전압 생성 회로(361); 고전압 생성 회로(362); 및 비휘발성 동작 제어기 회로(363). 파워 다운 모드를 보조하는 데 사용되는 회로들이 하기에 기술된다.

다이(300)의 테스트 모드 동안, 하기의 부분들이 파워 온 상태로 유지된다: 테스트 모드 회로(352); 트리밍비트-라이브 회로(353); 트리밍비트 회로(354); 커맨드 디코더 회로(355); 전력 시퀀스 제어기(357); 핀 인터페이스(358); 및 GPS 회로(364).

비휘발성 동작

비휘발성 동작은 다이(300)에 대한 정상 동작 모드이다. 그러한 모드에서, 정상 소거, 프로그래밍, 및 판독 동작들이 발생할 수 있다.

다이(300)의 비휘발성 동작 동안, 하기의 부분들이 파워 다운된다: 어레이(390)의 선택된 부분, 예로서 어레이(322), 로우 디코더(323), 컬럼 디코더(324), 전원들(325, 343), 고전압 디코더 WSHDR(344)을 제외한 메모리 섹션(390); 데이터 출력 회로(351); 및 테스트 모드 회로(352). 파워 다운 모드를 보조하는 데 사용되는 회로들이 하기에 기술된다.

다이(300)의 비휘발성 동작 동안, 하기의 부분들이 파워 온 상태로 유지된다: 어레이(390)의 선택된 부분, 예로서 어레이(322); 로우 디코더(323); 컬럼 디코더(324); 고전압 디코더(344); 전원들(325, 343); 트리밍비트-라이브 회로(353); 트리밍비트 회로(354); 커맨드 디코더 회로(355); 데이터 입력 회로(356);전력 시퀀스 제어기(357); 핀 인터페이스(358); 아날로그 저전압 회로(359); 아날로그 고전압 회로(360); 저전압 생성 회로(361); 고전압 생성 회로(362); 비휘발성 동작 제어기 회로(363); 및 GPS 회로(364).

파워 다운을 위한 회로들

도 4a, 도 4b, 도 5a, 및 도 5b는 전술된 바와 같은 다이(300)의 다양한 부분들의 파워 다운 동안에 사용되는 NAND 및 INVERTER 절전 게이트 회로들을 도시한다. 도 4a/도 4b, 및 도 5a/도 5b에서의 게이트 회로들은 출력이 파워 다운 모드에서 각각 '0' 또는 '1' 상태로 알려지는 것을 보장한다. 다른 타입의 게이트 회로들, 예컨대 NOR, XOR, 복합 게이트에 대한 다른 회로 실시예들은 유사하다.

도 4a는 풀다운 2-입력 NAND 게이트 회로(401)를 도시한다. 풀다운 게이트 회로(401)는 파워 다운 모드 동안에 출력 노드(441)를 "0" 상태(예컨대, 접지 전압)로 풀다운한다. 파워 다운 모드 동안, 스위치(421)는 개방(오프)되는데, 이는 노드(411)(상단 파워 서플라이)를 회로(431)의 노드(451)(로컬 파워 서플라이)에 대해 분리시킨다. 디바이스(461)(2-입력 NAND 게이트에 대한 추가 디바이스)는 파워 다운 신호에 의해 턴온되어 노드(441)를 "0" 상태로 풀링한다.

도 4b는 풀다운 INVERTER 회로(402)를 도시한다. 풀다운 회로(402)는 파워 다운 모드 동안에 노드(442)를 "0" 상태(예컨대, 접지 전압)로 풀다운한다. 파워 다운 모드 동안, 스위치(422)는 개방(오프)되고, 따라서 노드(412)(상단 파워 서플라이)를 회로(432)의 노드(452)(로컬 파워 서플라이)에 대해 분리시킨다. 디바이스(462)(인버터에 대한 추가 디바이스)는 파워 다운 신호에 의해 턴온되어 노드(442)를 "0" 상태로 풀링한다.

도 5a는 풀업 2-입력 NAND 회로(501)를 도시한다. 풀업 회로(501)는 파워 다운 모드 동안에 노드(541)를 "1" 상태(예컨대, Vdd 전압)로 풀링한다. 파워 다운 모드 동안, 스위치(521)는 개방(오프)되고, 따라서 노드(511)(상단 접지 노드)를 회로(531)의 노드(551)(로컬 접지 노드)에 대해 분리시킨다. 디바이스(561)는 파워 다운 신호에 의해 턴온되어 노드(541)를 "1" 상태로 풀업한다.

도 5b는 풀업 INVERTER 회로(502)를 도시한다. 풀업 회로(502)는 파워 다운 모드 동안에 노드(542)를 "1" 상태(예컨대, Vdd 전압)로 풀링한다. 파워 다운 모드 동안, 스위치(522)는 개방(오프)되고, 따라서 노드(512)(상단 접지 노드)를 회로(532)의 노드(552)(로컬 접지 노드)에 대해 분리시킨다. 디바이스(562)는 파워 다운 신호에 의해 턴온되어 노드(542)를 "1" 상태로 풀업한다.

선택 디코딩 회로들

도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 및 도 8b는 저전력 셧다운 모드에서 동작할 수 있는 선택 디코딩 회로들의 다양한 실시예들을 도시한다.

도 6a는 선택 디코딩 회로(600)를 도시하며, 이는 NAND 게이트(601) 및 인버터들(602, 603, 604)을 포함하고 심볼 방식으로 도시되어 있다.

NOR 및/또는 복합 게이트와 같은 다른 타입의 게이트 회로들을 채용한 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 및 도 9의 것들과 유사한 다른 선택 디코딩 및 블록 회로들이 유사한 방식으로 구현된다.

도 6b는 트랜지스터 레벨에서의 선택 디코딩 회로(600)를 도시한다. 파워 다운 이벤트 동안, 도 4a, 도 4b, 도 5a, 및 도 5b에서와 같은 절전 게이트 회로 기법들을 이용하여, 전원 VDD 및 접지 GND가 턴오프되어 있는 동안에도 NAND 게이트(601) 및 인버터들(602, 603, 604)의 출력 값들을 "저장"(홀딩)하는 것이 요망된다. NAND 게이트(601) 및 인버터(603)는 전력 게이트 풀업 회로(501) 및 풀업 회로(502)와 유사하다. 인버터 게이트(602) 및 인버터(604)는 전력 게이트 풀다운 회로(401) 및 풀다운 회로(402)와 유사하다. 따라서, NAND 게이트(601)는, 도 5a 및 도 5b의 스위치(521) 또는 스위치(522)의 형태일 수 있는 스위치(631)를 통해 도 6b에 도시된 방식으로 상단 접지 노드(630)에 커플링된다. 접지 절전 라인(620)(GND_PS로도 라벨링됨)에 커플링된 노드(630)(상단 접지 라인)는 도 5a 및 도 5b의 노드(511) 또는 노드(512)에 대응한다. 스위치(631)가 개방(오프)될 때, NAND(601)의 출력은 "1"이 될 것이고, 스위치(631)가 개방되어 있는 동안에 그 상태로 유지될 것이다. 인버터(603)는 또한 스위치(631)를 통해 접지 절전 라인(620)에 커플링되고, 파워 다운 모드 동안에 "1"을 출력할 것이다. 따라서, 파워 다운 이벤트 동안, NAND 게이트(601) 및 인버터(603)의 출력들은 "1" 상태로 풀업될 것이다.

파워 다운 이벤트 동안, 인버터(604)는, 도 4a 및 도 4b의 스위치(421) 또는 스위치(422)의 형태일 수 있는 스위치(641)를 통해 상단 파워 서플라이 라인 노드(640)에 커플링된다. VDD 절전 라인(611)(VDD_PS로도 라벨링됨)에 커플링된 노드(640)는 도 4a 및 도 4b의 노드(411) 또는 노드(412)에 대응한다. VDD 절전 라인(611)을 "0" 상태로 풀링하는 것은 인버터(604)의 출력이 "0"으로서 "저장"되게 할 것이다. 인버터(602)는 또한 VDD 절전 라인(611)에 커플링되고, 그의 출력이 "0"으로서 "저장"되게 할 것이다. 따라서, 파워 다운 이벤트 동안, 인버터들(602, 604)의 출력들은 "0" 상태로 풀다운될 것이다.

도 7a는 선택 디코딩 회로(700)를 도시하며, 이는 NAND 게이트(701) 및 인버터들(702, 703, 704)을 포함하고 심볼 방식으로 도시되어 있다. NAND 게이트(701) 및 인버터(703)는 (도 5b에서와 같은 디바이스(562)가 없다는 것을 제외하고는) 전력 게이트 풀업 회로(501) 및 풀업 회로(502)와 유사하다. 인버터 게이트(702) 및 인버터(704)는, 도 5b에서와 같은 디바이스(562)가 없다는 것을 제외하고는, 전력 게이트 풀다운 회로(401) 및 풀다운 회로(402)와 유사하다. 기본적으로, 회로(700)는 단지 제1 전력 게이트 회로(NAND(701))만이 추가 디바이스(도 5a의 디바이스(561))를 가질 것을 필요로 한다.

도 7b는 트랜지스터 레벨에서의 선택 디코딩 회로(700)를 도시한다. 파워 다운 이벤트 동안, 전원 VDD 및 접지 GND가 턴오프되어 있는 동안에도 NAND 게이트(701) 및 인버터들(702, 703, 704)의 출력 값들을 "저장"하는 것이 요망된다. 따라서, NAND 게이트(701)는, 도 5a 및 도 5b의 스위치(521) 또는 스위치(522)의 형태일 수 있는 스위치(731)를 통해 도 7b에 도시된 방식으로 상단 접지 라인 노드(730)에 커플링된다. 접지 절전 라인(720)(GND_PS로도 라벨링됨)에 커플링된 노드(730)는 도 5a 및 도 5b의 노드(511) 또는 노드(512)에 대응한다. 스위치(731)가 개방(오프)될 때, NAND(701)의 출력은 "1"이 될 것이고, 스위치(731)가 폐쇄되어 있는 동안에 그 상태로 유지될 것이다. 인버터(703)는 또한 접지 절전 라인(720)에 커플링되고, 파워 다운 모드 동안에 "1"을 출력할 것이다. 따라서, 파워 다운 이벤트 동안, NAND 게이트(701) 및 인버터(703)의 출력들은 "1" 상태로 풀업될 것이다.

파워 다운 이벤트 동안, 인버터(704)는, 도 4a 및 도 4b의 스위치(421) 또는 스위치(422)의 형태일 수 있는 스위치(741)를 통해 상단 파워 서플라이 라인 노드(740)에 커플링된다. VDD 절전 라인(711)(VDD_PS로도 라벨링됨)에 커플링된 노드(740)는 도 4a 및 도 4b의 노드(411) 또는 노드(412)에 대응한다. VDD 절전 라인(711)을 "0" 상태로 풀링하는 것은 인버터(704)의 출력이 "0"으로서 "저장"되게 할 것이다. 인버터(702)는 또한 VDD 절전 라인(711)에 커플링되고, 그의 출력이 "0"으로서 "저장"되게 할 것이다. 따라서, 파워 다운 이벤트 동안, 인버터들(702, 704)의 출력들은 "0" 상태로 풀다운될 것이다.

도 8a는 선택 디코딩 회로(800)를 도시하며, 이는 NAND 게이트(801) 및 인버터들(802, 803, 804)을 포함하고 심볼 방식으로 도시되어 있다.

도 8b는 트랜지스터 레벨에서의 선택 디코딩 회로(800)를 도시한다. 파워 다운 이벤트 동안, 전원 VDD 및 접지 GND가 턴오프되어 있는 동안에도 NAND 게이트(801) 및 인버터들(802, 803, 804)의 출력 값들을 "저장"하는 것이 요망된다. 따라서, NAND 게이트(801)는, 도 5a 및 도 5b의 스위치(521) 또는 스위치(522)의 형태일 수 있는 스위치(831)를 통해 도 8b에 도시된 방식으로 상단 접지 라인 노드(830)에 커플링된다. (로컬) 접지 절전 라인(820)(GND_PS로도 라벨링됨)에 커플링된 노드(830)는 도 5a 및 도 5b의 노드(511) 또는 노드(512)에 대응한다. 스위치(831)가 개방될 때, NAND(801)의 출력은 "1"이 될 것이고, 스위치(831)가 개방되어 있는 동안에 그 상태로 유지될 것이다. 인버터(803)는 또한 접지 절전 라인(820)에 커플링되고, 파워 다운 모드 동안에 "1"을 출력할 것이다. 따라서, 파워 다운 이벤트 동안, NAND 게이트(801) 및 인버터(803)의 출력들은 "1" 상태로 풀업될 것이다.

파워 다운 이벤트 동안, 인버터(804)는, 도 4a 및 도 4b의 스위치(421) 또는 스위치(422)의 형태일 수 있는 스위치(841)를 통해 상단 파워 서플라이 라인 노드(840)에 커플링된다. (로컬) VDD 절전 라인(811)(VDD_PS로도 라벨링됨)에 커플링된 노드(840)는 도 4a 및 도 4b의 노드(411) 또는 노드(412)에 대응한다. 스위치(841)가 개방(오프)되어 있는 동안, 인버터(804)의 출력은 "0"으로서 "저장"될 것이다. 인버터(802)는 또한 VDD 절전 라인(811)에 커플링되고, 그의 출력이 "0"으로서 "저장"될 것이다. 따라서, 파워 다운 이벤트 동안, 인버터들(802, 804)의 출력들은 "0" 상태로 풀다운될 것이다.

도 8b는 또한 벌크 라인(850)(NWBULK로도 라벨링됨)을 도시하며, 이는 도 8b에 도시된 바와 같이 NAND 게이트(801) 및 인버터들(802, 803, 804) 내의 소정 트랜지스터들에 대한 공통 벌크 전압을 제공한다. 전력 소비를 최소화하고 성능을 최대화하는 벌크 바이어스 변조에 대한 구현예는 다음과 같다. 벌크 라인(850) 상의 전압 바이어스가, 파워 다운 또는 대기 모드에서는 파워 서플라이 VDD보다 더 높아서 누설을 감소시키고, 활성 모드에서는 VDD보다 더 낮거나 그와 같아서 게이트 전류 드라이브를 향상시킨다.

테스트 모드 회로

도 9는 테스트 모드 회로(900)를 도시하며, 이는, 도시된 바와 같이, 통과 게이트들(901, 904, 907, 908); NAND 게이트들(902, 905); 및 인버터들(903, 906)을 포함한다. 파워 다운 동작 동안, NAND 게이트들(902, 905)의 출력은 접지 절전 라인(920)(GND_PS로도 라벨링됨), 절전 게이트 풀업 회로(501) 또는 풀업 회로(502)(도 4a, 도 4b, 도 5a, 및 도 5b의 회로 기법), 및 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 및/또는 도 8b의 선택 디코딩 절전 회로 기법들을 이용하여 "1"로 풀업된다. 파워 다운 동작 동안, 인버터들(903, 906)의 출력은 VDD 절전 라인(910)(VDD_PS로도 라벨링됨), 절전 게이트 풀다운 회로(401) 또는 풀다운 회로(402)(도 4a, 도 4b, 도 5a, 및 도 5b의 회로 기법), 및 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 및/또는 도 8b의 기법들을 이용하여 "0"으로 풀다운된다.

GPS 회로

도 10은 도시된 방식으로 접속되는 PMOS 트랜지스터(1010) 및 NMOS 트랜지스터(1020)를 포함하는 글로벌 전력 스위치 회로(1000)를 도시한다. 출력 VDD_IP는 신호 ENB_VDD_IP가 로우 상태(low)일 때 입력 VDD_SYS와 동일할 것이다. 출력 VDD_IP는 신호 DIS_VDD_IP가 하이 상태(high)일 때 VDD_IP_LOW로 풀다운될 것이다.

로컬 전력 스위치 회로

도 11a는 도시된 바와 같은 PMOS 트랜지스터를 포함하는 로컬 전력 스위치(1101)를 도시한다. 출력 VDD_PS는 신호 ENB_VDD_PS가 로우 상태일 때 입력 VDD_SYS와 동일할 것이다.

도 11b는 도시된 바와 같은 NMOS 트랜지스터를 포함하는 로컬 전력 스위치(1102)를 도시한다. 출력 GND_PS는 신호 EN_GND_PS가 하이 상태일 때 로우 상태(예컨대, 접지)로 풀다운될 것이다.

로우 디코더

도 12는 절전 로우 디코더(1200)를 도시한다. 로우 디코더(1200)는 NAND 게이트(1201), 인버터(1202), 및 회로 블록들(1203, 1204, 1213, 1214)을 포함한다. 회로 블록(1203)은 PMOS(1203A), PMOS(1203C), 및 NMOS(1203B)를 포함한다. 회로 블록(1204)은 PMOS(1204A) 및 NMOS(1204B)를 포함한다. 회로 블록들(1213, 1214)은 각각 회로 블록(1203, 1204)과 유사하다. 파워 다운 동작 동안, NAND 게이트(1201) 및 회로 블록들(1203, 1213)의 출력들은 절전 풀업 회로(501) 또는 풀업 회로(502), 및 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 및/또는 도 8b의 기법들을 이용하여 "1"로 풀업되고, 인버터(1202) 및 회로블록들(1204, 1214)의 출력들은 절전 풀다운 회로(401) 또는 풀다운 회로(402), 및 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 및/또는 도 8b의 기법들을 이용하여 "0"으로 풀다운된다. 파워 다운 동작 동안, 파워 서플라이 ZVDD(1230)이 셧다운될 수 있고, 이는 전반적인 절전을 야기한다. 파워 다운 동작 동안, 노드(1240, 1241)가 고전압 '1'에서 바이어싱되어 트랜지스터들(1203C, 1203B)의 소스와 드레인 사이의 전압이 동일하게 되고, 이는 전반적인 절전을 야기한다. 파워 다운 동작 동안, 노드 n-웰(1250)은 ZVDD2(1220) 및 ZVDD(1230)보다 높은 고전압에서 바이어싱되어 역 벌크-소스 전압을 증가시킴으로써 PMOS(1203A, 1204A)에 대한 임계 전압을 증가시킬 수 있게 되고, 이는 전반적인 절전을 야기한다.

감지 회로

도 13은 감지 회로(1300)를 도시하고, 이는 비교기(1301), PMOS 트랜지스터(1302), NMOS 트랜지스터(1303), 및 선택된 메모리 셀(1304)을 포함한다. NMOS(1303)는 메모리 셀(1304)과 비교기(1301) 사이에서 커플링된다. 비교기(1301)의 포지티브 입력은 PMOS 트랜지스터(1302)와 NMOS 트랜지스터(1303) 사이의 노드이고, 비교기(1301)의 네거티브 입력은 기준 전압 바이어스 신호이다. 고전력 서플라이에 커플링된 PMOS(1302)는 누설 전류에 의해 바이어싱되어, 예컨대 (예컨대, 트랜지스터 직접 게이트 터널링 전류 또는 접합으로부터의) 디코딩 경로로 인한 누설 및/또는 어레이 비트 라인 누설을 보상한다. 따라서, 선택된 메모리 셀(1304)로부터의 데이터를 판독하는 데 어떠한 기준 메모리 셀도 사용되지 않는다. 이러한 모드에서, 판독 감지에 효과적인 기준은 기본적으로 접지 기준 레벨(0 전류 레벨)이고, 이는 메모리 셀 전류 윈도우(고전류(소거 전류) 레벨과 저전류(프로그래밍 전류) 레벨 사이의 차이)가 접지 레벨을 향해서 이동했다는 것을 의미한다. 저전류 레벨이 접지 레벨 아래로 이동한다는 것을 의미한다. 이는, 예컨대 0 또는 네거티브 전압에서 메모리 셀 커플링 게이트를 바이어싱함으로써, 그리고/또는 예컨대 더 높은 프로그래밍 전압 및/또는 더 큰 프로그래밍 전류 및/또는 더 긴 프로그래밍 시간으로 매우 깊게 프로그래밍함으로써, 그리고/또는 로우 레벨에서 판독 비트 라인 전압을 바이어싱함으로써 구현될 수 있다.

도 14는, 연속 전류 미러(또는 전압) 대신에 샘플링 전류 미러(또는 전압)가 사용되어 절전을 야기하게 되는, 감지 동작을 위한 기준 전류(또는 기준 셀 전압)를 샘플링하는 방법을 위한 회로(1400)를 도시한다. 회로(1400)는, 도시된 바와 같이, 샘플링 PMOS 트랜지스터(1401), 샘플링 스위치들(1402, 1405), 인에이블링 NMOS 트랜지스터(1403), 기준 요소(1404)(저항, 메모리 셀, 트랜지스터, 또는 다른 요소일 수 있음), 기준 홀딩 커패시터(1406)(이는 선택적일 수 있음), (커패시터의 단자 상의) 플로팅 홀드 노드(1410) VREFBIAS, 및 (선택된 비트 라인에 대한 감지 회로의 일부로서의) 감지 풀업 PMOS 트랜지스터(1407)를 포함한다. 샘플링 간격은, 예를 들어 0.2ms당 0.2us이고, 이에 따라, 사실상, 기준 전류(1404)로부터의 유효 전력 소비는 ~2/2000의 비로 감소된다. 트랜지스터(1401, 1402, 1403, 1404, 1405)는 (샘플링이 아니라) 기준 홀드 기간 동안에 오프되고 샘플링 기간 동안에 온되어, 기준 요소(1404) 상에서의 바이어스를 플로팅 홀드 노드(1410) 내로 샘플링한다. 기준(1504)은 스위칭 캡 회로에 의해 생성될 수 있다(Req = 1/R*Freq).

도 15는, 연속 전류 미러(또는 전압) 대신에 샘플링 전류 미러(또는 전압)가 사용되어 절전을 야기하게 되는, 감지 동작을 위한 기준 전류(또는 기준 셀 전압)를 샘플링하기 위한 회로(1500)를 도시한다. 회로(1500)는, 도시된 바와 같이, 샘플링 PMOS 트랜지스터(1501), 샘플링 스위치들(1502, 1505), 인에이블링 NMOS 트랜지스터(1503), 기준 요소(1504)(저항, 메모리 셀, 트랜지스터, 또는 다른 요소일 수 있음), 기준 홀딩 커패시터(1506), (커패시터(1506)의 단자 상의) 플로팅 홀드 노드(1510), 연산(OP) 증폭기(1507), 및 (선택된 비트 라인에 대한 감지 회로의 일부로서의) 감지 풀업 PMOS 트랜지스터(1508)를 포함한다. 샘플링 간격은, 예를 들어 0.2ms당 2us이고, 이에 따라, 사실상, 기준 전류(1504)로부터의 유효 전력 소비는 ~2/200의 비로 감소된다. 트랜지스터(1501, 1502, 1503, 1504, 1505)는 (샘플링이 아니라) 기준 홀드 기간 동안에 오프되고 샘플링 기간 동안에 온되어, 기준 요소(1504) 상에서의 바이어스를 플로팅 홀드 노드(1510) 내로 샘플링한다. OP 증폭기(1507)는 다수의 감지 트랜지스터(1508)의 게이트 내로 홀드 기준 바이어스(커패시터(1506) 상에서의 전압)를 구동하는 데 사용된다.

판독 경로

도 16은 전력을 절약하기 위한 판독 동작 동안의 플래시 메모리 시스템(1600)의 판독 디코딩 경로 변조 실시예를 도시한다. 플래시 메모리 시스템(1600)은 전반적인 절전을 야기하는 특징들, 구체적으로, 이전 사이클 동안에 판독된 것과 동일한 어드레스가 판독되고 있는 경우에 감지 동작이 발생하지 않는다는 특징을 구현한다.

현재 판독 동작에 대한 판독 어드레스는 버퍼(1602) 내에 배치된다. 이전 판독 동작에 대한 어드레스는 버퍼(1601) 내에 배치된다. 비교기(1603)는 버퍼(1601) 내에 저장된 어드레스와 버퍼(1602) 내에 저장된 어드레스를 비교한다. 그들이 동일한 어드레스인 경우, 인에이블 신호가 버퍼(1608)로 전송되고, 이 버퍼는 사전 동작 동안과 동일한 출력 데이터를 출력한다. 그들이 상이한 어드레스들인 경우, 판독 인에이블 신호가 로우 디코더(1605) 및 컬럼 디코더(1606)로 전송되고, 어레이(1604)에서 감지 회로(1607)를 사용하여 정상 판독 동작이 발생할 것이다. 다른 실시예에서, 감지(1607)로부터의 데이터 출력이 데이터 출력 회로(1608) 내에 홀딩된 것과 동일한 경우, 어떠한 DOUT도 스위칭되지 않는데, 이는 DOUT 스위칭이 없을 시에 전력 절약을 가져온다.

어드레스/데이터 인코딩/디코딩/스크램블링

어드레스 및/또는 데이터를 인코딩/디코딩/스크램블링함으로써 전력을 절약하는 방법에서, 소정의 어드레싱 및/또는 데이터 액세싱 방법이 전력을 절약하는 데 이용된다. 어드레스 인코딩/디코딩/스크램블링에 대한 일 실시예에서, 연속 워드 시퀀스는 선택된 로우 및 선택된 컬럼에서 시작하는 N개의 워드들에 대한 컬럼(비트 라인) 방향으로의 연속 어드레싱(어드레스 증분)으로 연속으로 판독된다. 예컨대, 다음과 같다: 워드 1-4가 연속으로 로우 1-4 상에 있고, 다음 선택된 컬럼에 대해 다음 워드 2-8이 연속으로 로우 1-4 상에 있고, 이것이 반복된다. 이러한 예의 경우, 하나의 어레이 유닛 섹터가 4개의 로우들을 포함한다. 데이터 인코딩/디코딩/스크램블링에 대한 다른 실시예에서, 대체로 '0'인 상태가 사용되는데, 이는 워드 내의 '1' 데이터 과반수가 저장 전에 워드 내의 대체로 '0'인 데이터로 변환될 것임을 의미한다. 다른 어드레스 스크램블링이, 예컨대 컬럼 어드레스들을 스크램블링함으로써 구체화된다. 다른 어드레스 스크램블링이, 예컨대 상위 차수의 로우 어드레스 배열을 스위칭함으로써 가능해진다.

전력 게이트 타입들

도 17은 다양한 게이트 심볼들 및 다양한 구성들을 도시한다.

제1 로우는 표준 게이트들로서 NOR 게이트(1701), NAND 게이트(1702), 및 인버터(1703)를 나타낸다.

제2 로우는 전압원 VDDin 및 접지 GNDin을 갖는, NOR 게이트(1701), NAND 게이트(1702), 및 인버터(1703)를 나타낸다.

제3 로우는 전압원 VDDin을 갖는, NOR 게이트(1701), NAND 게이트(1702), 및 인버터(1703)를 나타낸다.

제4 로우는 접지 GNDin을 갖는, NOR 게이트(1701), NAND 게이트(1702), 및 인버터(1703)를 나타낸다.

제5 로우는 전압원 VDDin을 갖고 풀다운 회로(401) 또는 풀다운 회로(402)에 접속되어 디바이스의 출력을 "0"으로 구동하는, NOR 게이트(1701), NAND 게이트(1702), 및 인버터(1703)를 나타낸다.

제6 로우는 전압원 VDDin을 갖고 풀업 회로(501) 또는 풀업 회로(502)에 접속되어 디바이스의 출력을 "1"로 구동하는, NOR 게이트(1701), NAND 게이트(1702), 및 인버터(1703)를 나타낸다.

Claims

비휘발성 메모리 디바이스로서,
제1 단자가 고전력 서플라이에 커플링되고 제2 단자가 비교기의 제1 단자에 커플링되는 제1 디바이스;
제1 디바이스의 제2 단자 및 상기 비교기의 제1 단자에 커플링된 제2 디바이스 - 상기 제2 디바이스는 선택된 메모리 셀에 추가로 커플링됨 -; 및
기준 전압 레벨에 커플링되는, 상기 비교기의 제2 단자를 포함하는, 비휘발성 메모리 디바이스.
청구항 1에 있어서,
상기 메모리 디바이스는 분리형 게이트 플래시 메모리 셀들의 어레이를 포함하는, 비휘발성 메모리 디바이스.
청구항 2에 있어서,
선택된 메모리 셀의 프로그래밍 상태의 셀 판독 전류 레벨은 0 전류 레벨보다 낮은, 비휘발성 메모리 디바이스.
청구항 3에 있어서,
상기 메모리 셀은 딥(deep) 프로그래밍 상태를 이용하여 프로그래밍되는, 비휘발성 메모리 디바이스.
청구항 4에 있어서,
상기 메모리 셀의 커플링 게이트는 0 전압 또는 네거티브 전압에서 바이어싱되는, 비휘발성 메모리 디바이스.
비휘발성 메모리 디바이스를 동작시키는 방법으로서,
플로팅 홀딩 노드에서 기준 전류 또는 전압을 타임 샘플링하여 홀드 전압을 얻는 단계; 및
상기 홀드 전압을 감지 회로에 인가하는 단계를 포함하는, 비휘발성 메모리 디바이스를 동작시키는 방법.
청구항 6에 있어서,
상기 감지 회로는 감지 풀업 PMOS 트랜지스터를 포함하는, 비휘발성 메모리 디바이스를 동작시키는 방법.
청구항 6에 있어서,
상기 플로팅 홀딩 노드는 커패시터 상에 있는, 비휘발성 메모리 디바이스를 동작시키는 방법.
청구항 6에 있어서,
분리형 게이트 메모리 셀들의 어레이를 추가로 포함하는, 비휘발성 메모리 디바이스를 동작시키는 방법.
청구항 6에 있어서,
샘플링 PMOS 트랜지스터를 추가로 포함하는, 비휘발성 메모리 디바이스를 동작시키는 방법.
청구항 6에 있어서,
기준 요소를 추가로 포함하는, 비휘발성 메모리 디바이스를 동작시키는 방법.
청구항 6에 있어서,
상기 기준 엘리먼트는 메모리 셀, 저항, 또는 커패시터인, 비휘발성 메모리 디바이스를 동작시키는 방법.
청구항 6에 있어서,
연산 증폭기가 상기 홀드 기준 전압을 상기 감지 회로 내에 인가하는, 비휘발성 메모리 디바이스를 동작시키는 방법.
비휘발성 메모리를 동작시키는 방법으로서,
판독 어드레스를 이전 판독 어드레스와 비교하는 단계;
매칭이 발견되는 경우, 상기 메모리에 대해 판독을 수행하지 않는 단계;
현재 데이터를 이전 데이터와 비교하는 단계; 및
매칭이 발견되는 경우, 데이터 출력 스위칭을 수행하지 않는 단계를 포함하는, 비휘발성 메모리를 동작시키는 방법.
청구항 14에 있어서,
어레이는 분리형 게이트 메모리 셀들의 어레이를 포함하는, 비휘발성 메모리를 동작시키는 방법.
청구항 15에 있어서,
바이어스가 메모리 셀의 워드 라인 및 커플링 게이트 상에 인가되는, 비휘발성 메모리를 동작시키는 방법.
비휘발성 메모리를 동작시키는 방법으로서,
선택된 로우 및 선택된 컬럼들에서 시작하는, 메모리 어레이의 컬럼 방향으로의 연속 어드레싱으로 판독하는 단계를 포함하는, 비휘발성 메모리를 동작시키는 방법.
청구항 17에 있어서,
N개의 워드들에 대해 제1 연속 컬럼 판독을 수행하는 단계; 및
상기 제1 연속 컬럼 판독의 로우 및 상기 제1 연속 컬럼 판독의 컬럼의 다음 컬럼에서 시작하는 N개 워드들에 대해 제2 연속 컬럼 판독을 수행하는 단계를 포함하는, 비휘발성 메모리를 동작시키는 방법.
청구항 17에 있어서,
상기 어레이는 분리형 게이트 메모리 셀들을 포함하는, 비휘발성 메모리를 동작시키는 방법.
청구항 18에 있어서,
바이어스가 메모리 셀의 워드 라인 및 커플링 게이트 상에 인가되는, 비휘발성 메모리를 동작시키는 방법.
청구항 17에 있어서,
연속 판독을 위해 컬럼 어드레스들을 스크램블링하는 단계를 추가로 포함하는, 비휘발성 메모리를 동작시키는 방법.
청구항 17에 있어서,
연속 판독을 위해 로우 어드레스들을 스크램블링하는 단계를 추가로 포함하는, 비휘발성 메모리를 동작시키는 방법.