JP6955591B2 - フラッシュメモリシステムに対する低パワー動作 - Google Patents

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Description

本発明は、フラッシュメモリシステムにおける低パワー動作に対する回路及び方法に関する。選択デコーディング回路経路の開示された実施形態では、パワーセーブ又はシャットダウンモードの間に、ある特定の出力ノードにおける値をプルアップ及びプルダウン回路を用いて保存する。これにより、主電源をシャットダウンさせながら、依然として値を維持することができる。
不揮発性メモリセルは、当該技術分野において周知である。先行技術の不揮発性スプリットゲート型メモリセル１０の１つを図１に示す。メモリセル１０は第１の伝導型（例えばＰ型）の半導体基板１２を含む。基板１２の表面には、第２の伝導型（例えばＮ型）の第１の領域１４（ソース線ＳＬとしても知られる）が形成されている。やはりＮ型の第２の領域１６（ドレイン線としても知られる）が、基板１２の表面に形成される。第１の領域１４と第２の領域１６との間はチャンネル領域１８である。ビット線ＢＬ２０が第２の領域１６に接続されている。ワード線ＷＬ２２は、チャンネル領域１８の第１の部分の上方に位置付けられ、そこから絶縁される。ワード線２２は第２の領域１６とのオーバーラップがほとんどないかまったくない。浮遊ゲートＦＧ２４は、チャンネル領域１８の別の部分の上方にある。浮遊ゲート２４はそこから絶縁されて、ワード線２２に隣接している。浮遊ゲート２４は、第１の領域１４にも隣接している。浮遊ゲート２４は、第１の領域１４に重なり、領域１４から浮遊ゲート２４への結合を提供することができる。結合ゲートＣＧ（制御ゲートとしても知られる）２６は、浮遊ゲート２４の上方にあり、そこから絶縁される。消去ゲートＥＧ２８は、第１の領域１４の上方にあり、浮遊ゲート２４及び結合ゲート２６に隣接し、そこから絶縁される。浮遊ゲート２４の上部角部は、消去効率を高めるためにＴ字形消去ゲート２８の内角の方を向いている場合がある。消去ゲート２８は、第１の領域１４からも絶縁されている。セル１０は、米国特許第７，８６８，３７５号においてより詳細に説明されている。この文献の開示内容は、本明細書において参照により全体として取り入れられている。
先行技術の不揮発性メモリセル１０の消去及びプログラムに対する１つの例示的な動作は、以下の通りである。セル１０は、消去ゲート２８に高電圧を印加し、他の端子が０ボルトに等しくなることによって、ファウラーノルドハイムトンネリング機構を通して消去される。電子は浮遊ゲート２４から消去ゲート２８内にトンネルして、浮遊ゲート２４を正帯電させ、セル１０を読み出し状態にターンオンする。その結果生じるセルの消去状態は、「１」状態として知られる。セル１０は、結合ゲート２６に高電圧を印加し、ソース線１４に高電圧を印加し、消去ゲート２８に中電圧を印加し、ビット線２０にプログラミング電流を印加することによって、ソース側ホットエレクトロンプログラミング機構を通してプログラムされる。一部の電子はワード線２２と浮遊ゲート２４との間の間隙を渡って流れて、浮遊ゲート２４内に注入するのに十分なエネルギーを取得する。その結果、浮遊ゲート２４は負帯電し、読み出し状態のセル１０はターンオフされる。その結果生じるセルのプログラミングされた状態は、「０」状態として知られる。メモリセル１０は、電流感知モードにおいて以下のように読み出す。バイアス電圧をビット線２０上に印加し、バイアス電圧をワード線２２上に印加し、バイアス電圧を結合ゲート２６上に印加し、バイアス又はゼロ電圧を消去ゲート２８上に印加し、接地をソース線１４上に印加する。消去状態では、ビット線２０からソース線１４に流れるセル電流が存在し、プログラム状態では、ビット線２０からソース線１４へのわずかな又はゼロのセル電流のフローが存在する。代替的に、メモリセルを逆電流感知モードで読み出すことができる。このモードでは、ビット線２０を接地して、バイアス電圧をソース線上に印加する。このモードでは、電流はソース線１４からビット線２０へと逆方向に進む。メモリセル１０は代替的に以下のようにして電圧感知モードで読み出すことができる。バイアス電流（接地への）をビット線２０上に印加し、バイアス電圧をワード線２２上に印加し、バイアス電圧を結合ゲート２６上に印加し、バイアス電圧を消去ゲート２８上に印加し、バイアス電圧をソース線１４上に印加する。消去状態では、ビット線２０上にセル出力電圧（大幅に＞０ｖ）が存在し、プログラム状態では、ビット線２０上にわずかな又はゼロに近い出力電圧が存在する。代替的に、メモリセルを逆電圧感知モードで読み出すことができる。このモードでは、ビット線２０をバイアス電圧にバイアスして、バイアス電流（接地への）をソース線上に印加する。このモードでは、セル出力電圧はビット線２０の代わりにソース線１４上にある。
先行技術では、正又はゼロ電圧の種々の組み合わせをワード線２２、結合ゲート２６、及び浮遊ゲート２４に印加して、読み出し、プログラム、及び消去動作を行なっていた。
読み出し、消去、又はプログラムコマンドに応答して、論理回路２７０は、選択メモリセル１０及び非選択メモリセル１０の両方の様々な部分に、適時に、ディスターブが最も少ない方法で様々な電圧を供給させる。
選択及び非選択メモリセル１０に対し、印加される電圧及び電流は以下の通りである。以下に使用されるように、次の略語、つまり、ソース線又は第１の領域１４（ＳＬ）、ビット線２０（ＢＬ）、ワード線２２（ＷＬ）、結合ゲート２６（ＣＧ）が使用される。
Figure 0006955591
本出願人による最近の出願である米国特許出願第１４／６０２，２６２号（２０１５年１月２１日に出願）（参照により取り入れられている）において、本出願人が開示した発明により、読み出し、プログラム、及び／又は消去動作の間に、負電圧をワード線２２及び／又は結合ゲート２６に印加することができた。この実施形態では、電圧及び電流は選択及び非選択のメモリセル１０に、以下のように印加された。
Figure 0006955591
米国特許出願第１４／６０２，２６２号の別の実施形態では、読み出し、消去、及びプログラム動作の間にメモリセル１０が非選択であるときに負電圧をワード線２２に印加することができ、消去動作の間に負電圧を結合ゲート２６に印加することができて、以下の電圧が印加されるようになっている。
Figure 0006955591
前述で列記したＣＧＩＮＨ信号は、抑止信号であり、選択セルと消去ゲート２８を共有する非選択セルの結合ゲート２６に印加される。
図２に示すのは、ダイ２００を含むフラッシュメモリシステムに対するアーキテクチャの、出願人によって最近開発された実施形態である。ダイ２００は、データを記憶するためのメモリアレイ２１５及びメモリアレイ２２０であって、以前に図１においてメモリセル１０として説明された型のメモリセルの行及び列を備える、メモリアレイ２１５及び２２０と、ダイ２００の他の構成要素と、典型的には、次にピン（図示せず）に接続するワイヤボンド（図示せず）又はパッケージ化されたチップの外側から集積回路にアクセスするために使用されるパッケージバンプ又はＳＯＣ（システムオンチップ）上の他のマクロと相互接続するためのマクロインターフェースピン（図示せず）との間の電気通信を可能にするためのパッド２４０及びパッド２８０と、正及び負電圧源をシステムに提供するために使用される高電圧回路２７５と、冗長性及び組み込み自己試験機能などの様々な制御機能を提供するための制御論理２７０と、アナログ回路２６５と、メモリアレイ２１５及びメモリアレイ２２０からデータをそれぞれ読み出すために用いられる感知回路２６０及び２６１と、メモリアレイ２１５及びメモリアレイ２２０の行にそれぞれアクセスして、読み出し及び書き込みを行なうために使用される行デコーダ回路２４５及び行デコーダ回路２４６と、メモリアレイ２１５及びメモリアレイ２２０のバイトにそれぞれアクセスして、読み出し及び書き込みを行なうために使用される列デコーダ回路２５５及び列デコーダ回路２５６と、プログラム及び消去動作のための増加した電圧をメモリアレイ２１５及びメモリアレイ２２０にそれぞれ提供するために使用されるチャージポンプ回路２５０及びチャージポンプ回路２５１と、読み出し及び書き込み動作のためにメモリアレイ２１５及びメモリアレイ２２０によって共有される負電圧ドライバ回路２３０と、読み出し及び書き込み動作中にメモリアレイ２１５によって使用される高電圧ドライバ回路２２５並びに読み出し及び書き込み動作中にメモリアレイ２２０によって使用される高電圧ドライバ回路２２６と、を備える。
フラッシュメモリシステムは、あらゆる種類のコンピューティング及び電子装置においてユビキタスになりつつあり、フラッシュメモリシステムによる消費電力量を減らすデザインを作ることがますます重要になっている。求められているのは、フラッシュメモリシステムにおける消費電力を低減するための新しい回路構成である。
本発明は、フラッシュメモリシステムにおける低パワー動作に対する回路及び方法に関する。選択デコーディング回路経路の開示された実施形態では、パワーセーブ又はシャットダウンモードの間に、ある特定の出力ノードにおける値をプルアップ及びプルダウン回路を用いて保存する。これにより、主電源をシャットダウンさせながら、依然として値を維持することができる。低パワー読み出し基準生成について説明している。パワーセーブするためのアドレス及びデータエンコーディング、デコーディング及びスクランブリングについて説明している。
本発明の方法を適用することができる先行技術の不揮発性メモリセルの断面図である。 図１に示される先行技術の不揮発性メモリセルを使用した不揮発性メモリ装置のブロック図である。 不揮発性メモリ装置の実施形態のブロック図である。 プルダウン回路の実施形態を示す図である。 プルダウン回路の実施形態を示す図である。 プルアップ回路の実施形態を示す図である。 プルアップ回路の実施形態を示す図である。 選択デコーディング回路経路の第１の実施形態を示す図である。 選択デコーディング回路経路の第１の実施形態を示す図である。 選択デコーディング回路経路の第２の実施形態を示す図である。 選択デコーディング回路経路の第２の実施形態を示す図である。 選択デコーディング回路経路の第３の実施形態を示す図である。 選択デコーディング回路経路の第３の実施形態を示す図である。 テストモード回路を示す図である。 グローバルパワースイッチ回路を示す図である。 ローカルパワースイッチ回路を示す図である。 ローカルパワースイッチ回路を示す図である。 行デコーダ回路を示す図である。 感知回路を示す図である。 サンプリングされた基準電流を感知回路に与えるためのサンプリング回路を示す図である。 サンプリングされた基準電流を感知回路に与えるための別のサンプリング回路を示す図である。 メモリ装置に対する読み出し経路の実施形態を示す図である。 異なるゲート構成の記号を示す図である。
図３に示すのは、ダイ３００を含むフラッシュメモリシステムに対するアーキテクチャの実施形態である。ダイ３００はメモリセクション３９０を含んでいる。メモリセクション３９０は以下のものを含んでいる。メモリブロック３９１及び３９２（ここで、データを記憶するために、メモリブロック３９１はメモリアレイ３０２及び３２２を含み、メモリブロック３９２はメモリアレイ３１２及び３３２を含んでいる。メモリアレイ３０２、３１２、３２２、及び３３２はそれぞれ、図１のメモリセル１０として前述したタイプのメモリセルの行及び列を含んでいる）、メモリアレイ３０２及び３２２からデータを読み出すために用いられる感知回路３４６と、メモリアレイ３１２及び３３２からデータを読み出すために用いられる感知回路３４５、メモリアレイ３０２、３１２、３２２、及び３３２内の選択行にそれぞれアクセスして読み出し及び書き込みを行なうために用いられる行デコーダ回路３０３、３１３、３２３、及び３３３、メモリアレイ３０２、３１２、３２２、及び３３２内のバイトにそれぞれアクセスして読み出し及び書き込みを行なうために用いられる列デコーダ回路３０４、３１４、３２４、及び３３４、行デコーダ３０３、３１３、３２３、及び３３３用のローカルパワースイッチ３０５、３１５、３２５、及び３３５、列デコーダ回路３０４、３１４、３２４、及び３３４用のローカルパワースイッチ３４７Ａ、３４７Ｂ、感知回路３４６及び３４５用のローカルパワースイッチ３４８Ａ、３４８Ｂ、並びに高電圧行デコーダＷＳＨＤＲ３４１及び３４４用のローカルパワースイッチ３４２及び３４３。
ダイ３００は更に以下の機能的構造及びサブシステムを含んでいる。ダイ３００の他の構成要素間の電気通信を可能にするためのパッド（図示せず）、次に、ピン（図示せず）に接続するワイヤボンド（図示せず）、又はパッケージ化されたチップの外側から集積回路にアクセスするために用いられるパッケージバンプ（図示せず）、又はＳＯＣ（システムオンチップ）上の他のマクロと相互接続するためのマクロインターフェースピン（図示せず）、メモリアレイ３０２、３１２、３２２、及び３３２に対するプログラム及び消去動作に対する電圧増加を与えるために用いられる低電圧発生（低電圧チャージポンプ回路を含む）回路３６１及び高電圧発生（高電圧チャージポンプ回路を含む）回路３６２、読み出し及び書き込み動作のためにメモリアレイ３０２、３１２、３２２、及び３３２によって共有される不揮発性動作コントローラ回路３６３、メモリアレイ３０２、３１２、３２２、及び３３２によって用いられる低電圧発生回路３６１、メモリアレイ３０２、３１２、３２２、及び３３２によって用いられる高電圧発生回路３６２、ダイ３００上のアナログ回路によって用いられるアナログ低電圧回路３５９及びアナログ高電圧回路３６０、グローバルパワースイッチ（ＧＰＳ）回路３６４、データアウト回路３５１、テストモード回路３５２、トリムビットライブ回路３５３、トリムビット回路３５４、コマンドデコーダ回路３５５、回路３５６内のデータ、パワーシーケンスコントローラ３５７及びピンインターフェース３５８。回路ブロック３５１〜３５６、３５９〜３６３は、それらのブロックの内部にローカルパワースイッチを含んでいる。
トリムビット回路３５４を用いて、トリミングプロセスの間に用いるビットを記憶し、それによって、フラッシュメモリシステム内のある特定のパラメータを構成し、調整し、及び／又は最適化する。これらのビットは以下のものを含むことができる。不揮発性構成ビット、例えばアルゴリズムパラメータ及び耐久性（消去／プログラムサイクルの数）データ保持仕様構成ビット、並びに不揮発性トリムビット、例えば消去ゲート２８、制御ゲート２６、ソース線１４に印加される高電圧範囲に対するビット、Ｖｉｎｈ及びＩｐｒｏｇ（プログラミング動作中のビット線２０に対する電流）に対して使用される範囲、例えば上表１〜３で明記されたもの、消去及びプログラム動作に対する温度動作範囲及びタイミング範囲。
トリムビットライブ回路３５３を用いて、フラッシュメモリシステムの通常動作の間に用いられる構成ビットを記憶する。これらのビットは、ある特定のパラメータを構成するために用いる読み出しトリムビットを含むことができる。パラメータは例えば、読み出しタイミング、読み出しバイアス、ビット線２０、ワード線２２、消去ゲート２８、及び制御ゲート２６に印加される電圧範囲、基準セル電流を構成するためのＩｃｅｌｌｒｅｆトリム値、及び冗長構成である。これらのビットにはまた、読み出し構成パラメータ（例えば、読み出し低幅、書き込みＩＯ幅、読み出し速度、及びパワーモード）を含めることができる。
ハードパワーダウン
ユーザからのシャットダウンコマンドを通してシステム全体がシャットダウンされているとき、例えばダイ３００を含むモバイル装置を、ユーザが電源ボタンを押すことによってシャットダウンされているときに、ハードパワーダウン動作をダイ３００上で実施することができる。
ダイ３００のハードパワーダウンの間、以下の部分がパワーダウンされる。メモリセクション３９０、データアウト回路３５１、テストモード回路３５２、トリムビットライブ回路３５３、トリムビット回路３５４、コマンドデコーダ回路３５５、回路３５６内のデータ、アナログ低電圧回路３５９、アナログ高電圧回路３６０、低電圧発生回路３６１、高電圧発生回路３６２、及び不揮発性動作コントローラ回路３６３。パワーダウンモードを助けるために用いられる回路について以下に説明する。
ダイ３００のハードパワーダウンの間、以下の部分はパワーオンされたままである。パワーシーケンスコントローラ３５７、ピンインターフェース３５８、及びＧＰＳ回路３６４。
ソフトパワーダウン
オペレーティングシステム又は同様の装置からのシャットダウンコマンドを通してシステム全体がシャットダウンされているとき、例えばダイ３００を含むモバイルデバイスのオペレーティングシステムが、システムにシャットダウンするように命令を出すときに、ソフトパワーダウン動作をダイ３００上で実施することができる。パワーダウンモードを助けるために用いられる回路について以下に説明する。
ダイ３００のソフトパワーダウンの間、以下の部分がパワーダウンされる。メモリセクション３９０、データアウト回路３５１、テストモード回路３５２、トリムビット回路３５４、コマンドデコーダ回路３５５、回路３５６内のデータ、アナログ低電圧回路３５９、アナログ高電圧回路３６０、低電圧発生回路３６１、高電圧発生回路３６２、及び不揮発性動作コントローラ回路３６３。
ダイ３００のソフトパワーダウンの間、以下の部分がパワーオンされたままである。トリムビットライブ回路３５３、パワーシーケンスコントローラ３５７、ピンインターフェース３５８、及びＧＰＳ回路３６４。
スタンドバイ
システム全体がスリープモードに置かれているとき、例えばダイ３００を含むモバイル装置がスリープモードに置かれているときに、スタンドバイ動作をダイ３００上で実施することができる。
ダイ３００のスタンドバイ動作の間、以下の部分がパワーダウンされる。アレイ３９０の活性部分を除いたメモリセクション３９０（例えば、アレイ３２２、行デコーダ３２３、列デコーダ３２４、高電圧デコーダ３４４、並びに電源３２５及び３４３）、データアウト回路３５１、テストモード回路３５２、トリムビット回路３５４、回路３５６内のデータ、アナログ高電圧回路３６０、高電圧発生回路３６２、及び不揮発性動作コントローラ回路３６３。パワーダウンモードを助けるために用いられる回路について以下に説明する。
ダイ３００のスタンドバイ動作の間、以下の部分がパワーオンされたままである。アレイ３２２、行デコーダ３２３、列デコーダ３２４、高電圧デコーダ３４４、電源３４３、電源３２５、トリムビットライブ回路３５３、コマンドデコーダ回路３５５、パワーシーケンスコントローラ３５７、ピンインターフェース３５８、アナログ低電圧回路３５９、低電圧発生回路３６１、及びＧＰＳ回路３６４。
アクティブ読み出し
アレイ３９０からのデータがシステムコントローラ（図示せず）から必要とされるときに、アクティブ読み出しモードをダイ３００上で実施することができる。読み出しコマンドがシステムコントローラからピンインターフェース３５８に対して実行される。
ダイ３００のアクティブ読み出し動作の間、以下の部分がパワーダウンされる。アレイ３２２を除いたメモリセクション３９０（このアレイ平面からデータ例が必要であるため）（行デコーダ３２３、列デコーダ３２４、電源３２５及び３４３、高電圧デコーダＷＳＨＤＲ３４４）、テストモード回路３５２、トリムビット回路３５４、回路３５６内のデータ、アナログ高電圧回路３６０、高電圧発生回路３６２、及び不揮発性動作コントローラ回路３６３。パワーダウンモードを助けるために用いられる回路について以下に説明する。
ダイ３００のアクティブ読み出し動作の間、以下の部分がパワーオンされたままである。アレイ３２２、行デコーダ３２３、列デコーダ３２４、電源３２５及び３４３、データアウト回路３５１、トリムビットライブ回路３５３、コマンドデコーダ回路３５５、パワーシーケンスコントローラ３５７、ピンインターフェース３５８、アナログ低電圧回路３５９、低電圧発生回路３６１、及びＧＰＳ回路３６４。
テストモード
設計者、製造業者、又は他の作業員がダイ３００のテストを望むときに、テストモードをダイ３００上で実施することができる。
ダイ３００のテストモードの間、以下の部分がパワーダウンされる。メモリセクション３９０、データアウト回路３５１、回路３５６内のデータ、アナログ低電圧回路３５９、アナログ高電圧回路３６０、低電圧発生回路３６１、高電圧発生回路３６２、及び不揮発性動作コントローラ回路３６３。パワーダウンモードを助けるために用いられる回路について以下に説明する。
ダイ３００のテストモードの間、以下の部分パワーオンされたままである。テストモード回路３５２、トリムビットライブ回路３５３、トリムビット回路３５４、コマンドデコーダ回路３５５、パワーシーケンスコントローラ３５７、ピンインターフェース３５８、及びＧＰＳ回路３６４。
不揮発性動作
不揮発性動作はダイ３００に対する通常の動作モードである。このようなモードでは、通常の消去、プログラム、及び読み出し動作を行なうことができる。
ダイ３００の不揮発性動作の間、以下の部分がパワーダウンされる。アレイ３９０の選択部分を除いたメモリセクション３９０（例えば、アレイ３２２、行デコーダ３２３、列デコーダ３２４、電源３２５及び３４３、高電圧デコーダＷＳＨＤＲ３４４）、データアウト回路３５１、及びテストモード回路３５２。パワーダウンモードを助けるために用いられる回路について以下に説明する。
ダイ３００の不揮発性動作の間、以下の部分パワーオンされたままである。アレイ３９０の選択部分（例えばアレイ３２２）、行デコーダ３２３、列デコーダ３２４、高電圧デコーダ３４４、電源３２５及び３４３、トリムビットライブ回路３５３、トリムビット回路３５４、コマンドデコーダ回路３５５、回路３５６内のデータ、パワーシーケンスコントローラ３５７、ピンインターフェース３５８、アナログ低電圧回路３５９、アナログ高電圧回路３６０、低電圧発生回路３６１、高電圧発生回路３６２、不揮発性動作コントローラ回路３６３、及びＧＰＳ回路３６４。
パワーダウン用回路
図４Ａ、４Ｂ、５Ａ、及び５Ｂに示すのは、前述したように、ダイ３００の種々の部分のパワーダウンの間に用いられるＮＡＮＤ及びインバータパワーセーブゲート回路である。図４Ａ／４Ｂ及び５Ａ／５Ｂのゲート回路によって確実に、パワーダウンモードにおいて出力がそれぞれ「０」又は「１」状態であることが分かる。他のタイプのゲート回路（例えば、ＮＯＲ、ＸＯＲ、複合ゲート）に対する他の回路実施形態も同様である。
図４Ａに示すのは、プルダウン２入力ＮＡＮＤゲート回路４０１である。プルダウンゲート回路４０１は、パワーダウンモードの間に、出力ノード４４１を「０」状態（例えば接地電圧）にプルダウンする。パワーダウンモードの間、スイッチ４２１は開（オフ）であり、これにより、ノード４１１（上部電源）から回路４３１のノード４５１（ローカル電源）までが切断される。装置４６１（２入力ＮＡＮＤゲートへの追加デバイス）がパワーダウン信号によってターンオンされて、ノード４４１を「０」状態にプルする。
図４Ｂに示すのは、プルダウンインバータ回路４０２である。プルダウン回路４０２は、パワーダウンモードの間に、ノード４４２を「０」状態（例えば接地電圧）にプルダウンする。パワーダウンモードの間、スイッチ４２２は開（オフ）であり、その結果、ノード４１２（上部電源）から回路４３２のノード４５２（ローカル電源）までが切断される。装置４６２（インバータに対する追加の装置）は、パワーダウン信号によってターンオンされて、ノード４４２を「０」状態にプルする。
図５Ａに示すのは、プルアップ２入力ＮＡＮＤ回路５０１である。プルアップ回路５０１は、パワーダウンモードの間に、ノード５４１を「１」状態（例えばＶｄｄ電圧）にプルする。パワーダウンモードの間、スイッチ５２１は開（オフ）であり、その結果、ノード５１１（上部接地ノード）から回路５３１のノード５５１（ローカル接地ノード）までが切断される。装置５６１はパワーダウン信号によってターンオンされて、ノード５４１を「１」状態にプルアップする。
図５Ｂに示すのは、プルアップインバータ回路５０２である。プルアップ回路５０２は、パワーダウンモードの間に、ノード５４２を「１」状態（例えばＶｄｄ電圧）にプルする。パワーダウンモードの間、スイッチ５２２は開（オフ）であり、その結果、ノード５１２（上部接地ノード）から回路５３２のノード５５２（ローカル接地ノード）までが切断される。装置５６２はパワーダウン信号によってターンオンされて、ノード５４２を「１」状態にプルアップする。
選択デコーディング回路
図６Ａ、６Ｂ、７Ａ、７Ｂ、８Ａ、及び８Ｂに示すのは、低出力シャットダウンモードで動作することができる選択デコーディング回路の種々の実施形態である。
図６Ａに示すのは選択デコーディング回路６００である。これは、ＮＡＮＤゲート６０１並びにインバータ６０２、６０３、及び６０４を含み、記号で示されている。
他のタイプのゲート回路例えばＮＯＲ及び／又は複合ゲートを用いる、図６Ａ、６Ｂ、７Ａ、７Ｂ、８Ａ、８Ｂ、及び９に示すものと同様の他の選択デコーディング及びブロック回路を、同様の方法で実施する。
図６Ｂに示すのは、トランジスタレベルにある選択デコーディング回路６００である。パワーダウン事象の間に、図４Ａ、４Ｂ、５Ａ、及び５Ｂに示すようなパワーセーブゲート回路技術を用いて、ＮＡＮＤゲート６０１並びにインバータ６０２、６０３、及び６０４の出力値を「保存」する（保持する）ことが、電源ＶＤＤ及び接地ＧＮＤがターンオフされている間であっても望ましい。ＮＡＮＤゲート６０１及びインバータ６０３は、パワーゲートプルアップ回路５０１及びプルアップ回路５０２と同様である。インバータゲート６０２及びインバータ６０４は、パワーゲートプルダウン回路４０１及びプルダウン回路４０２と同様である。そのため、ＮＡＮＤゲート６０１は、スイッチ６３１を通して上部接地ノード６３０に結合されている。スイッチ６３１は、図６Ｂに示す方法で、図５Ａ及び５Ｂのスイッチ５２１又はスイッチ５２２の形態とすることができる。ノード６３０（上部接地線）は、接地パワーセーブ線６２０（ＧＮＤ＿ＰＳとしても標示されている）に結合されているが、図５Ａ及び５Ｂのノード５１１又はノード５１２に対応している。スイッチ６３１が開（オフ）であるとき、ＮＡＮＤ６０１の出力は「１」であり、スイッチ６３１が開かれている間、その状態のままである。インバータ６０３も、スイッチ６３１を通して接地パワーセーブ線６２０に結合され、パワーダウンモードの間に「１」を出力する。そのため、パワーダウン事象の間に、ＮＡＮＤゲート６０１及びインバータ６０３の出力は「１」状態にプルアップされる。
パワーダウン事象の間、インバータ６０４はスイッチ６４１を通して上部電源線ノード６４０に結合されている。スイッチ６４１は、図４Ａ及び４Ｂのスイッチ４２１又はスイッチ４２２の形態とすることができる。ノード６４０は、ＶＤＤパワーセーブ線６１１（ＶＤＤ＿ＰＳとしても標示されている）に結合されているが、図４Ａ及び４Ｂのノード４１１又はノード４１２に対応している。ＶＤＤパワーセーブ線６１１を「０」状態にプルすると、インバータ６０４の出力は「０」として「保存」される。インバータ６０２もＶＤＤパワーセーブ線６１１に結合され、その出力は「０」として「保存」される。そのため、パワーダウン事象の間、インバータ６０２及び６０４の出力は「０」状態にプルダウンされる。
図７Ａに示すのは、選択デコーディング回路７００である。これは、ＮＡＮＤゲート７０１並びにインバータ７０２、７０３、及び７０４を含み、記号で示されている。ＮＡＮＤゲート７０１及びインバータ７０３はパワーゲートプルアップ回路５０１及びプルアップ回路５０２と同様である（但し、図５Ｂにあるような装置５６２がないことを除いて）。インバータゲート７０２及びインバータ７０４は、パワーゲートプルダウン回路４０１及びプルダウン回路４０２と同様である（但し、図５Ｂのような装置５６２がないことを除いて）。基本的に、回路７００は追加の装置（図５Ａの装置５６１）を有するために第１のパワーゲート回路（ＮＡＮＤ７０１）のみを必要とする。
図７Ｂに示すのは、トランジスタレベルにある選択デコーディング回路７００である。パワーダウン事象の間は、電源ＶＤＤ及び接地ＧＮＤがターンオフされている間であっても、ＮＡＮＤゲート７０１並びにインバータ７０２、７０３、及び７０４の出力値を「保存」することが望ましい。そのため、ＮＡＮＤゲート７０１はスイッチ７３１を通して上部接地線ノード７３０に結合されている。スイッチ７３１は、図７Ｂに示す方法で、図５Ａ及び５Ｂのスイッチ５２１又はスイッチ５２２の形態とすることができる。ノード７３０は、接地パワーセーブ線７２０（ＧＮＤ＿ＰＳとしても標示されている）に結合されているが、図５Ａ及び５Ｂのノード５１１又はノード５１２に対応している。スイッチ７３１が開（オフ）であるとき、ＮＡＮＤ７０１の出力は「１」であり、スイッチ７３１が閉じている間、その状態のままである。インバータ７０３も接地パワーセーブ線７２０に結合され、パワーダウンモードの間に「１」を出力する。そのため、パワーダウン事象の間、ＮＡＮＤゲート７０１及びインバータ７０３の出力は「１」状態にプルアップされる。
パワーダウン事象の間、インバータ７０４はスイッチ７４１を通して上部電源線ノード７４０に結合されている。スイッチ７４１は、図４Ａ及び４Ｂのスイッチ４２１又はスイッチ４２２の形態とすることができる。ノード７４０、ＶＤＤパワーセーブ線７１１（ＶＤＤ＿ＰＳとしても標示されている）に結合されているが、図４Ａ及び４Ｂのノード４１１又はノード４１２に対応している。ＶＤＤパワーセーブ線７１１を「０」状態にプルすると、インバータ７０４の出力は「０」として「保存」される。インバータ７０２もＶＤＤパワーセーブ線７１１に結合され、その出力は「０」として「保存」される。そのため、パワーダウン事象の間、インバータ７０２及び７０４の出力は「０」状態にプルダウンされる。
図８Ａに示すのは、選択デコーディング回路８００である。これは、ＮＡＮＤゲート８０１並びにインバータ８０２、８０３、及び８０４を含み、記号で示されている。
図８Ｂに示すのは、トランジスタレベルにある選択デコーディング回路８００である。パワーダウン事象の間は、電源ＶＤＤ及び接地ＧＮＤがターンオフされている間であっても、ＮＡＮＤゲート８０１並びにインバータ８０２、８０３、及び８０４の出力値を「保存」することが望ましい。そのため、ＮＡＮＤゲート８０１はスイッチ８３１を通して上部接地線ノード８３０に結合されている。スイッチ８３１は、図８Ｂに示す方法で、図５Ａ及び５Ｂのスイッチ５２１又はスイッチ５２２の形態とすることができる。ノード８３０は、（ローカル）接地パワーセーブ線８２０（ＧＮＤ＿ＰＳとしても標示されている）に結合されているが、図５Ａ及び５Ｂのノード５１１又はノード５１２に対応している。スイッチ８３１が開であるとき、ＮＡＮＤ８０１の出力は「１」であり、スイッチ８３１が開かれている間、その状態のままである。インバータ８０３も接地パワーセーブ線８２０に結合され、パワーダウンモードの間、「１」を出力する。そのため、パワーダウン事象の間、ＮＡＮＤゲート８０１及びインバータ８０３の出力は「１」状態にプルアップされる。
パワーダウン事象の間、インバータ８０４はスイッチ８４１を通して上部電源線ノード８４０に結合されている。スイッチ８４１は、図４Ａ及び４Ｂのスイッチ４２１又はスイッチ４２２の形態とすることができる。ノード８４０は、（ローカル）ＶＤＤパワーセーブ線８１１（ＶＤＤ＿ＰＳとしても標示されている）に結合されているが、図４Ａ及び４Ｂのノード４１１又はノード４１２に対応している。スイッチ８４１が開（オフ）である間、インバータ８０４の出力は「０」として「保存」されることになる。インバータ８０２もＶＤＤパワーセーブ線８１１に結合され、その出力は「０」として「保存」される。そのため、パワーダウン事象の間、インバータ８０２及び８０４の出力は「０」状態にプルダウンされる。
また図８Ｂにはバルク線８５０（ＮＷＢＵＬＫとしても標示されている）を示す。これによって、図８Ｂに示すように、ＮＡＮＤゲート８０１並びにインバータ８０２、８０３、及び８０４内のある特定のトランジスタに対する共通のバルク電圧が与えられる。消費電力を最小にして性能を最大にするバルクバイアス変調に対する実現形態は以下の通りである。バルク線８５０上の電圧バイアスは、漏れを減らすためにパワーダウン又はスタンドバイモードでの電源ＶＤＤよりも高く、ゲート電流ドライブを高めるためにアクティブモードでのＶＤＤ以下である。
テストモード回路
図９に示すのは、テストモード回路９００である。これは、図示するように、パスゲート９０１、９０４、９０７、及び９０８、ＮＡＮＤゲート９０２及び９０５、並びにインバータ９０３及び９０６を含んでいる。パワーダウン動作の間、ＮＡＮＤゲート９０２及び９０５の出力は、接地パワーセーブ線９２０（ＧＮＤ＿ＰＳとしても標示されている）、パワーセーブゲートプルアップ回路５０１又はプルアップ回路５０２（図４Ａ、４Ｂ、５Ａ、及び５Ｂの回路技術）、並びに図６Ａ、６Ｂ、７Ａ、７Ｂ、８Ａ、及び／又は８Ｂの選択デコーディングパワーセーブ回路技術を用いて、「１」にプルアップされる。パワーダウン動作の間、インバータ９０３及び９０６の出力は、ＶＤＤパワーセーブ線９１０（ＶＤＤ＿ＰＳとしても標示されている）、パワーセーブゲートプルダウン回路４０１又はプルダウン回路４０２（図４Ａ、４Ｂ、５Ａ、及び５Ｂの回路技術）、並びに図６Ａ、６Ｂ、７Ａ、７Ｂ、８Ａ、及び／又は８Ｂの技術を用いて、「０」にプルダウンされる。
ＧＰＳ回路
図１０に示すのは、グローバルパワースイッチ回路１０００である。ここでは、ＰＭＯＳトランジスタ１０１０とＮＭＯＳトランジスタ１０２０とが、図示した方法で接続されている。信号ＥＮＢ＿ＶＤＤ＿ＩＰが低であるとき、出力ＶＤＤ＿ＩＰは入力ＶＤＤ＿ＳＹＳと同じである。信号ＤＩＳ＿ＶＤＤ＿ＩＰが高であるとき、出力ＶＤＤ＿ＩＰはＶＤＤ＿ＩＰ＿ＬＯＷにプルダウンされる。
ローカルパワースイッチ回路
図１１Ａに示すのは、ローカルパワースイッチ１１０１である。これは、図示するように、ＰＭＯＳトランジスタを含んでいる。信号ＥＮＢ＿ＶＤＤ＿ＰＳが低であるとき、出力ＶＤＤ＿ＰＳは入力ＶＤＤ＿ＳＹＳと同じである。
図１１Ｂに示すのは、ローカルパワースイッチ１１０２である。これは、図示するように、ＮＭＯＳトランジスタを含んでいる。信号ＥＮ＿ＧＮＤ＿ＰＳが高であるとき、出力ＧＮＤ＿ＰＳは低である（例えば、接地）にプルダウンされる。
行デコーダ
図１２に示すのは、パワーセーブ行デコーダ１２００である。行デコーダ１２００は、ＮＡＮＤゲート１２０１、インバータ１２０２、並びに回路ブロック１２０３、１２０４、１２１３、及び１２１４を含んでいる。回路ブロック１２０３は、ＰＭＯＳ１２０３Ａ、ＰＭＯＳ１２０３Ｃ、及びＮＭＯＳ１２０３Ｂを含んでいる。回路ブロック１２０４は、ＰＭＯＳ１２０４Ａ及びＮＭＯＳ１２０４Ｂを含んでいる。回路ブロック１２１３及び１２１４はそれぞれ、回路ブロック１２０３及び１２０４と同様である。パワーダウン動作の間、ＮＡＮＤゲート１２０１と回路ブロック１２０３及び１２１３との出力は、パワーセーブプルアップ回路５０１又はプルアップ回路５０２、並びに図６Ａ、６Ｂ、７Ａ、７Ｂ、８Ａ、及び／又は８Ｂの技術を用いて、「１」にプルアップされる。またインバータ１２０２と回路ブロック１２０４及び１２１４との出力は、パワーセーブプルダウン回路４０１又はプルダウン回路４０２、並びに図６Ａ、６Ｂ、７Ａ、７Ｂ、８Ａ、及び／又は８Ｂの技術を用いて、「０」にプルダウンされる。パワーダウン動作の間、電源ＺＶＤＤ１２３０をシャットダウンさせることができ、その結果、全体としてパワーセーブがもたらされる。パワーダウン動作の間、ノード１２４０及び１２４１は高電圧「１」にバイアスされるため、トランジスタ１２０３Ｃ及び１２０３Ｂのソースとドレインとの間の電圧は同じであり、その結果、全体としてパワーセーブがもたらされる。パワーダウン動作の間、ノードｎｗｅｌｌ１２５０を高電圧＞ＺＶＤＤ２１２２０及びＺＶＤＤ１２３０にバイアスして、逆バルクソース電圧を増加させることができるため、ＰＭＯＳ１２０３Ａ及び１２０４Ａに対するしきい電圧が増加することになり、その結果、全体としてパワーセーブがもたらされる。
感知回路
図１３に示すのは感知回路１３００である。これは、コンパレータ１３０１、ＰＭＯＳトランジスタ１３０２、ＮＭＯＳトランジスタ１３０３、及び選択メモリセル１３０４を含んでいる。ＮＭＯＳ１３０３はメモリセル１３０４とコンパレータ１３０１との間を結合する。コンパレータ１３０１の正入力は、ＰＭＯＳトランジスタ１３０２とＮＭＯＳトランジスタ１３０３との間のノードであり、コンパレータ１３０１の負入力は基準電圧バイアス信号である。高電源に結合されたＰＭＯＳ１３０２は漏れ電流によってバイアスされて、例えばアレイビット線漏れ及び／又はデコーディング経路に起因する（例えば、トランジスタダイレクトゲートトンネリング電流又は接合部からの）漏れを補償する。そのため、選択メモリセル１３０４からデータを読み出すために基準メモリセルを用いない。このモードでは、読み出し感知に対する有効な基準は、基本的に接地基準レベル（ゼロ電流レベル）であり、すなわち、メモリセル電流ウィンドウ（高い（消去された）と低い（プログラムされた）電流レベルとの間の差）は接地レベルの方にシフトされている。すなわち、低い電流レベルは接地レベルよりも下にシフトされる。これは、例えば、メモリセル結合ゲートをゼロ又は負電圧にバイアスすることによって、及び／又は非常に深いプログラミングによって、例えばより高いプログラミング電圧を用いて、及び／又はより大きいプログラミング電流を用いて、及び／又はより長いプログラミング時間を用いて、及び／又は読み出しビット線電圧を低レベルにバイアスすることによって、実施することができる。
図１４に示すのは、感知動作に対する基準電流（又は基準セル電圧）をサンプリングする方法のための回路１４００であり、ここでは、サンプリング電流ミラー（又は電圧）を連続電流ミラー（又は電圧）の代わりに使用することによって、パワーセーブがもたらされる。回路１４００は、図示するように、サンプリングＰＭＯＳトランジスタ１４０１、サンプリングスイッチ１４０２及び１４０５、イネーブリングＮＭＯＳトランジスタ１４０３、基準素子１４０４（抵抗器、メモリセル、トランジスタ、又は他の要素とすることができる）、基準保持キャパシタ１４０６（これは任意的とすることができる）、浮遊保持ノード１４１０ＶＲＥＦＢＩＡＳ（キャパシタの端子上）、及び感知プルアップＰＭＯＳトランジスタ１４０７（選択ビット線あたりの感知回路の一部として）を含んでいる。サンプリング間隔は、例えば０．２ｍｓあたり０．２ｕｓである。したがって事実上、基準電流１４０４からの有効な消費電力は、〜２／２０００の比だけ低減される。トランジスタ１４０１、１４０２、１４０３、１４０４、１４０５は、基準保持周期（サンプリングではない）の間はオフで、サンプリング周期の間はオンであり、基準素子１４０４上のバイアスをサンプリングして浮遊保持ノード１４１０に入れる。基準１５０４は、スイッチングキャップ回路（Ｒｅｑ＝１／Ｒ*Ｆｒｅｑ）によって発生させることができる。
図１５に示すのは、感知動作に対する基準電流（又は基準セル電圧）をサンプリングするための回路１５００であり、ここでは、サンプリング電流ミラー（又は電圧）を連続電流ミラー（又は電圧）の代わりに使用することによって、パワーセーブがもたらされる。回路１５００は、図示するように、サンプリングＰＭＯＳトランジスタ１５０１、サンプリングスイッチ１５０２及び１５０５、イネーブリングＮＭＯＳトランジスタ１５０３、基準素子１５０４（抵抗器、メモリセル、トランジスタ、又は他の要素とすることができる）、基準保持キャパシタ１５０６、浮遊保持ノード１５１０（キャパシタ１５０６の端子上）、演算増幅器１５０７、及び感知プルアップＰＭＯＳトランジスタ１５０８（選択ビット線あたりの感知回路の一部として）を含んでいる。サンプリング間隔は、例えば０．２ｍｓあたり２ｕｓである。したがって事実上、基準電流１５０４からの有効な消費電力は、〜２／２００の比だけ低減される。トランジスタ１５０１、１５０２、１５０３、１５０４、１５０５は、基準保持周期（サンプリングではない）の間はオフで、サンプリング周期の間はオンとなって、基準素子１５０４上のバイアスをサンプリングして浮遊保持ノード１５１０に入れる。オペアンプ１５０７を用いて、保持基準バイアス（キャパシタ１５０６上の電圧）を駆動して複数の感知トランジスタ１５０８のゲートに加える。
読み出し経路
図１６に示すのは、パワーセーブするための読み出し動作中のフラッシュメモリシステム１６００の読み出しデコーディング経路変調実施形態である。フラッシュメモリシステム１６００は、全体としてパワーセーブがもたらされる機能を実装している。具体的には、同じアドレスが、以前の周期中に読み出されたときと同じように読み出されているならば、感知動作は行なわない。
電流読み出し動作に対する読み出しアドレスがバッファ１６０２内に置かれている。事前の読み出し動作に対するアドレスがバッファ１６０１内に置かれている。コンパレータ１６０３が、バッファ１６０１内に記憶されたアドレスとバッファ１６０２内に記憶されたアドレスとを比較する。それらが同じアドレスであるならば、イネーブル信号をバッファ１６０８に送る。バッファ１６０８は、事前の動作中のものと同じ出力データを出力する。それらが異なるアドレスであるならば、読み出しイネーブル信号を行デコーダ１６０５と列デコーダ１６０６とに送って、通常の読み出し動作を、感知回路１６０７を用いてアレイ１６０４内で行なう。別の実施形態では、感知１６０７からのデータアウトがデータアウト回路１６０８に保持されたものと同じである場合、ＤＯＵＴはスイッチングせず、その結果、ＤＯＵＴスイッチングがないときにパワーセーブされる。
アドレス／データエンコーディング／デコーディング／スクランブリング
エンコーディング／デコーディング／スクランブリングアドレス及び／又はデータによるパワーセーブの方法では、ある特定のアドレッシング及び／又はデータアクセス方法を用いてパワーセーブする。アドレスエンコーディング／デコーディング／スクランブリングに対する実施形態では、連続するワード並びを、列（ビット線）方向で連続アドレッシング（アドレス増加）を行ないながら、選択行と選択列で始まるＮ個の数のワードに対して連続して読み出す。例えば以下の通りである。ワード１〜４は連続して行１〜４上にあり、次のワード２〜８は、次の選択列に対して連続して行１〜４上にあり、これは何度も繰り返す。この例の場合、アレイユニットセクタは４つの行を含んでいる。データエンコーディング／デコーディング／スクランブリングに対する別の実施形態では、大抵は「０」状態を用いる。すなわち、ワード内の「１」データの大部分を、記憶前に、ワード内の大抵は「０」データに変換する。他のアドレススクランブリングは、例えば列アドレスをスクランブリングすることによって具体化される。他のアドレススクランブリングは、例えば上位行アドレス順序付けをスイッチングすることによって可能である。
パワーゲートタイプ
図１７に示すのは種々のゲート記号及び種々の構成である。
第１番目の行に示すのは、標準ゲートとしてのＮＯＲゲート１７０１、ＮＡＮＤゲート１７０２、及びインバータ１７０３である。
第２番目の行に示すのは、電圧源ＶＤＤｉｎ及び接地ＧＮＤｉｎを伴うＮＯＲゲート１７０１、ＮＡＮＤゲート１７０２、及びインバータ１７０３である。
第３番目の行に示すのは、電圧源ＶＤＤｉｎを伴うＮＯＲゲート１７０１、ＮＡＮＤゲート１７０２、及びインバータ１７０３である。
第４番目の行に示すのは、接地ＧＮＤｉｎを伴うＮＯＲゲート１７０１、ＮＡＮＤゲート１７０２、及びインバータ１７０３である。
第５番目の行に示すのは、ＮＯＲゲート１７０１、ＮＡＮＤゲート１７０２、及びインバータ１７０３（電圧源はＶＤＤｉｎ）である。これらはプルダウン回路４０１又はプルダウン回路４０２に接続されて、装置の出力を「０」に駆動する。
第６番目の行に示すのは、ＮＯＲゲート１７０１、ＮＡＮＤゲート１７０２、及びインバータ１７０３（電圧源はＶＤＤｉｎ）である。これらはプルアップ回路５０１又はプルアップ回路５０２に接続されて、装置の出力を「１」に駆動する。

Claims (3)

  1. 不揮発性メモリ装置であって、
    第１の端子と、基準電圧に結合されている第２の端子と、出力端子とを有するコンパレータと、
    選択メモリセルと、
    高電源に結合された第１の端子と、前記コンパレータの前記第１の端子に結合された第２の端子と、バイアス電圧を受けて漏れ電流をオフセットするゲートとを有するＰＭＯＳトランジスタと、
    前記ＰＭＯＳトランジスタの前記第２の端子及び前記コンパレータの前記第１の端子に結合された第１の端子と、前記選択メモリセルに結合された第２の端子とを有するＮＭＯＳトランジスタと、を備え、
    前記コンパレータの前記出力端子は、前記選択メモリセルに記憶された値を示し、
    前記選択メモリセルのプログラム状態のセル読み出し電流レベルは、ゼロ電流レベルに近いか又は該ゼロ電流レベル未満である、不揮発性メモリ装置。
  2. 前記選択メモリセルは、深いプログラム状態を用いてプログラムされる、請求項１に記載の不揮発性メモリ装置。
  3. 前記選択メモリセルの結合ゲートは、ゼロボルト又は負電圧にバイアスされる、請求項２に記載の不揮発性メモリ装置。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10769080B2 (en) * 2017-03-30 2020-09-08 Futurewei Technologies, Inc. Distributed and shared memory controller
US10534554B2 (en) 2017-10-13 2020-01-14 Silicon Storage Technology, Inc. Anti-hacking mechanisms for flash memory device
US10580491B2 (en) * 2018-03-23 2020-03-03 Silicon Storage Technology, Inc. System and method for managing peak power demand and noise in non-volatile memory array
CN113553000B (zh) * 2018-07-18 2024-04-12 成都忆芯科技有限公司 降低集成电路功耗的方法及其控制电路
KR20200015185A (ko) * 2018-08-03 2020-02-12 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
US10956814B2 (en) * 2018-08-27 2021-03-23 Silicon Storage Technology, Inc. Configurable analog neural memory system for deep learning neural network
CN111223459B (zh) 2018-11-27 2022-03-08 元太科技工业股份有限公司 移位寄存器以及栅极驱动电路
US11423979B2 (en) * 2019-04-29 2022-08-23 Silicon Storage Technology, Inc. Decoding system and physical layout for analog neural memory in deep learning artificial neural network
JP6998981B2 (ja) * 2020-03-03 2022-01-18 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US20230176873A1 (en) * 2020-06-26 2023-06-08 Intel Corporation Power management techniques for computing platforms in low temperature environments
CN112071352B (zh) * 2020-11-16 2021-03-02 深圳市芯天下技术有限公司 非易失型闪存降低读电流的方法、电路、存储介质和终端
US11475926B1 (en) * 2021-06-10 2022-10-18 Globalfoundries U.S. Inc. Sense amplifier circuit for current sensing

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3409527B2 (ja) * 1995-08-17 2003-05-26 富士通株式会社 半導体記憶装置
DE69626631T2 (de) * 1996-06-05 2003-11-06 St Microelectronics Srl Seitenmodusspeicher mit Mehrpegelspeicherzellen
JP3307866B2 (ja) * 1996-11-20 2002-07-24 松下電器産業株式会社 デコード回路
TW360873B (en) 1996-11-20 1999-06-11 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit and decoding circuit of memory
US6169419B1 (en) * 1998-09-10 2001-01-02 Intel Corporation Method and apparatus for reducing standby leakage current using a transistor stack effect
JP2000113670A (ja) * 1998-10-05 2000-04-21 Mitsubishi Electric Corp 同期型半導体記憶装置
IT1308857B1 (it) * 1999-10-29 2002-01-11 St Microelectronics Srl Metodo e circuito di lettura per una memoria non volatile.
JP2002118176A (ja) * 2000-10-05 2002-04-19 Nec Corp 半導体装置
JP2002251890A (ja) * 2001-02-26 2002-09-06 Mitsubishi Electric Corp 信号増幅回路およびそれを備える半導体記憶装置
US6850438B2 (en) * 2002-07-05 2005-02-01 Aplus Flash Technology, Inc. Combination nonvolatile memory using unified technology with byte, page and block write and simultaneous read and write operations
JP4120326B2 (ja) * 2002-09-13 2008-07-16 ソニー株式会社 電流出力型駆動回路およびディスプレイデバイス
US6819612B1 (en) 2003-03-13 2004-11-16 Advanced Micro Devices, Inc. Apparatus and method for a sense amplifier circuit that samples and holds a reference voltage
US7085152B2 (en) * 2003-12-29 2006-08-01 Intel Corporation Memory system segmented power supply and control
US7050316B1 (en) * 2004-03-09 2006-05-23 Silicon Storage Technology, Inc. Differential non-volatile content addressable memory cell and array using phase changing resistor storage elements
KR101038109B1 (ko) * 2004-07-05 2011-06-01 삼성전자주식회사 듀얼 인터페이스 모드를 지원하는 스마트 카드 시스템
US7236415B2 (en) * 2004-09-01 2007-06-26 Micron Technology, Inc. Sample and hold memory sense amplifier
JP4313744B2 (ja) * 2004-09-06 2009-08-12 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
US8095809B2 (en) * 2005-03-30 2012-01-10 Freescale Semiconductor, Inc. System and method for reducing power consumption of a transistor-based circuit having multiple operational modes characterized by different power consumption level
JP2007193877A (ja) * 2006-01-18 2007-08-02 Denso Corp アドレスデコーダの検査回路及びアドレスデコーダの検査方法
JP4808109B2 (ja) * 2006-09-01 2011-11-02 富士通セミコンダクター株式会社 半導体装置
US8773934B2 (en) * 2006-09-27 2014-07-08 Silicon Storage Technology, Inc. Power line compensation for flash memory sense amplifiers
US7446690B2 (en) * 2006-11-06 2008-11-04 Atmel Corporation Apparatus and method for implementing an analog-to-digital converter in programmable logic devices
US7477076B2 (en) * 2006-12-04 2009-01-13 International Business Machines Corporation Low-voltage, low-power-consumption, and high-speed differential current-sense amplification
KR100830589B1 (ko) * 2007-04-17 2008-05-22 삼성전자주식회사 워드 라인으로 음의 고전압을 전달할 수 있는 고전압스위치를 갖는 플래시 메모리 장치
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
US8391078B2 (en) * 2008-02-12 2013-03-05 Chip Memory Technology, Inc. Method and apparatus of operating a non-volatile DRAM
US7751253B2 (en) * 2008-03-17 2010-07-06 Micron Technology, Inc. Analog sensing of memory cells with a source follower driver in a semiconductor memory device
KR101559908B1 (ko) * 2009-01-20 2015-10-15 삼성전자주식회사 반도체 메모리 장치의 내부전압 발생회로
JP2009295274A (ja) * 2009-09-16 2009-12-17 Renesas Technology Corp 半導体装置
US8149627B2 (en) 2010-03-02 2012-04-03 Macronix International Co., Ltd. Current sink system based on sample and hold for source side sensing
CN102376348B (zh) * 2010-08-20 2013-11-27 中国科学院微电子研究所 一种低功耗的动态随机存储器
CN102789802B (zh) * 2011-05-17 2014-11-05 旺宏电子股份有限公司 具有二阶段位线预充电的存储装置、偏压电路及感测方法
US8847630B2 (en) * 2011-10-28 2014-09-30 Freescale Semiconductor, Inc. High side driver circuit
US8837210B2 (en) * 2012-08-23 2014-09-16 Infineon Technologies Ag Differential sensing method and system for STT MRAM
US8937845B2 (en) * 2012-10-31 2015-01-20 Freescale Semiconductor, Inc. Memory device redundancy management system
US9472284B2 (en) 2012-11-19 2016-10-18 Silicon Storage Technology, Inc. Three-dimensional flash memory system
TWI497512B (zh) * 2013-03-04 2015-08-21 Winbond Electronics Corp 快閃記憶體的驗證裝置
US9165629B2 (en) * 2013-03-12 2015-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for MRAM sense reference trimming
US9280168B2 (en) * 2013-03-29 2016-03-08 Intel Corporation Low-power, high-accuracy current reference for highly distributed current references for cross point memory
KR102088319B1 (ko) * 2013-09-06 2020-03-13 에스케이하이닉스 주식회사 비휘발성 메모리 장치
JP2015197719A (ja) * 2014-03-31 2015-11-09 シナプティクス・ディスプレイ・デバイス合同会社 電源回路、表示パネルドライバ及び表示装置

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