CN104299646A

CN104299646A - 基于标准工艺的超低功耗非易失性存储器

Info

Publication number: CN104299646A
Application number: CN201410577139.2A
Authority: CN
Inventors: 李文晓; 李建成; 李聪; 尚靖; 王震; 郑黎明; 曾祥华; 吴建飞
Original assignee: National University of Defense Technology
Current assignee: National University of Defense Technology
Priority date: 2014-10-24
Filing date: 2014-10-24
Publication date: 2015-01-21
Anticipated expiration: 2034-10-24
Also published as: CN104299646B

Abstract

本发明公开了一种基于标准工艺的超低功耗非易失性存储器，包括多个存储单元，其特征在于：每个存储单元包括两个不同的模块，模块A由控制管MA01、第一隧穿管MA02、第一读取管MA03和选择管MA04四个晶体管连接构成；模块B由控制管MB01、第二隧穿管MB02、第二读取管MB03和选择管MB04四个晶体管连接构成；由不完全对称的A、B两个模块组成，利用PMOS与NMOS器件阈值电压的不同来输出大小不同的电流差分信号，A、B两个模块总是同时进行擦除或者同时进行编程，操作简便，本发明的存储单元是差分信号的输出，并且输出的差分信号的差别非常大，所以单元的读取速度比较快，可靠性高。

Description

基于标准工艺的超低功耗非易失性存储器

技术领域

本发明属于微电子技术领域，涉及半导体集成电路的存储技术，更具体地，是基于标准工艺的超低功耗非易失性存储器。

背景技术

许多的集成电子器件需要一定量的非易失性存储器。通常非易失性的存储器用作芯片外部的独立存储体或者用作标签芯片中的存储体，主要是在芯片中在没有电源供电的情况下长时间存储一些控制程序、处理指令或者物品的相关信息等等。

目前几种通常使用的非挥发性存储器主要有可擦除可编程只读存储器EPROM、电可擦除可编程只读存储器EEPROM和快闪存储器Flash Memory。另外还有铁电存储器FeRAM、磁性随机存储器MRAM和相变存储器OUM等近年来出现的新型的非易失性存储器，其研究都已经取得了可喜的进展。但是它们都不能与标准CMOS工艺兼容，通常所需的特殊工艺会增加更多的加工步骤和掩膜数量，造成成本的大幅增加，尤其所使用的非易失性存储器的容量不是太大时，比如使用在无源射频识别标签芯片中，成本本身就是一个很关键的限制因素。研究低成本、小面积、低功耗、高可靠性的非易失性存储器势在必行。

为了解决上面论述的几个问题，也有较多的方案提出了一种基于标准工艺的超低功耗非易失性存储器结构，避免了附加的步骤和掩膜层数的增加，且与在CMOS工艺流程下实现的芯片的集成更加方便。但是它们采用的编程、擦除的原理多集中在热电子注入效应和FN(FN，Fowler-Nordheim)隧穿效应。但是应用热电子注入效应需要有相当高的电流，能耗太大，而FN隧穿效应则会占据相当大的面积，这些因素都会影响非易失性存储器的推广应用。

发明内容

本发明的目的是提供一种基于标准工艺的超低功耗非易失性存储器结构来解决上述已有技术存在的不足，它的编程和擦除操作均利用FN隧穿效应完成，解决功耗高的问题；使用伪差分结构，输出差分信号增加其读取的可靠性，并且有助于配合使用差分结构的灵敏放大器，提高读取速度。

为实现上述目的，一种基于标准工艺的超低功耗非易失性存储器，包括多个存储单元，每个存储单元包括模块A、模块B两个不完全对称的模块。模块A由控制管MA01、第一隧穿管MA02、第一读取管MA03和选择管MA04四个晶体管连接构成，其中控制管MA01和第一隧穿管MA02是由源极、漏极、阱三端相连构成电容形式的器件。控制管MA01的源极A02、漏极A01和阱NW1三端互连之后连接到控制端口CP(Control-Port)；第一隧穿管MA02的源极A04、漏极A03、阱NW2互连并连接至隧穿端口TP(Tunnel-Port)；第一读取管MA03的源极A05与阱NW3互连至读取端口RP(Read-Port)；选择管MA04的漏极A07与第一读取管MA03的漏极A06相连接，其源极A08连接至模块A的数据输出端ADO(A-Data-Out)，其栅极连接至选择控制端口SP；控制管MA01、第一隧穿管MA02、第一读取管MA03的栅极互连构成封闭的浮栅A_FG。

模块B由控制管MB01、第二隧穿管MB02、第二读取管MB03和选择管MB04四个晶体管连接构成，其中控制管MB01和第二隧穿管MB02是由源极、漏极、阱三端相连构成电容形式的器件。控制管MB01的源极B02、漏极B01和阱NW1三端互连之后连接到控制端口CP；第二隧穿管MB02的源极B04、漏极B03、阱NW2互连并连接至隧穿端口TP；第二读取管MB03的漏极B05连至读取端口RP；选择管MB04的漏极B07与MB03的源极B06相连接，其源极B08连接至模块B的数据输出端BDO(B-Data-Out)，其栅极连接至选择控制端口SP；控制管MB01、第二隧穿管MB02、第二读取管MB03的栅极互连构成封闭的浮栅B_FG。

所述的模块A中的控制管MA01的栅极面积远大于(通常大于5倍)第一隧穿管MA02、第一读取管MA03的栅极面积，控制管MA01与第一隧穿管MA02、第一读取管MA03的栅极面积的比例关系根据具体的情况进行调整。模块B中的控制管MB01的栅极面积远大于(通常大于5倍)第二隧穿管MB02、第二读取管MB03的栅极面积，控制管MB01与第二隧穿管MB02、第二读取管MB03栅极面积的比例关系根据具体的情况进行调整。

所述模块A中的控制管MA01、第一隧穿管MA02、第一读取管MA03为PMOS晶体管，选择管MA04为NMOS晶体管；模块B中的控制管MB01、第二隧穿管MB02为PMOS晶体管，第二读取管MB03、选择管MB04为NMOS晶体管。

所述存储单元结构中的控制管MA01、MB01放置在第一N阱NW1中；第一隧穿管MA02与第二隧穿管MB02放置在第二N阱NW2中；第一读取管MA03放置在第三N阱NW3中；第二读取管MB03、选择管MA04和选择管MB04放置在第一P阱PW1中。

所述的不同的N阱之间由浅沟槽(STI)隔离区域隔离，所述的P阱为目前常用的双阱工艺中采用倒掺杂技术来优化晶体管的电学特性的P阱，一般需要高能量、大剂量的注入，深入外延层大概一微米左右，具体的数据要根据相关的工艺来确定。所述NMOS晶体管均驻留在相同的P阱之中。

所述的模块A中的控制管MA01、第一隧穿管MA02、第一读取管MA03和选择管MA04和模块B中的控制管MB01、第二隧穿管MB02、第二读取管MB03和选择管MB04的栅氧化层的厚度均相同。

所述的模块A中的控制管MA01、第一隧穿管MA02、第一读取管MA03和选择管MA04和模块B中的控制管MB01、第二隧穿管MB02、第二读取管MB03和选择管MB04均为单层多晶硅栅结构。

所述的模块A中浮栅A_FG和模块B中浮栅B_FG均为N型杂质掺杂。

所述的模块A中控制管MA01、第一隧穿管MA02、第一读取管MA03三个器件由电容的耦合作用，将耦合之后的电势叠加形成浮栅A_FG上的电势；模块B中控制管MB01、第二隧穿管MB02、第二读取管MB03三个器件由电容的耦合作用，将耦合之后的电势叠加形成浮栅B_FG上的电势。

所述控制管MA01、第一隧穿管MA02、控制管MB01、第二隧穿管MB02采用将PMOS晶体管的源极、漏极和阱三端互连构成的MOS电容结构。

所述控制管MA01、第一隧穿管MA02、控制管MB01、第二隧穿管MB02采用N阱电容结构或者带有源漏注入的N阱电容结构。

所述的存储单元引出的控制端口CP、隧穿端口TP、读取端口RP、选择控制端口SP在进行不同的操作时施加不同的电压组合。

所述存储单元的所有晶体管均驻留在同一的硅衬底SUB上。

所述的存储单元的导电互连部件为金属材料。

采用本发明可取得的技术效果：

(1)本发明是基于现有的标准CMOS工艺提出的，因此在芯片的设计应用中不需要额外添加掩膜和工艺步骤，极大的降低应用成本，并且减少技术开发周期，缩短芯片的上市时间，极其适用于成本控制比较严格的场合。(2)本发明是一种伪差分结构，由不完全对称的A、B两个模块组成，利用PMOS与NMOS器件阈值电压的不同来输出大小不同的电流差分信号，A、B两个模块总是同时进行擦除或者同时进行编程，操作简便。(3)本发明结构的编程和擦除操作均采用FN隧穿效应，避免了采用热电子注入效应导致的功耗过高的缺点。(4)本发明中浮栅为N型掺杂，极大的提高了隧穿的效果。可以缩短擦写周期，还可以一定程度的降低编程和擦除时的高电压。(5)本发明在编程和擦除的过程中避免了在RP端口处偏置高电压(大于电源电压)，从而不需要考虑器件MA03、器件MA04、器件MB03、器件MB04的耐高压性能，避免了使用高压管带来的弊端，同时也避免了高电压造成静态功耗的增加。(6)本发明的存储单元是差分信号的输出，并且输出的差分信号的差别非常大，所以单元的读取速度比较快，可靠性高。(7)本发明提出了一种带有源漏注入的新型N阱电容结构，此结构电容在偏置高压的情况下可以迅速的达到稳定，有利于提高擦写速度。

附图说明

图1是本发明中单个存储单元的结构图；

图2是本发明提出的存储单元的横截面结构图；

图3是本发明中由PMOS连接成为MOS电容结构的器件截面示意图和俯视示意图；

图4是本发明中N阱电容结构的器件截面示意图和俯视示意图；

图5是带有源漏注入的N阱电容结构的器件截面示意图和俯视示意图；

图6是本发明中第一读取管MA03栅极为N型掺杂的俯视图；

图7是本发明的整体结构示意图。

具体实施方式

以下将参考附图详细描述本发明实施例的基于标准工艺的超低功耗非易失性存储器。

如图7所示，本发明由完全相同的存储单元组成，本实例的存储单元为16个，即存储器容量为16比特，但是并不限于16比特，实际的存储容量可以根据需求增加，并且可以利用块存储阵列来增加存储容量。从图7中可以看出，每一行中，所有存储单元的隧穿端口TP互相连接在一起；所有的选择端口SP连接在一起；每一列中，所有的读取端口RP连接在一起；所有控制端口CP连接在一起，这样就构成了整个存储器的结构。

如图1所示，每个存储单元包括A、B两个不完全对称的模块，整个存储单元总共包括8个晶体管，所有的晶体管均为单多晶硅栅结构和相同厚度的栅氧化层，因此该存储单元与标准CMOS工艺兼容。

模块A由控制管MA01、第一隧穿管MA02、第一读取管MA03和选择管MA04四个晶体管连接构成，其中控制管MA01和第一隧穿管MA02是由源极、漏极、阱三端相连构成电容形式的器件。控制管MA01的源极A02、漏极A01和阱NW1三端互连之后连接到控制端口CP(Control-Port)；第一隧穿管MA02的源极A04、漏极A03、阱NW2互连并连接至隧穿端口TP(Tunnel-Port)；第一读取管MA03的源极A05与阱NW3互连至读取端口RP(Read-Port)；选择管MA04的漏极A07与第一读取管MA03的漏极A06相连接，其源极A08连接至模块A的数据输出端ADO(A-Data-Out)，其栅极连接至选择控制端口SP；控制管MA01、第一隧穿管MA02、第一读取管MA03的栅极互连构成封闭的浮栅A_FG。

模块B由控制管MB01、第二隧穿管MB02、第二读取管MB03和选择管MB04四个晶体管连接构成，其中控制管MB01和第二隧穿管MB02是由源极、漏极、阱三端相连构成电容形式的器件。控制管MB01的源极B02、漏极B01和阱NW1三端互连之后连接到控制端口CP(Control-Port)；第二隧穿管MB02的源极B04、漏极B03、阱NW2互连并连接至隧穿端口TP(Tunnel-Port)；第二读取管MB03的漏极B05连至读取端口RP(Read-Port)；选择管MB04的漏极B07与MB03的源极B06相连接，其源极B08连接至模块B的数据输出端BDO(B-Data-Out)，其栅极连接至选择控制端口SP(Select-Port)；控制管MB01、第二隧穿管MB02、第二读取管MB03的栅极互连构成封闭的浮栅B_FG。

所述存储单元中的控制管MA01、第一隧穿管MA02、控制管MB01、第二隧穿管MB02均可以有三种类型：

类型一：如图3所示为标准的PMOS晶体管的源极、漏极和阱三端互连构成的MOS电容结构，图中源极、漏极和N阱接触连接成端口A，栅极作为另外一个端口B，这种结构需要单独的做出阱接触并需要相应的接触孔和金属连线；类型二：如图4所示为N阱电容结构，图中N阱接触作为端口C，栅极作为另外一个端口D，这种结构可以免去类型一中的接触孔和金属连线，占用的面积更小；类型三：如图5所示的带有源漏注入的N阱电容结构，图中N阱接触与源漏注入用金属连接在一起作为端口F，栅极作为另外一个端口E，这种结构由于在多晶硅栅极周围设有源漏注入，所以在硅衬底中具有足够的电子和空穴供栅氧层电容使用，可以在偏置电压的情况下迅速形成稳定状态，从而能够提高擦写速度。

第一读取管MA03的栅极掺杂俯视图如图6所示，其中的关键参数d的尺寸根据工艺的要求确定，参数d的作用主要是为了保证源漏掺杂过程中的自对准；N_well指代N阱区域；Active指代有源区；SD_DOP指代源漏注入；Contact指代接触孔；N+_DOP指代栅极进行第一类掺杂类型的区域；Poly指代多晶硅区域。

选择管MA04和选择管MB04是在读取存储单元中信息的状态时工作的。

在读取状态时，读取端口RP会偏置到电源电压，由于模块A和模块B中的浮栅上的电荷量近似相同，所以浮栅上会具有一个高电势或者一个低电势，使第一读取管MA03、第二读取管MB03总是不能够同时导通，因此会输出差别较大的差分电流信号。选择端口SP控制产生的差分电流信号是否传输到位线BL1和BL0上去。

在写入状态时，不需要将数据传输到位线，因此将选择端口SP信号偏置在低电压使选择管MA04和MB04处于截止状态。

如图2所示，本发明的存储单元横截面结构图，控制管MA01与控制管MB01放置在第一N阱NW1中；第一隧穿管MA02与第二隧穿管MB02放置在第二N阱NW2中；第一读取管MA03放置在第三N阱NW3中；第二读取管MB03、选择管MA04、选择管MB04放置在第一P阱PW1中。在擦除和编程的过程中需要偏置高电压，在本发明中这种高电压只偏置在控制管MA01、第一隧穿管MA02和控制管MB01、第二隧穿管MB02这些容性连接的器件上，即高压会存在阱与衬底的PN结上，而读取端口RP这端最高偏置电压为读取状态时的电源电压，阱与衬底的击穿电压比源漏端的PN结击穿电压高的多，因此本结构的可靠性高，不容易被高压击穿。从图2中还可以看出控制管的栅极面积要比第一隧穿管MA02、第二隧穿管MB02、第一读取管MA03、第二读取管MB03的栅极面积大许多，这样可以增大控制端对浮栅的电压耦合系数，大大降低将编程和擦除时所需要的高压。各个晶体管具体的尺寸比例根据应用的工艺的不同设计者合理调整。

表1中列出了本发明所述的存储单元在写“0”、写“1”和读取操作时各个端口偏置电压情况。其中CP为控制端口，RP为读取端口，TP为隧穿端口，SP为选择端口，V_DD为电路工作的电源电压，其大小由设计者在设计芯片时根据所采用的工艺库要求选择，本实施例中的电源电压V_DD＝1.5V，V_GND为电路工作的地电压，本实施例中的地电压V_GND＝0V，V_PE为擦除和编程时需要的高于V_DD的高电压，本实施例中采用的V_PE＝10V。本发明中规定：数据输出端口ADO输出的电流信号大于BDO输出的电流信号代表据“1”，数据输出端口ADO输出的电流信号小于BDO输出的电流信号代表据“0”。

表1存储单元操作电压

以下给出本发明的操作条件：

1、写“0”操作

写“0”操作就是经过隧穿效应使浮栅A_FG、B_FG的电位升高，使第一读取管MA03处于常闭状态，第二读取管MB03处于常通状态，即需要对模块A、B两侧的浮栅进行擦除，因此要建立使电子隧穿离开浮栅的条件就需要根据表1所示的电压对各个端口进行偏置。控制端口CP、读取端口RP均偏置地电压V_GND通过电压耦合作用将浮栅A_FG、B_FG上的电势控制在很低的水平，在隧穿端口TP偏置高电压V_PE，从而在第一隧穿管MA02的硅衬底(N阱)与浮栅A_FG之间建立了较高的电压降，同时在第二隧穿管MB02的硅衬底(N阱)与浮栅B_FG之间建立了较高的电压降，致使在第一隧穿管MA02、第二隧穿管MB02上发生隧穿效应，电子从浮栅隧穿过栅氧化层进入硅衬底，在电子离开浮栅的过程中，浮栅A_FG、B_FG上的电位也在慢慢的升高，最终使浮栅与第一隧穿管MA02、第二隧穿管MB02的硅衬底之间的电压差减小至不足以满足发生隧穿效应的条件，整个存储单元的擦除过程结束，数据“0”成功写入存储单元中。由于选择管MA04和MB04不参与，因此在选择端口SP偏置V_GND使它们截止，抑制在写入过程中位线上的电压对存储单元的影响。

2、写“1”操作

写“1”操作就是经过隧穿效应使浮栅A_FG、B_FG的电位降低，使第一读取管MA03处于常通状态，第二读取管MB03处于常闭状态，即需要对模块A、B两侧的浮栅进行编程，因此要建立使电子隧穿进入浮栅的条件就需要根据表1所示的电压对各个端口进行偏置。控制端口CP、隧穿端口TP均偏置高电压V_PE通过电压耦合作用将浮栅A_FG、B_FG上的电势控制在很高的水平，在读取端口RP偏置地电压V_GND，从而在第一读取管MA03的浮栅A_FG与硅衬底(N阱)之间建立了较高的电压降，同时在第二读取管MB03的浮栅B_FG与硅衬底(P阱)之间建立了较高的电压降，致使在第一读取管MA03、第二读取管MB03上发生隧穿效应，电子从硅衬底隧穿过栅氧化层进入浮栅中，在电子进入浮栅的过程中，浮栅A_FG、B_FG上的电位也在慢慢的降低，最终使浮栅与第一读取管MA03、第二读取管MB03的硅衬底之间的电压差减小至不足以满足发生隧穿效应的条件，整个存储单元的编程过程结束，数据“1”成功写入存储单元中。由于选择管MA04和MB04不参与，因此在选择端口SP偏置V_GND使它们截止，抑制在写入过程中位线上的电压对存储单元的影响。

3、读取操作

读取操作时不需要高电压，控制端口CP和隧穿端口TP均被偏置在地电压V_GND。此时第一读取管MA03、第二读取管MB03作为读取管，在读取端口RP偏置电源电压V_DD，由于模块A、B两侧的浮栅上的电荷的不同，其自身的电位也不相同，则会使第一读取管与第二读取管总是处于相反的状态，即其中一个读取管处于导通状态，另一个读取管就会处于关闭状态，由与读取管的不同状态，输出差分的电流信号。当此存储单元被选中之后，选择端口SP偏置电源电压V_DD允许存储单元产生的差分信号进入位线BL1和BL0，然后经过灵敏放大器快速读出数据。

当进行写“0”操作后，浮栅A_FG上电荷被擦除，其自身的电势较高，从而使第一读取管MA03处于常闭状态，而模块B中的浮栅B_FG也是经过擦除的，其自身电位为高，使第二读取管MB03处于常通状态。当此单元在读取状态时被选中，则选择管MA04和MB04就会使漏极A06、源极B06分别与位线BL1、BL0相连，在源极A05与漏极A06之间建立了电势差，同时在漏极B05与源极B06之间也建立了电势差，但是由于第一读取管MA03的浮栅电势较高，在其源极与栅极之间建立的电势差V_GS(栅源电压)不能够满足晶体管导通的条件：|V_GS|≥V_THA03(V_THA03为第一读取管MA03的阈值电压)，从而第一读取管MA03处于关闭状态，它只能够输出亚阈值漏电流；第二读取管MB03为NMOS，其浮栅电位为高，浮栅B_FG与B06之间建立电势差V_GS(栅源电压)，由于位线电位为低，能够满足条件V_GS≥V_THB03(V_THB03为第二读取管MB03的阈值电压，文中下同)，使第二读取管MB03处于导通状态，输出的电流信号满足公式：

I_D＝μ_n*C_ox*(W/L)*[(V_GS-V_TH)*V_DS-(1/2)*V_DS ²]

其中，μ_n是NMOS管的沟道电子迁移率，C_ox单位面积的栅氧层电容，V_TH是NMOS管的阈值电压，W是晶体管沟道宽度，L是晶体管沟道长度。因此在ADO输出的电流信号小于BDO输出的电流信号，经过位线BL1和BL0的传导，两路电流信号进入电流灵敏放大器，快速读取数据“0”。

当进行写“1”操作后，浮栅A_FG被编程后电子增多，其自身的电势较低，从而使第一读取管MA03处于常通状态，而模块B中的浮栅B_FG也是经过编程的，其自身电位也为低，使第二读取管MB03处于常闭状态。当此单元在读取状态时被选中，则选择管MA04和MB04就会使漏极A06、源极B06与位线相连，在源极A05与漏极A06之间建立了电势差，同时在漏极B05与源极B06之间也建立了电势差，但是由于第一读取管MA03的浮栅电势较低，在其源极与栅极之间建立的电势差V_GS(栅源电压)能够满足晶体管导通的条件：|V_GS|≥V_THA03(V_THA03为第一读取管MA03的阈值电压)，从而第一读取管MA03处于导通状态，输出的电流信号满足公式：

I_D＝μ_n*C_ox*(W/L)*[|V_GS-V_TH|*V_DS-(1/2)*V_DS ²]；

第二读取管MB03为NMOS，其浮栅电位为低，浮栅B_FG与B06之间建立电势差V_GS(栅源电压)，位线电位也为低，不能够满足条件V_GS≥V_THB03(V_THB03为第二读取管MB03的阈值电压)，使第二读取管MB03处于关闭状态，它只能够输出亚阈值漏电流。因此在ADO输出的电流信号大于BDO输出的电流信号，经过位线BL1和BL0的传导，两路电流信号进入电流灵敏放大器，快速读取数据“1”。

尽管上面是对本发明具体实施方案的完整描述，但是可以采取各种修改、变体和替换方案。这些等同方案和替换方案被包括在本发明的范围内。因此，本发明的范围不应该被限于所描述的实施方案，而是应该由所附权利要求书限定。

Claims

1.一种基于标准工艺的超低功耗非易失性存储器，包括多个存储单元，其特征在于：每个存储单元包括模块A和模块B，模块A由控制管MA01、第一隧穿管MA02、第一读取管MA03和选择管MA04四个晶体管连接构成，其中控制管MA01和第一隧穿管MA02是由源极、漏极、阱三端相连构成电容形式的器件；控制管MA01的源极A02、漏极A01和阱NW1三端互连之后连接到控制端口CP；第一隧穿管MA02的源极A04、漏极A03、阱NW2互连并连接至隧穿端口TP；第一读取管MA03的源极A05与阱NW3互连至读取端口RP；选择管MA04的漏极A07与MA03的漏极A06相连接，其源极A08连接至模块A的数据输出端ADO，其栅极连接至选择控制端口SP；控制管MA01、第一隧穿管MA02、第一读取管MA03的栅极互连构成封闭的浮栅A_FG；

模块B由控制管MB01、第二隧穿管MB02、第二读取管MB03和选择管MB04四个晶体管连接构成，其中控制管MB01和第二隧穿管MB02是由源极、漏极、阱三端相连构成电容形式的器件；控制管MB01的源极B02、漏极B01和阱NW1三端互连之后连接到控制端口CP；第二隧穿管MB02的源极B04、漏极B03、阱NW2互连并连接至隧穿端口TP；第二读取管MB03的漏极B05连至读取端口RP；选择管MB04的漏极B07与MB03的源极B06相连接，其源极B08连接至模块B的数据输出端BDO，其栅极连接至选择控制端口SP；控制管MB01、第二隧穿管MB02、第二读取管MB03的栅极互连构成封闭的浮栅B_FG。

2.如权利要求1所述的基于标准工艺的超低功耗非易失性存储器，其特征在于：所述的模块A中的控制管MA01的栅极面积远大于第一隧穿管MA02、第一读取管MA03的栅极面积；模块B中的控制管MB01的栅极面积大于第二隧穿管MB02、第二读取管MB03的栅极面积。

3.如权利要求1所述的基于标准工艺的超低功耗非易失性存储器，其特征在于：所述模块A中的控制管MA01、第一隧穿管MA02、第一读取管MA03为PMOS晶体管，选择管MA04为NMOS晶体管；模块B中的控制管MB01、第二隧穿管MB02为PMOS晶体管，第二读取管MB03、选择管MB04为NMOS晶体管。

4.如权利要求1所述的基于标准工艺的超低功耗非易失性存储器，其特征在于：所述存储单元结构中的控制管MA01、MB01放置在第一N阱NW1中；第一隧穿管MA02与第二隧穿管MB02放置在第二N阱NW2中；第一读取管MA03放置在第三N阱NW3中；第二读取管MB03、选择管MA04和选择管MB04放置在第一P阱PW1中。

5.如权利要求1所述的基于标准工艺的超低功耗非易失性存储器，其特征在于：所述的模块A中的控制管MA01、第一隧穿管MA02、第一读取管MA03和选择管MA04和模块B中的控制管MB01、第二隧穿管MB02、第二读取管MB03和选择管MB04的栅氧化层的厚度均相同。

6.如权利要求1所述的基于标准工艺的超低功耗非易失性存储器，其特征在于：所述的模块A中的控制管MA01、第一隧穿管MA02、第一读取管MA03和选择管MA04和模块B中的控制管MB01、第二隧穿管MB02、第二读取管MB03和选择管MB04均为单层多晶硅栅结构。

7.如权利要求1所述的基于标准工艺的超低功耗非易失性存储器，其特征在于：所述的模块A中控制管MA01、第一隧穿管MA02、第一读取管MA03三个器件由电容的耦合作用，将耦合之后的电势叠加形成浮栅A_FG上的电势；模块B中控制管MB01、第二隧穿管MB02、第二读取管MB03三个器件由电容的耦合作用，将耦合之后的电势叠加形成浮栅B_FG上的电势。

8.如权利要求3所述的基于标准工艺的超低功耗非易失性存储器，其特征在于：所述控制管MA01、第一隧穿管MA02、控制管MB01、第二隧穿管MB02采用将PMOS晶体管的源极、漏极和阱三端互连构成的MOS电容结构。

9.如权利要求3所述的基于标准工艺的超低功耗非易失性存储器，其特征在于：所述控制管MA01、第一隧穿管MA02、控制管MB01、第二隧穿管MB02采用带有源漏注入的N阱电容结构。

10.如权利要求1所述的基于标准工艺的超低功耗非易失性存储器，其特征在于：所述的存储单元引出的控制端口CP、隧穿端口TP、读取端口RP、选择控制端口SP在进行不同的操作时施加不同的电压组合。