CN107833587A - 用于可编程存储器阵列的字线电压产生器 - Google Patents

用于可编程存储器阵列的字线电压产生器 Download PDF

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Abstract

本发明涉及用于可编程存储器阵列的字线电压产生器，关于一种产生高差动读取电流穿过非易失性存储器的方法，其包括自字线电压产生器接收电压读取输入，将第一电流输出至真数位线(BLT)，将第二电流输出至补数位线(BLC)，以及透过该第一电流与该第二电流间的差异产生该高差动读取电流。

Description

用于可编程存储器阵列的字线电压产生器
技术领域
本发明关于字线电压产生器，且尤其关于用于就制程、电压与温度条件计算最适字线电压电平、并且对于可编程存储器阵列输出缓冲电压供应的字线电压产生器。
背景技术
非易失性存储器(NVM)技术存在各种类型。诸如可编程只读存储器(PROM)、电气可编程只读存储器(EPROM)、电气可擦除可编程只读存储器(EEPROM)、快闪EEPROM或其它电气存储器装置等大部分的非易失性存储器装置需要另外的处理运作，致使成本增加、误处理的可能性增加、且需要的制造时间更长。另外，代表嵌入式非易失性存储器(NVM)技术的一次性可编程存储器阵列(OTPM)有各种类型。
在OTPM感测技巧中，电压感测方法出现在字线电平升降缓慢的情况，为的是要在起自编程场效应晶体管(FET)的另一位线出现导通前先容许自未编程FET至各别位线的导通(即转换感测方法)。因此，电压信号的极性通过半锁存器设定及侦测。此半锁存器是由于此侦测到的电压信号而自动设定，不用时序脉冲。
发明内容
在本发明的一态样中，一种产生高差动读取电流穿过非易失性存储器的方法，包括自字线电压产生器接收电压读取输入，将第一电流输出至真数位线(BLT)，将第二电流输出至补数位线(BLC)，以及透过该第一电流与该第二电流间的差异产生该高差动读取电流。
在本发明的另一态样中，一种对差动储存胞元的字线栅极电压施加偏压以产生高差动读取电流的方法，包括将预定电流注入FET装置阵列以产生电压监测信号，将该电压监测信号输入至求和电路，于其中对该电压监测信号加入或减去离散电压电平以产生目标电压，将该目标电压驱送至多个差动储存胞元，用于施加偏压使该字线栅极电压处于场效应晶体管(FET)的临限电压附近，自该差动储存胞元读取该高差动读取电流，以及回应于该高差动读取电流的正极性或负极性，感测该高差动读取电流作为数位逻辑电平。
在本发明的另一态样中，一种用于差动存储器阵列的字线控制电路，包括：接收进入场效应晶体管(FET)装置阵列的电流以产生电压监测的电压监测电路、对该电压监测加入或减去过驱动电压以产生最适读取字线电压的数位类比转换器、以及配置成差动晶体管对并且共享对应于该最适读取字线电压的字线的多个场效应晶体管(FET)记忆胞元。
附图说明
本发明是通过本发明例示性具体实施例的非限制性实施例，参照注记的多个图式，在以下详细说明中作说明。
图1根据本发明的态样，展示字线电压产生器。
图2根据本发明的态样，展示使用字线电压产生器的一次性可编程存储器阵列。
图3根据本发明的态样，展示位线信号与字线电压的关系图。
图4根据本发明的态样，展示VREAD信号进行数位转类比(DAC)调整的曲线图。
具体实施方式
本发明关于字线电压产生器，并且更尤其关于用于就制程、电压与温度条件计算最适字线电压电平、并且对于可编程存储器阵列输出缓冲电压供应的字线电压产生器。在具体实施例中，本发明是关于一次性可编程存储器阵列，其使用以不同电压临限值(Vt)编程的双胞元与一对场效应晶体管(FET)。
在具体实施例中，进行差动感测以将Vt差异转成“1”或“0”资料类型。再者，在具体实施例中，感测信号在Vss与Vdd电源供应电压电平间的中点有最大的字线电压电平。有助益的是，可就制程、电压及温度条件计算最适字线电压电平，并且可对于字线驱动器及一次性可编程存储器阵列(OTPM)输出缓冲电压供应。因此，在具体实施例中，字线电压产生器对于在OTPM胞元中进行电压感测或电流感测，会输出精确的电压电平。
在本发明的具体实施例中，非易失性储存胞包括一对FET装置，其配置成回应于已储存的资料类型而输出正或负差动电流。再者，在本发明的一实施例中，储存“1”资料类型的胞元可经组配而在第一FET上具有较高的电压临限值(即Vt)，并且在第二FET上具有较低的电压临限值(即Vt)。“0”资料类型可界定为在第一FET上具有较低电压临限值(即Vt)，并且在第二FET上具有较高电压临限值(即Vt)。
在本发明的具体实施例中，具有不相似的电压临限值的FET差动对将会产生最大差动读取电流。因此，当共用的字线电压接近FET电压临限值时，会产生最大读取信号。因此，本发明的具体实施例提供一种字线读取电压产生方法，其产生可能的最大读取信号，并且追踪制程与温度变化。
在本发明的具体实施例中，电压读取输入可自非易失性存储器中的字线电压产生器接收。再者，可基于被输入至非易失性存储器的第一晶体管的栅极的电压读取输入而将第一电流输出至真数位线(bit line true；BLT)，并且可基于被输入至非易失性存储器的第二晶体管的栅极的电压读取输入而将第二电流输出至补数位线(bit line complement；BLC)。可透过该第一电流与该第二电流间的差异产生该高差动读取电流。可基于该高差动读取电流而感测逻辑电平。
图1根据本发明的态样，展示字线电压产生器。在具体实施例中，字线电压产生器5包括电压临限值监测电路10、数位转类比(DAC)调整电路20、以及缓冲电路30。在电压临限值监测电路10中，参考信号VCMN是从出自能隙电路或外部源25的电流(即I1)推导出来。参考信号VCMN施加至电压临限值监测电路10中的电流镜(例如：晶体管T2、T3及T4)，其驱送与OTPM装置于电压临限值(即Vt)时所界定的电流相等的电流。电压临限值监测电路10包含晶体管T1、T2、T3、T4及T5。
在一运作实施例中，晶体管T5注入有电流I_Vt，其等于Vt时的电流，例如：300奈安培-W/L。结果是，二极体组态的T5在其栅极节点将会展现例如约350mV的临限电压Vt。再者，在具体实施例中，多个OTPM胞元并联用于改善跨芯片变异，并且在电压监测(即VT_MON)节点上达到平均电压临限值Vt。此等差动储存胞元(例如：图2中的OTPM胞元0至OTPM胞元N)为一次性可编程存储器阵列(OTPM)。再者，在具体实施例中，具有10个并联胞元的群组将以10个每胞元16.8微安培来施加偏压，以在晶体管T5的栅极对源极电压Vgs上产生电压临限值Vt。
在具体实施例中，对差动储存胞元字线栅极电压施加偏压以产生高差动读取电流。可将预定电流(即I1)注入FET装置阵列(例如：晶体管T2至T5)以产生电压监测信号(即VT_MON)。在具体实施例中，预定电流(例如：I1)接收自能隙电路。此电压监测信号输入至求和电路(summing circuit)(例如：晶体管T6至T13)，可于其中对此电压监测信号加入或减去离散电压电平以产生目标电压。在具体实施例中，求和电路(例如：晶体管T6至T13)包括用于对此电压监测信号进行加入或减去的数位类比转换器。在具体实施例中，用于差动存储器阵列的字线控制电路可包括接收进入FET装置阵列的电流以产生电压监测的电压监测电路(例如：电压临限值监测电路10)、对此电压监测加入或减去过驱动电压(overdrivevoltage)以产生最适读取字线电压的数位类比转换器(例如：晶体管T6至T13)。
在图1中，将电压监测VT_MON施加至数位转类比(DC)调整电路20。DC调整电路20包含运算放大器OP1、晶体管T6至T13、电容器C1以及电阻器R1与R2。运算放大器OP1为单位增益放大器，其从流经晶体管T12的电流复制跨电阻器R1的CLONE节点上的输入电压VT_MON。当DAC输入DAC<2:0>被致能时，电流自节点CLONE转向，且通过与运算放大器OP1的负回授回路动作而由晶体管T12供应补偿电流。晶体管T12中的电流透过共栅极连接而镜射至晶体管T13。节点TARGET上的电压将会是晶体管T12的电流(即I12)乘上电阻器R2除以电阻器R1的比值(即R2/R1)。因此，通过使R2大于R1，节点TARGET上为0-DAC设定时，可达到低于VT_MON的电压。如有更多DAC位致能，则T12导通更多电流，造成节点TARGET每DAC步级以25mV步级递增。
在图1中，节点TARGET通过缓冲电路30来缓冲。缓冲电路30包含运算放大器OP2、晶体管T14、电阻器R3、以及电容器C2。在具体实施例中，为了交流(AC)稳定性而加入电容器C1与C2。运算放大器OP2为单位增益放大器，其提供隔离及电流放大。缓冲电路30的输出信号VREAD输出至图2中的字解码器(即字解码器0至字解码器N)。
图2展示使用图1的字线电压产生器的一次性可编程存储器阵列。字线电压产生器5将信号VREAD输出至字解码器40。再者，电压产生器5接收DAC输入DAC<2:0>以调整电压电平。在一说明性、非限制性实施例中，电压电平的调整可补偿漏电，或将VREAD电压调整至OTPM阵列的Vt分布的中心。在具体实施例中，字解码器40可包含多个字解码器，亦即字解码器0至字解码器N，其中N为代表字解码器40中最后一个字解码器的整数值。
OTPM阵列50可以是非易失性存储器，其沿着真数位线(BLT)及补数位线(BLC)等位线包括OTPM胞元群组。各该OTPM胞元含有一对场效应晶体管(FET)装置(例如：T107与T108、T109与T110)，其因编程而彼此具有不同的临限电压Vt。举例而言，第一晶体管(例如：T107或T109)所具有的临限值与第二晶体管(例如：T108或T110)的临限电压不同。此外，此第一晶体管及此第二晶体管可以是NFET装置。OTPM阵列50可包括OTPM胞元群组，其包括OTPM胞元0至OTPM胞元N，其中N为代表OTPM阵列50中最后一个OTPM胞元的整数值。在具体实施例中，N就字解码器及OTPM胞元而言，都是同一整数值。各OTPM胞元耦合至由字解码器(例如：对应的字解码器0至字解码器N其中一者)驱动的字线(例如：WL0至WLN其中一者)，并且各字解码器(例如：对应的字解码器0至字解码器N其中一者)接收输出信号VREAD，其决定所选择字线的电压电平。在具体实施例中，目标电压驱送至多个差动储存胞元(例如：OPTM胞元0至OPTM胞元N)，用于施加偏压使字线栅极电压处于FET(例如：T107与T108或T109与T110)的临限电压附近。在具体实施例中，自该差动储存胞元读取该高差动读取电流。可回应于该高差动读取电流的正极性或负极性，感测该高差动读取电流作为数位逻辑电平。在具体实施例中，多个FET记忆胞元(例如：OPTM胞元0至OPTM胞元N)配置成差动晶体管对(例如：T107与T108或T109与T110)，并且共享对应于最适读取字线电压(例如：VREAD)的字线。再者，在一项实施例中，此最适读取字线电压比此等差动晶体管对其中至少一者高100mV，并且此最适读取字线电压追踪温度与制程变化以使此过驱动电压维持例如100mV。
在图2中，用于OTPM的感测方法进行电流感测，其中差动位线电流转换成电压，并且被锁存为数位“1”或数位“0”。当字线(例如：WL0至WLN其中一者)被所选择的字解码器启动时，其电平驱动至信号VREAD的电压。信号VREAD具有由字线电压产生器5所计算的电压，其为对制程、电压及温度(PVT)条件作出回应的最适电平。按照这种方式，出自该字线产生器的该电压读取输入就制程、电压及温度(PVT)进行最佳化。在具体实施例中，所选择胞元(例如：OPTM胞元0至OPTM胞元N其中一者)的BLT侧可具有场效应晶体管(FET)，其比位在BLC侧的对应场效应晶体管(FET)具有更高的临限电压。在此编程条件中，位线BLT上的电流将会小于位线BLC上的电流。在图2中，感测放大器中的电流源将电流注入BLT与BLC节点并注入所选择的胞元。一开始，电流源输入VCMN驱动晶体管T105与T106，其传导相等的电流穿过T101、T102、T103及T104(这些是感测电路60的部分)。
在具体实施例中，差动电流(即I_BLT减I_BLC)界定此电流信号，其在锁存节点A与B上造成电压不平衡。晶体管T105与T106所形成的电流源具有非常高的输出阻抗，因此，小电流变化导致大电压变化。在I_BLT小于I_BLC的具体实施例中，节点A将会具有比节点B更高的电压。举例而言，跨导增益可为例如5μA差动电流信号高，导致节点A与B间的差动电压例如约为300mV。跨节点A与B的锁存信号可通过互补式金属氧化物半导体(CMOS)轻易锁存，并且转换成全逻辑电平“1”或“0”。在本发明的具体实施例中，OTMP系统包括字线控制电路、将与输出自差动晶体管对(例如：T107与T108或T109与T110)的差动电流相对应的差动电压予以储存的锁存器、以及解码最适读取线字线电压(例如：VREAD)并输出字线(例如：WL0至WLN其中一者)的字解码器。
图3根据本发明的态样，展示位线信号与字线电压的关系图。在图3中，OTPM双胞元连接至字线，其及时升降以演示对字线电压的读取信号灵敏度。在图3中，位线差动电压“位线电压信号”在字线电压为0.5V时且在-55℃下达到约60mV最大值。再者，此最大信号是在字线电压为0.415时且在125℃下获得。
在图3中，相比于感测位线上的差动电流，电压感测的运作范围小。在本发明的具体实施例中，使用所述电流感测方案，“电流感测锁存电压信号”在字线电压为0.445V时且在-55℃下、以及在字线电压为0.365V时且在125℃下约为300mV。
如图3所示，可用信号范围如随电流感测扩展，则需要将会随着制程、电压及温度(PVT)改变而产生最适字线电压的字线电压产生器。另外，在具体实施例中，图1的字线电压产生器5将会随着PVT改变而产生此最适字线电压。
图4根据本发明的态样，展示VREAD信号进行数位转类比(DAC)调整的曲线图。在图4中，所示为电压临限值(即Vt)的预设VREAD电压、以及-50mV至+125mV的DAC调整。所示锁存信号在VREAD电平为电压临限值(即Vt)时具有接近300mV的信号。再者，在图4中，可施作调整以改善定心(centering)，用来补偿此阵列内或起自漏电的电压降，或用来使图1的电压监测临限值电路中的误差得到补偿。
本发明的可编程存储器阵列用的字线电压产生器可使用不同工具按若干方式来制造。不过，大体上，方法及工具用于形成尺寸属微米及纳米级的结构。集成电路(IC)技术已采纳本发明的可编程存储器阵列用的字线电压产生器在制造时所运用的方法，即技术。举例而言，此等结构建置于晶圆上，并且在晶圆顶端通过光微影制程所图型化的材料膜中实现。特别的是，用于可编程存储器阵列的字线电压产生器在制作时使用三个基本建构块：(i)在基材上沉积材料薄膜，(ii)通过光微影成像在膜件顶端涂敷图型化遮罩，以及(iii)对此遮罩选择性蚀刻此等膜件。
本方法如以上所述，用于制造集成电路芯片。产生的集成电路芯片可由制造商以空白晶圆形式(也就是说，作为具有多个未封装芯片的单一晶圆)、当作裸晶粒、或以封装形式来配送。在后例中，芯片嵌装于单芯片封装件(例如：塑胶载体，有导线黏贴至主机板或其它更高层次载体)中、或多芯片封装件(例如：具有表面互连或埋置型互连任一者或两者的陶瓷载体)中。无论如何，芯片接着与其它芯片、离散电路元件、及/或其它信号处理装置整合，作为(a)中间产品(诸如主机板)或(b)最终产品的一部分。最终产品可以是任何包括集成电路芯片的产品，范围涵盖玩具及其它具有显示器、键盘或其它输入装置的低阶应用至进阶计算机产品、以及中央处理器。
本发明的各项具体实施例的描述已为了说明目的而介绍，但用意不在于穷举或受限于所揭示的具体实施例。许多修改及变例对于所属领域技术人员将会显而易知，但不会脱离所述具体实施例的范畴及精神。本文中使用的术语是为了最佳阐释具体实施例的原理、对市场出现的技术所作的实务应用或技术改良、或让所属领域技术人员能够理解本文中所揭示的具体实施例而选择。

Claims (20)

1.一种产生高差动读取电流穿过非易失性存储器的方法，其包含：
自字线电压产生器接收电压读取输入；
将第一电流输出至真数位线(BLT)；
将第二电流输出至补数位线(BLC)；以及
透过该第一电流与该第二电流间的差异产生该高差动读取电流。
2.如权利要求1所述的方法，其中，该第一电流是基于输入至该非易失性存储器的第一晶体管的栅极的该电压读取输入而输出至该BLT。
3.如权利要求2所述的方法，其中，该第二电流是基于输入至该非易失性存储器的第二晶体管的栅极的该电压读取输入而输出至该BLC。
4.如权利要求3所述的方法，其中，该第一晶体管与该第二晶体管具有不同的临限电压。
5.如权利要求4所述的方法，其中，该第一晶体管与该第二晶体管为NFET装置。
6.如权利要求1所述的方法，其中，该电压读取输入具有就漏电作调整的电压电平。
7.如权利要求1所述的方法，其中，该非易失性存储器为一次性可编程存储器阵列(OTPM)。
8.如权利要求1所述的方法，更包含基于该高差动读取电流而感测逻辑电平。
9.如权利要求1所述的方法，其中，出自该字线产生器的该电压读取输入是就制程、电压及温度(PVT)进行最佳化。
10.一种对差动储存胞元的字线栅极电压施加偏压以产生高差动读取电流的方法，其包含：
将预定电流注入FET装置阵列以产生电压监测信号；
将该电压监测信号输入至求和电路，于其中对该电压监测信号加入或减去离散电压电平以产生目标电压；
将该目标电压驱送至多个差动储存胞元，用于施加偏压使该字线栅极电压处于场效应晶体管(FET)的临限电压附近；
自该差动储存胞元读取该高差动读取电流；以及
回应于该高差动读取电流的正极性或负极性，感测该高差动读取电流作为数位逻辑电平。
11.如权利要求10所述的方法，其中，该预定电流是接收自能隙电路。
12.如权利要求10所述的方法，其中，该求和电路包含用于对该电压监测信号进行加入或减去的数位类比转换器。
13.如权利要求10所述的方法，其中，该差动储存胞元为一次性可编程存储器阵列(OTPM)。
14.如权利要求10所述的方法，其中，该字线栅极电压是就制程、电压及温度(PVT)进行最佳化。
15.一种用于差动存储器阵列的字线控制电路，包括：
电压监测电路，其接收进入场效应晶体管(FET)装置阵列的电流以产生电压监测；
数位类比转换器，其对该电压监测加入或减去过驱动电压以产生最适读取字线电压；以及
多个场效应晶体管(FET)记忆胞元，其配置成差动晶体管对，并且其共享对应于该最适读取字线电压的字线。
16.如权利要求15所述的字线控制电路，其中，该电流是接收自能隙电路。
17.如权利要求15所述的字线控制电路，更包含储存差动电压的锁存器，该差动电压对应于输出自所述差动晶体管对的差动电流。
18.如权利要求15所述的字线控制电路，更包含解码该最适读取字线电压并输出该字线的字解码器。
19.如权利要求15所述的字线控制电路，其中，该最适读取字线电压比所述差动晶体管对其中至少一者高100mV。
20.如权利要求15所述的字线控制电路，其中，该最适读取字线电压追踪温度与制程变化以使该过驱动电压维持100mV。
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