TW201826280A - 用於快閃記憶體系統的低電力操作 - Google Patents

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Abstract

本發明關於一種用於在一快閃記憶體系統中之低電力操作的電路與方法。在一選擇-解碼電路路徑的揭示實施例中，上拉與下拉電路被用以在一省電或關機模式期間保存在特定輸出節點上的值，其允許在仍維持該等值時主要電源可被關機。

Description

用於快閃記憶體系統的低電力操作
本發明關於一種用於在一快閃記憶體系統中之低電力操作的電路與方法。在一選擇-解碼電路路徑的揭示實施例中，上拉與下拉電路被用以在一省電或關機模式期間保存在特定輸出節點上的值，其允許在仍維持該等值時主要電源可被關機。
非揮發性記憶體單元為所屬技術領域中所熟知。圖1顯示一先前技術之非揮發性分離閘記憶體單元10。記憶體單元10包含一第一導電性類型(諸如P類型)之一半導體基材12。基材12具有一表面，其上形成有一第二導電性類型的第一區域14(亦已知為源極線(SL))，諸如N型。在基材12的表面上形成有第二區域16(亦已知為汲極線)，其亦為N型。第一區域14與第二區域16之間係一通道區域18。位元線BL 20連接至第二區域16。字線WL 22定位於通道區域18之一第一部分上方且與該第一部分絕緣。字線22幾乎沒有或完全沒有與第二區域16重疊。浮閘FG 24係在通道區域18的另一部分上方。浮閘24係與其絕緣，且與字線22相鄰。浮閘24亦與第一區域14相鄰。浮閘24可與第一區域14重疊以提供自區域14至浮閘24中之耦合。耦合閘CG(亦已知為控制閘)26在浮閘24上方且與其絕 緣。一抹除閘EG 28係在第一區域14上方，並與浮閘24及耦合閘26相鄰且與浮閘24及耦合閘26絕緣。浮閘24之頂隅角可指向T形抹除閘28之內側隅角以增強抹除效率。抹除閘28亦與第一區域14絕緣。美國專利第7,868,375號中更具體描述單元10，其揭露全文係以引用之方式併入本文。
下文說明先前技術之非揮發性記憶體單元10之抹除及程式化的一例示性操作。透過Fowler-Nordheim穿隧機制，藉由在其他終端等於零伏特的情況下在抹除閘28上施加高電壓來抹除單元10。從浮閘24穿隧至抹除閘28的電子致使浮閘24帶正電，使單元10在讀取狀況中為接通狀態。所得的單元抹除狀態係已知為「1」狀態。透過源極側熱電子程式化機制，藉由在耦合閘26上施加高電壓、在源極線14上施加高電壓、在抹除閘28施加中電壓、及在位元線20上施加程式化電流來程式化單元10。流過字線22與浮閘24間之間隙的一部分電子獲得足夠的能量以注入浮閘24，致使浮閘24帶負電，使單元10在讀取狀況中為斷開狀態。所得的單元程式化狀態係已知為「0」狀態。在如下的一電流感測模式中讀取記憶體單元10：一偏壓電壓施加於位元線20上，一偏壓電壓施加於字線22上，一偏壓電壓施加於耦合閘26上，一偏壓或零電壓施加於抹除閘28上，且一接地施加於源極線14上。存在有一單元電流從位元線20流到源極線14以用於抹除狀態，且有不明顯或零單元電流從位元線20流到源極線14以用於程式化狀態。或者，在一反向電流感測模式中可讀取記憶體單元，其中位元線20經接地且一偏壓電壓施加於源極線上。在此模式 中，電流將從源極線14至位元線20的方向反向。或者，在如下的一電壓感測模式中可讀取記憶體單元10：一偏壓電流(至接地)施加於位元線20上，一偏壓電壓施加於字線22上，一偏壓電壓施加於耦合閘26上，一偏壓電壓施加於抹除閘28上，且一偏壓電壓施加於源極線14上。存在有一單元輸出電壓(明顯>0v)於位元線20上以用於抹除狀態，且有不明顯或接近零的輸出電壓於位元線20上以用於程式化狀態。或者，在一反向電壓感測模式中可讀取記憶體單元，其中位元線20在偏壓電壓上被偏壓且偏壓電流(至接地)施加於源極線上。在此模式中，單元輸出電壓係在源極線14上而非在位元線20上。
在先前技術中，正或零電壓之多種組合係施加至字線22、耦合閘26、以及浮閘24以執行讀取、程式化、以及抹除操作。
回應於讀取命令、抹除命令或程式化命令，邏輯電路270使該多種電壓以一種合時且最不干擾之方式供應至經選取記憶體單元10及經取消選取記憶體單元10二者的多個部分。
對於經選取及經取消選取之記憶體單元10，施加之電壓及電流如下。如下文中所使用，使用下列縮寫：源極線或第一區域14(SL)、位元線20(BL)、字線22(WL)、以及耦合閘26(CG)。
在申請人的最近申請案(2015年1月21日提出申請的美國專利申請案第14/602,262號)中，申請人揭示一發明，藉此在讀取、程式化、及/或抹除操作期間負電壓可施加至字線22及/或耦合閘26，該專利申請案以引用的方式併入本文。在本實施例中，施加至經選取及經取消選取之記憶體單元10的電壓及電流係如下。
在美國專利申請案第14/602,262號的另一實施例中，當記憶體單元10在讀取、抹除、及程式化操作期間經取消選取時可將負電壓施加至字線22，且在一抹除操作期間可將負電壓施加至耦合閘26，使得能夠施加下列電壓：
以上所列之CGINH信號係經施加至一經取消選取單元之耦合閘26的一抑制信號，該經取消選取單元與一經選取單元共用一抹除閘28。
圖2描繪用於一快閃記憶體系統之一架構之由申請人最近研發的一實施例，該快閃記憶體系統包含晶粒200。晶粒200包 含：用於儲存資料的記憶體陣列215及記憶體陣列220，記憶體陣列215及記憶體陣列220包含如先前於圖1描述為記憶體單元10之記憶體單元行及記憶體單元列；墊240及墊280，用於致能晶粒200之其他組件與下列者之間的電連通：通常是，依序連接至接腳(未圖示)的導線接合(未圖示)，或用以從封裝晶片外面接取積體電路的封裝凸塊，或用於互連至SOC(系統單晶片)上之其他大型物(macro)的大型介面接腳(macro interface pin)(未圖示)；用以為該系統提供正及負電壓供應的高電壓電路275；用於提供如冗餘及內建自我測試之各種控制功能的控制邏輯270；類比電路265；用以分別自記憶體陣列215及記憶體陣列220讀取資料的感測電路260及261；用以分別在記憶體陣列215及記憶體陣列220中存取欲讀取或欲寫入之列的列解碼器電路245及列解碼器電路246；用以分別在記憶體陣列215及記憶體陣列220中存取欲讀取或欲寫入之位元的行解碼器電路255及行解碼器電路256；用以分別為記憶體陣列215及記憶體陣列220的程式化及抹除操作提供增加電壓的電荷泵電路250及電荷泵電路251；由記憶體陣列215及記憶體陣列220共用以用於讀寫操作的負電壓驅動器電路230；在讀寫操作期間由記憶體陣列215使用的高電壓驅動器電路225及在讀寫操作期間由記憶體陣列220使用的高電壓驅動器電路226。
由於快閃記憶體系統在所有計算方式與電子裝置中變得普及，所以產生減少由快閃記憶體系統所消耗之電力量的設計則逐漸 重要。需要的是用於減少在快閃記憶體系統中之電力消耗的新穎電路系統。
本發明關於一種用於在一快閃記憶體系統中之低電力操作的電路與方法。在一選擇-解碼電路路徑的揭示實施例中，上拉與下拉電路被用以在一省電或關機模式期間保存在特定輸出節點上的值，其允許在仍維持該等值時主要電源可被關機。本文描述低電力讀取參考產生。本文描述用以節省電力的位址與資料編碼、解碼以及拌碼(scrambling)。
10‧‧‧非揮發性分離閘記憶體單元
12‧‧‧半導體基材
14‧‧‧第一區域；源極線
16‧‧‧第二區域；汲極線
18‧‧‧通道區域
20‧‧‧位元線
22‧‧‧字線
24‧‧‧浮閘
26‧‧‧耦合閘；控制閘
28‧‧‧抹除閘
200、300‧‧‧晶粒
215、220、302、312、322、332‧‧‧記憶體陣列
225、226‧‧‧高電壓驅動器電路
230‧‧‧負電壓驅動器電路
240、280‧‧‧墊
245、246‧‧‧列解碼器電路
250、251‧‧‧電荷泵電路
255、256、304、314‧‧‧行解碼器電路
260、261、345、346‧‧‧感測電路
265‧‧‧類比電路
270‧‧‧邏輯電路；控制邏輯
275‧‧‧高電壓電路
303、313、323、333‧‧‧列解碼器電路；列解碼器
305、315、335、342、347A、247B、348A、348B‧‧‧本地電力切換器
324、334‧‧‧行解碼器電路；行解碼器
325、343‧‧‧本地電力切換器；電源
341、344‧‧‧高電壓列解碼器WSHDR
351‧‧‧資料輸出電路；電路方塊
352‧‧‧測試模式電路；電路方塊
353‧‧‧修整位元-帶電電路；電路方塊
354‧‧‧修整位元電路；電路方塊
355‧‧‧命令解碼器電路；電路方塊
356‧‧‧資料輸入電路；電路方塊
357‧‧‧電力序列控制器
358‧‧‧接腳介面
359‧‧‧類比低電壓電路；電路方塊
360‧‧‧類比高電壓電路；電路方塊
361‧‧‧低電壓產生電路；電路方塊
362‧‧‧高電壓產生電路；電路方塊
363‧‧‧非揮發性操作控制器電路；電路方塊
364‧‧‧全域電力切換(GPS)電路
390‧‧‧記憶體區段
391、392‧‧‧記憶體方塊
401‧‧‧下拉2-輸入NAND閘電路
402‧‧‧下拉反相器電路；下拉電路
411、412、442、451、452、511、512、541、542、551、552、1240、1241‧‧‧節點
421、422、521、522、631、641、731、741、831、841‧‧‧切換器
431、432、531、532、1400、1500‧‧‧電路
441‧‧‧輸出節點
461、462、561、562‧‧‧裝置
501‧‧‧上拉2-輸入反及電路；上拉電路
502‧‧‧上拉反相器電路；上拉電路
600、800‧‧‧選擇-解碼電路
601、701、801、902、905、1201‧‧‧NAND閘
602、603、604、702、703、704、802、803、804、903、906、1202、1703‧‧‧反相器
611、711、811、910‧‧‧VDD省電線
620、720、920‧‧‧接地省電線
630、730、830‧‧‧頂部接地節點；節點
640、740、840‧‧‧頂部電源供應線節點；節點
700‧‧‧選擇-解碼電路；電路
820‧‧‧(本地)接地省電線
850‧‧‧體線
900‧‧‧測試模式電路
901、904、907、908‧‧‧通閘
1000‧‧‧全域電力切換電路
1010‧‧‧PMOS電晶體
1020‧‧‧NMOS電晶體
1101、1102‧‧‧本地電力切換器
1200‧‧‧省電列解碼器
1203、1204、1213、1214‧‧‧電路方塊
1203A、1204A‧‧‧PMOS
1203B‧‧‧NMOS；電晶體
1203C‧‧‧PMOS；電晶體
1204B‧‧‧NMOS
1220‧‧‧ZVDD2
1230‧‧‧電源供應ZVDD
1250‧‧‧節點N井
1300、1607‧‧‧感測電路
1301、1603‧‧‧比較器
1302‧‧‧PMOS電晶體
1303‧‧‧NMOS電晶體
1304‧‧‧記憶體單元
1401、1501‧‧‧取樣PMOS電晶體；電晶體
1402、1405、1502、1505‧‧‧取樣切換器；電晶體
1403、1503‧‧‧致能NMOS電晶體；電晶體
1404‧‧‧參考元件；參考電流；電晶體
1406‧‧‧參考保持電容器
1407‧‧‧感測上拉PMOS電晶體
1410、1510‧‧‧浮動保持節點
1504‧‧‧參考；參考元件；參考電流；電晶體
1506‧‧‧電容器
1507‧‧‧運算放大器
1508‧‧‧感測上拉PMOS電晶體
1600‧‧‧快閃記憶體系統
1601、1602‧‧‧緩衝器
1604‧‧‧陣列
1605‧‧‧列解碼器
1606‧‧‧行解碼器
1608‧‧‧緩衝器；資料輸出電路
1701‧‧‧NOR閘
1702‧‧‧反NAND閘
圖1係一先前技術之非揮發性記憶體單元的剖面圖，該先前技術非揮發性記憶體單元可應用本發明之方法。
圖2係一非揮發性記憶體裝置之方塊圖，該非揮發性記憶體裝置使用圖1所示之先前技術的非揮發性記憶體單元。
圖3係一非揮發性記憶體裝置之一實施例的方塊圖。
圖4A與圖4B描繪下拉電路的實施例。
圖5A與圖5B描繪上拉電路的實施例。
圖6A與圖6B描繪一選擇-解碼電路路徑的第一實施例。
圖7A與圖7B描繪一選擇-解碼電路路徑的第二實施例。
圖8A與圖8B描繪一選擇-解碼電路路徑的第三實施例。
圖9描繪一測試模式電路。
圖10描繪一全域電力切換電路。
圖11A與圖11B描繪本地電力切換電路。
圖12描繪一列解碼器電路。
圖13描繪一感測電路。
圖14描繪用於提供一取樣參考電流到一感測電路的一取樣電路。
圖15描繪用於提供一取樣參考電流到一感測電路的另一取樣電路。
圖16描繪用於一記憶體裝置之一讀取路徑的一實施例。
圖17描繪不同閘組態的符號。
圖3描繪用於一快閃記憶體系統之一架構的一實施例，該快閃記憶體系統包含晶粒300。晶粒300包含記憶體區段390。記憶體區段390包含記憶體方塊391與392，其中記憶體方塊391包含記憶體陣列302與322且記憶體方塊392包含用於儲存資料的記憶體陣列312與332，記憶體陣列302、312、322、以及332的各者包含如先前在圖1中描述為記憶體單元10之類型的記憶體單元列及記憶體單元行；用以從記憶體陣列302與322讀取資料的感測電路346以及 用以從記憶體陣列312與332讀取資料的感測電路345；用以分別在記憶體陣列302、312、322、及332中存取欲讀取或欲寫入之該經選取列的列解碼器電路303、313、323、及333；用以分別在記憶體陣列302、312、322、及332中存取欲讀取或欲寫入之位元的行解碼器電路304、314、324、及334；用於列解碼器303、313、323、及333的本地電力切換器305、315、325、及335；用於行解碼器電路304、314、324、及334的本地電力切換器347A、347B；用於感測電路346與345的本地電力切換器348A、348B；以及用於高電壓列解碼器WSHDR 341與344的本地電力切換器342與343。
晶粒300進一步包含下列的功能性結構與子系統：用於致能晶粒300之其他組分之間電連通的墊(未圖示)；依序連接至接腳(未圖示)的導線接合(未圖示)，或用以從封裝晶片外面接取積體電路的封裝凸塊(未圖示)，或用於互連至SOC(系統單晶片)上之其他大型物(macro)的大型界面接腳(macro interface pin)(未圖示)；用以為記憶體陣列302、312、322、及332的程式化及抹除操作提供增加電壓的低電壓產生(包括一低電壓電荷泵電路)電路361以及高電壓產生(包括一高電壓電荷泵電路)電路362；由記憶體陣列302、312、322、及332共用以用於讀寫操作的非揮發性操作控制器電路363；由記憶體陣列302、312、322、及332使用的低電壓產生電路361；由記憶體陣列302、312、322、及332使用的高電壓產生電路362；由晶粒300上的類比電路系統所用的類比低電壓電路359以及類比高電壓電路360；全域電力切換(GPS)電路364；資料輸出電路 351；測試模式電路352；修整位元-帶電電路353；修整位元電路354；命令解碼器電路355；資料輸入電路356；電力序列控制器357；以及接腳介面358。電路方塊351至356、359至363具有本地電力切換器於其等方塊內。
修整位元電路354被用以儲存在一修整程序期間使用的位元，藉此，在快閃記憶體系統中的特定參數係經組態、調整、及/或最佳化。這些位元可包括非揮發性組態位元，諸如演算法參數與耐受(抹除/程式化循環數目)資料保留規格組態位元與非揮發性修整位元，諸如用於施加至抹除閘28、控制閘26、源極線14之高電壓範圍的位元；使用於Vinh與Iprog的範圍(在一程式化操作期間之用於位元線20的電流)，諸如在上文表1至表3中所指定者；用於抹除與程式化操作的溫度操作範圍與時序範圍。
修整位元-帶電電路353被用以儲存在快閃記憶體系統之一正常操作期間使用的組態位元。這些位元可包括用以組態特定參數的讀取修整位元，諸如讀取時序；讀取偏壓；施加至位元線20、字線22、抹除閘28、以及控制閘26的電壓範圍；用於組態一參考單元電流的Icellref修整值；以及冗餘組態。這些位元亦可包括讀取組態參數，諸如讀取低寬度(read low width)、寫入IO寬度(write IO width)、讀取速度、以及電力模式。
硬斷電(HARD POWER DOWN)
當整個系統透過來自使用者的一關機命令而關機時，諸如當含有晶粒300的一行動裝置藉由一使用者按電力按鈕而關機時，可在晶粒300上實施一硬斷電操作。
在晶粒300的一硬斷電期間，下列部分會被斷電：記憶體區段390、資料輸出電路351；測試模式電路352；修整位元-帶電電路353；修整位元電路354；命令解碼器電路355；資料輸入電路356；類比低電壓電路359；類比高電壓電路360；低電壓產生電路361；高電壓產生電路362；以及非揮發性操作控制器電路363。用以協助斷電模式的電路係在下文說明。
在晶粒300的一硬斷電期間，下列部分仍維持通電：電力序列控制器357；接腳介面358；以及GPS電路364。
軟斷電(SOFT POWER DOWN)
當整個系統透過來自操作系統或類似裝置的一關機命令而關機時，諸如當含有晶粒300之一行動裝置的操作系統命令系統關機時，可在晶粒300上實施一軟斷電操作。用以協助斷電模式的電路係在下文說明。
在晶粒300的一軟斷電期間，下列部分會被斷電：記憶體區段390、資料輸出電路351；測試模式電路352；修整位元電路354；命令解碼器電路355；資料輸入電路356；類比低電壓電路359；類比高電壓電路360；低電壓產生電路361；高電壓產生電路362；以及非揮發性操作控制器電路363。
在晶粒300的一軟斷電期間，下列部分仍維持通電：修整位元-帶電電路353；電力序列控制器357；接腳介面358；以及GPS電路364。
待命
當使整個系統置於一睡眠模式時，諸如當含有晶粒300的一行動裝置置於睡眠模式時，可在晶粒300上實施一待命操作。
在晶粒300的一待命操作期間，下列部分會被斷電：記憶體區段390(除了陣列390的一作用部分以外，舉例而言，陣列322、列解碼器323、行解碼器324、高電壓解碼器344、以及電源325與343)；資料輸出電路351；測試模式電路352；修整位元電路354；資料輸入電路356；類比高電壓電路360；高電壓產生電路362；以及非揮發性操作控制器電路363。用以協助斷電模式的電路係在下文說明。
在晶粒300的一待命操作期間，下列部分仍維持通電：陣列322；列解碼器323；行解碼器324；高電壓解碼器344；電源343；電源325；修整位元-帶電電路353；命令解碼器電路355；電力序列控制器357；接腳介面358；類比低電壓電路359；低電壓產生電路361；以及GPS電路364。
主動讀取
當需要來自陣列390的資料時，可自一系統控制器(未圖示)在晶粒300上實施一主動讀取模式。自該系統控制器將一讀取命令執行至接腳介面358。
在晶粒300的一主動讀取操作期間，下列的部分會斷電：記憶體區段390(除了陣列322(舉例來說，資料需要來自此陣列平面)、列解碼器323、行解碼器324、電源325與343、高電壓解碼器WSHDR 344以外)；測試模式電路352；修整位元電路354；資料輸入電路356；類比高電壓電路360；高電壓產生電路362；以及非揮發性操作控制器電路363。用以協助斷電模式的電路係在下文說明。
在晶粒300的一主動讀取操作期間，下列部分仍維持通電：陣列322；列解碼器323；行解碼器324；電源325與343；資料輸出電路351；修整位元-帶電電路353；命令解碼器電路355；電力序列控制器357；接腳介面358；類比低電壓電路359；低電壓產生電路361；以及GPS電路364。
測試模式
當一設計者、製造商、或其他人員想要測試晶粒300時，可在晶粒300上實施一測試模式。
在晶粒300的一測試模式期間，下列部分會被斷電：記憶體區段390、資料輸出電路351；資料輸入電路356；類比低電壓電路359；類比高電壓電路360；低電壓產生電路361；高電壓產生電路362；以及非揮發性操作控制器電路363。用以協助斷電模式的電路係在下文說明。
在晶粒300的一測試模式期間，下列部分仍維持通電：測試模式電路352；修整位元-帶電電路353；修整位元電路354；命 令解碼器電路355；電力序列控制器357；接腳介面358；以及GPS電路364。
非揮發性操作
非揮發性操作係用於晶粒300的正常操作模式。在此模式中，可發生正常抹除、程式化、以及讀取操作。
在晶粒300的非揮發性操作期間，下列部分會斷電：記憶體區段390(除了陣列390的經選取部份以外，舉例來說，陣列322、列解碼器323、行解碼器324、電源325與343、高電壓解碼器WSHDR 344)；資料輸出電路351；以及測試模式電路352。用以協助斷電模式的電路係在下文說明。
在晶粒300的非揮發性操作期間，下列部分仍維持通電：陣列390的一經選取部分(舉例來說，陣列322)；列解碼器323；行解碼器324；高電壓解碼器344；電源325與343；修整位元-帶電電路353；修整位元電路354；命令解碼器電路355；資料輸入電路356；電力序列控制器357；接腳介面358；類比低電壓電路359；類比高電壓電路360；低電壓產生電路361；高電壓產生電路362；非揮發性操作控制器電路363；以及GPS電路364。
用於斷電的電路
圖4A、圖4B、圖5A、以及圖5B描繪如上文所討論之在晶粒300的多個部分之一斷電期間所使用的NAND與反相器(INVERTER)省電閘電路(power save gate circuits)。在圖4A/圖4B以及圖5A/圖5B中的閘電路分別確保輸出在斷電模式中係已知「0」或 「1」狀態。用於諸如NOR、XOR、複合閘之其他類型閘電路的其他電路實施例係類似的。
圖4A描繪下拉2-輸入NAND閘電路401。在一斷電模式期間，下拉閘電路401將輸出節點441下拉至「0」狀態(諸如接地電壓)。在斷電模式期間，切換器421斷開(關閉)，這使電路431的節點411(頂部電源供應)至節點451(本地電源供應)切斷。裝置461(至2-輸入NAND閘的額外裝置)係藉由一斷電訊號接通，以將節點441拉至「0」狀態。
圖4B描繪下拉反相器電路402。在一斷電模式期間，下拉電路402將節點442下拉至「0」狀態(諸如接地電壓)。在斷電模式期間，切換器422斷開(關閉)，因此使電路432的節點412(頂部電源供應)至節點452(本地電源供應)切斷。裝置462(至反相器的額外裝置)係藉由一斷電訊號接通，以將節點442拉至「0」狀態。
圖5A描繪上拉2-輸入NAND電路501。在一斷電模式期間，上拉電路501將節點541拉至「1」狀態(諸如Vdd電壓)。在斷電模式期間，切換器521斷開(關閉)，因此使電路531的節點511(頂部接地節點)至節點551(本地接地節點)切斷。裝置561係藉由一斷電訊號接通，以將節點541上拉至「1」狀態。
圖5B描繪上拉反相器電路502。在一斷電模式期間，上拉電路502將節點542拉至「1」狀態(諸如Vdd電壓)。在斷電模式期間，切換器522斷開(關閉)，因此使電路532的節點512(頂部 接地節點)至節點552(本地接地節點)切斷。裝置562係藉由一斷電訊號接通，以將節點542上拉至「1」狀態。
選擇-解碼電路
圖6A、圖6B、圖7A、圖7B、圖8A、以及圖8B描繪可在一低電力關機模式中操作之選擇-解碼電路的多個實施例。
圖6A描繪選擇-解碼電路600，其包含NAND閘601以及反相器602、603、以及604並且以符號的方式顯示。
與在圖6A、圖6B、圖7A、圖7B、圖8A、圖8B、以及圖9中之彼等類似的運用其他類型閘電路(諸如NOR及/或複合閘)之其他選擇-解碼與方塊電路係以類似的方式實施。
圖6B描繪在一電晶體層級上的選擇-解碼電路600。在一斷電事件期間，希望即使在電源VDD與接地GND被關閉時，「保存」(保持)NAND閘601與反相器602、603、及604的輸出值，其使用如在圖4A、圖4B、圖5A、及圖5B中的省電閘電路技術。NAND閘601與反相器603類似電力閘上拉電路501與上拉電路502。反相器閘602與反相器604類似電力閘下拉電路401與下拉電路402。因此，以在圖6B中所示的方式，NAND閘601經由切換器631(其可以是在圖5A與圖5B中之切換器521或切換器522的形式)耦合至頂部接地節點630。耦合至接地省電線(ground power-save line)620(亦標為GND_PS)的節點630(頂部接地線)對應至圖5A與圖5B中的節點511或節點512。當切換器631斷開(關閉)時，NAND 601的輸出將是「1」，且在切換器631斷開時維持在彼狀態。 反相器603亦經由切換器631耦合至接地省電線620，且在斷電模式期間將輸出「1」。因此，在一斷電事件期間，NAND閘601與反相器603的輸出將上拉至「1」狀態。
在斷電事件期間，反相器604經由切換器641(其可以是在圖4A與圖4B中之切換器421或切換器422的形式)耦合至頂部電源供應線節點640。耦合至VDD省電線611(亦標為VDD_PS)的節點640對應至圖4A與圖4B中的節點411或節點412。將VDD省電線611拉至「0」狀態將導致反相器604的輸出以「0」被「保存」。反相器602亦耦合至VDD省電線611，且將使其輸出以「0」被「保存」。因此，在一斷電事件期間，反相器602與604的輸出將下拉至「0」狀態。
圖7A描繪選擇-解碼電路700，其包含NAND閘701以及反相器702、703、以及704並且以符號的方式顯示。NAND閘701與反相器703類似電力閘上拉電路501與上拉電路502(除了沒有如在圖5B中的裝置562)。反相器閘702與反相器704類似電力閘下拉電路401與下拉電路402(除了沒有如在圖5B中的裝置562)。基本上，電路700只需要第一電力閘電路(NAND 701)具有一額外裝置(在圖5A中的裝置561)。
圖7B描繪在一電晶體層級上的選擇-解碼電路700。在一斷電事件期間，希望即使在電源VDD與接地GND被關閉時，「保存」NAND閘701與反相器702、703、及704的輸出值。因此，以在圖7B中所示的方式，NAND閘701經由切換器731(其可以是在圖 5A與圖5B中之切換器521或切換器522的形式)耦合至頂部接地線節點730。耦合至接地省電線720(亦標為GND_PS)的節點730對應至圖5A與圖5B中的節點511或節點512。當切換器731斷開(關閉)時，NAND 701的輸出將是「1」，且在切換器731閉合時維持在彼狀態。反相器703亦耦合至接地省電線720，且在斷電模式期間將輸出「1」。因此，在一斷電事件期間，NAND閘701與反相器703的輸出將上拉至「1」狀態。
在斷電事件期間，反相器704經由切換器741(其可以是在圖4A與圖4B中之切換器421或切換器422的形式)耦合至頂部電源供應線節點740。耦合至VDD省電線711(亦標為VDD_PS)的節點740對應至圖4A與圖4B中的節點411或節點412。將VDD省電線711拉至「0」狀態將使反相器704的輸出以「0」被「保存」。反相器702亦耦合至VDD省電線711，且將使其輸出以「0」被「保存」。因此，在一斷電事件期間，反相器702與704的輸出將下拉至「0」狀態。
圖8A描繪選擇-解碼電路800，其包含NAND閘801以及反相器802、803、以及804並且以符號的方式顯示。
圖8B描繪在一電晶體層級上的選擇-解碼電路800。在一斷電事件期間，希望即使在電源VDD與接地GND被關閉時，「保存」NAND閘801與反相器802、803、及804的輸出值。因此，以在圖8B中所示的方式，NAND閘801經由切換器831(其可以是在圖5A與圖5B中之切換器521或切換器522的形式)耦合至頂部接地線 節點830。耦合至(本地)接地省電線820(亦標為GND_PS)的節點830對應至圖5A與圖5B中的節點511或節點512。當切換器831斷開時，NAND 801的輸出將是「1」，且在切換器831斷開時維持在彼狀態。反相器803亦耦合至接地省電線820，且在斷電模式期間將輸出「1」。因此，在一斷電事件期間，NAND閘801與反相器803的輸出將上拉至「1」狀態。
在斷電事件期間，反相器804經由切換器841(其可以是在圖4A與圖4B中之切換器421或切換器422的形式)耦合至頂部電源供應線節點840。耦合至(本地)VDD省電線811(亦標為VDD_PS)的節點840對應至圖4A與圖4B中的節點411或節點412。在使切換器841斷開(關閉)的同時，反相器804的輸出以「0」被「保存」。反相器802亦耦合至VDD省電線811，且將使其輸出以「0」被「保存」。因此，在一斷電事件期間，反相器802與804的輸出將下拉至「0」狀態。
圖8B亦描繪體線(bulk line)850(亦標為NWBULK)，其為NAND閘801與反相器802、803、及804中的特定電晶體提供一共同的體電壓(bulk voltage)，如在圖8B中所示。用於最小化電力消耗且最大化性能之體偏壓調變(bulk bias modulation)的實施方案係如下。在體線850上的電壓偏壓係高於在斷電或待命模式中的電源供應VDD以減少漏電且係低於或等於在作用模式中的VDD以增強閘電流驅動。
測試模式電路
圖9描繪測試模式電路900，其包含通閘(pass gate)901、904、907、以及908；如所示的NAND閘902與905、以及反相器903與906。在一斷電操作期間，使用接地省電線920(亦標為GND_PS)、省電閘上拉電路501或上拉電路502(圖4A、圖4B、圖5A、及圖5B的電路技術)、以及圖6A、圖6B、圖7A、圖7B、圖8A、及/或圖8B的選擇-解碼省電電路技術，NAND閘902與905的輸出會被上拉至「1」。在斷電操作期間，使用VDD省電線910(亦標為VDD_PS)、省電閘下拉電路401或下拉電路402(圖4A、圖4B、圖5A、及圖5B的電路技術)、以及圖6A、圖6B、圖7A、圖7B、圖8A、及/或圖8B的技術，反相器903與906的輸出會被下拉至「0」。
GPS電路
圖10描繪全域電力切換電路1000，其包含以所示方式連接的PMOS電晶體1010與NMOS電晶體1020。當訊號ENB_VDD_IP係低時，輸出VDD_IP將與輸入VDD_SYS相同。當訊號DIS_VDD_IP係高時，輸出VDD_IP將被下拉至VDD_IP_LOW。
本地電力切換電路
圖11A描繪本地電力切換器1101，其包含如所示的一PMOS電晶體。當訊號ENB_VDD_IP係低時，輸出VDD_IP將與輸入VDD_SYS相同。
圖11B描繪本地電力切換器1102，其包含如所示的一NMOS電晶體。當訊號EN_GND_PS係高時，輸出GND_PS將被下拉至低(例如，接地)。
列解碼器
圖12描繪省電列解碼器1200。列解碼器1200包含NAND閘1201、反相器1202、以及電路方塊1203、1204、1213、及1214。電路方塊1203包括PMOS 1203A、PMOS 1203C以及NMOS 1203B。電路方塊1204包括PMOS 1204A以及NMOS 1204B。電路方塊1213與1214分別類似電路方塊1203與1204。在一斷電操作期間，NAND閘1201以及電路方塊1203與電路方塊1213的輸出使用省電上拉電路501或上拉電路502以及圖6A、圖6B、圖7A、圖7B、圖8A、及/或圖8B的技術而上拉至「1」，且反相器1202以及電路方塊1204與電路方塊1214的輸出使用省電下拉電路401或下拉電路402、以及圖6A、圖6B、圖7A、圖7B、圖8A、及/或圖8B的技術而下拉至「0」。在一斷電操作期間，電源供應ZVDD 1230可關機，其造成全面性省電。在一斷電操作期間，節點1240與1241在一高電壓「1」偏壓，使得在電晶體1203C與1203B的源極與汲極之間的電壓相同，其造成全面性省電。在一斷電操作期間，節點N井1250可在一高電壓(>ZVDD2 1220與ZVDD 1230)偏壓，以增加反向體-源極電壓，而導致用於PMOS 1203A與1204A的臨界電壓增加，其造成全面性省電。
感測電路
圖13描繪感測電路1300，其包含比較器1301、PMOS電晶體1302、NMOS電晶體1303、以及經選取的記憶體單元1304。NMOS 1303耦合於記憶體單元1304與比較器1301之間。比較器1301的正輸入係PMOS電晶體1302與NMOS電晶體1303之間的節點，且比較器1301的負輸入係一參考電壓偏壓訊號。耦合至一高電源供應的PMOS 1302係藉由一漏電流而偏壓，諸如以補償陣列位元線漏電及/或起因於解碼路徑的漏電(諸如來自電晶體直接閘穿隧電流或接面)。因此，沒有參考記憶體單元被使用於讀取來自經選取記憶體單元1304的資料。在此模式中，用於讀取感測的有效參考基本上是接地參考位準(零電流位準)，其意指記憶體單元目前窗口(在高(抹除)與低(程式化)電流位準之間的差)已經朝向接地位準移位。意指低電流位準移位到接地位準之下。這可諸如藉由在零或負電壓偏壓記憶體單元耦合閘來實施、及/或藉由諸如以更高程式化電壓及/或以更大程式化電流及/或以更長程式化時間的非常深程式化來實施、及/或藉由在一低位準偏壓讀取位元線電壓來實施。
圖14描繪用於取樣用於一感測操作之一參考電流(或參考單元電壓)之方法的一電路1400，藉此，將使用一取樣電流鏡(或一電壓)而非一連續電流鏡(或一電壓)，造成省電。電路1400包含如所示的取樣PMOS電晶體1401、取樣切換器1402與1405、致能NMOS電晶體1403、參考元件1404(其可係一電晶體、記憶體單元、電晶體、或其他元件)、參考保持電容器1406(此可係可選的)、浮動保持節點1410 VREFBIAS(在電容器的終端上)、以及感測上拉 PMOS電晶體1407(當作每一經選取位元線之感測電路系統的部份)。取樣間隔例如是每0.2ms為0.2us(0.2us per 0.2ms)，因此來自參考電流1404的有效耗電會有效地按比率~2/2000減少。電晶體1401、1402、1403、1404、1405係在參考保持週期(未取樣)期間關閉、且在取樣週期期間開啟，以將在參考元件1404上的偏壓取樣到浮動保持節點1410內。參考1504可藉由當作切換電容式電路來產生(Req=1/R*Freq)。
圖15描繪一電路1500，其用於取樣用於一感測操作之一參考電流(或一參考單元電壓)，藉此，將使用一取樣電流鏡(或一電壓)而非一連續電流鏡(或一電壓)，造成省電。電路1500包含如所示的取樣PMOS電晶體1501、取樣切換器1502與1505、致能NMOS電晶體1503、參考元件1504(其可係一電阻器、記憶體單元、電晶體、或其他元件)、參考保持電容器1506、一浮動保持節點1510(在電容器1506的終端上)、運算放大器1507、以及感測上拉PMOS電晶體1508(當作每一經選取位元線之感測電路系統的部份)。取樣間隔例如是每0.2ms為2us(0.2us per 0.2ms)，因此來自參考電流1504的有效耗電會有效地按比率~2/200減少。電晶體1501、1502、1503、1504、1505係在參考保持週期(未取樣)期間關閉、且在取樣週期期間開啟，以將在參考元件1504上的偏壓取樣到浮動保持節點1510內。使用運算放大器1507以驅動保持參考偏壓(在電容器1506上的電壓)到多個感測電晶體1508的閘極內。
讀取路徑
圖16描繪在用以省電的一讀取操作期間之一快閃記憶體系統1600的一讀取解碼路徑調變實施例。快閃記憶體系統1600實施造成全面性省電的特徵，具體來說，如果與在先前循環期間所讀取的相同的位址被讀取的話，一感測操作則不會發生。
用於目前讀取操作的讀取位址係置於緩衝器1602中。用於之前讀取操作的位址係置於緩衝器1601中。比較器1603比較儲存在緩衝器1601中的位址以及儲存在緩衝器1601中的位址。如果其等是相同位址，那麼致能訊號會發送到緩衝器1608，其輸出與在之前操作期間相同的輸出資料。如果其等是不同位址，那麼一讀取致能訊號會發送到列解碼器1605與行解碼器1606，且一正常讀取操作將使用感測電路1607發生在陣列1604中。在另一實施例中，如果來自感測1607的資料輸出與保持在資料輸出電路1608中者相同，則沒有DOUT切換，造成因為沒有DOUT切換的省電。
位址/資料編碼/解碼/拌碼
在藉由編碼/解碼/拌碼位址及/或資料來省電的一方法中，使用特定的定址及/或資料存取方法以省電。在用於位址編碼/解碼/拌碼的一實施例中，從經選取的列及經選取的行開始，以在行(位元線)方向上連續定址(位址增量)N數量個字之方式連續讀取連續的字序列。諸如下列：字1至字4連續地在列1至列4被讀取，接下來的字2至字8連續地在接下來的經選取行的列1至列4被讀取，且此維持重複。就此實例而言，一陣列單元區段包括四列。在用於資料編碼/解碼/拌碼的另一實施例中，大部分「0」狀態會被使用，其意味著 在儲存以前在一字中多數的「1」資料將轉換成在一字中大部分的「0」資料。其他位址拌碼係諸如藉由拌碼行位址來體現。諸如藉由切換較高階列位址排序，其他位址拌碼是有可能的。
電力閘類型
圖17描繪多個閘符號以及多個組態。
第一列描繪當作標準閘的NOR閘1701、NAND閘1702、以及反相器1703。
第二列描繪具有一電壓源VDDin與接地GNDin的NOR閘1701、NAND閘1702、以及反相器1703。
第三列描繪具有一電壓源VDDin的NOR閘1701、NAND閘1702、以及反相器1703。
第四列描繪具有接地GNDin的NOR閘1701、NAND閘1702、以及反相器1703。
第五列描繪具有一電壓源VDDin且連接至下拉電路401或下拉電路402以將裝置的輸出驅動到「0」的NOR閘1701、NAND閘1702、以及反相器1703。
第六列描繪具有一電壓源VDDin且連接至上拉電路501或上拉電路502以將裝置的輸出驅動到「1」的NOR閘1701、NAND閘1702、以及反相器1703。

Claims (16)

  1. 一種操作包含有耦合至被選取記憶體單元的感測電路之非揮發性記憶體裝置的方法，該方法包含：閉合一或多個切換器以使得該裝置在一第一模式中操作，其中於該第一模式期間一參考電流經由一電流鏡提供給該感測電路，且該感測電路藉由比較該參考電流與由該被選取記憶體單元所汲取的一電流來決定儲存在該被選取記憶體單元中的值；以及斷開一或多個切換器以使得該裝置在一第二模式中操作，其中在該第二模式期間，該電流鏡被停用且一參考電流不會提供給該感測電路。
  2. 如請求項1之方法，其中該感測電路包含一感測上拉PMOS電晶體。
  3. 如請求項2之方法，其中該感測上拉PMOS電晶體之一閘極係耦合至一電容器。
  4. 如請求項1之方法，其中該非揮發性記憶體裝置包含一分離閘記憶體單元陣列。
  5. 如請求項1之方法，其中該非揮發性記憶體裝置包含一取樣PMOS電晶體。
  6. 如請求項1之方法，其中該非揮發性記憶體裝置包含產生該參考電流之一參考元件。
  7. 如請求項6之方法，其中該參考元件係一記憶體單元、一電阻器、或一電容器。
  8. 如請求項2之方法，其中該感測上拉PMOS電晶體之一閘極係耦合至一運算放大器。
  9. 一種非揮發性記憶體裝置，該裝置包含：一被選取記憶體單元；耦合至該被選取記憶體單元之一感測電路；以及包含一電流鏡以及一或多個切換器之一電路，其中當該一或多個切換器閉合時，該電路係經由該電流鏡提供一參考電流給該感測電路，且該感測電路藉由比較該參考電流與由該被選取記憶體單元所汲取的一電流來決定儲存在該被選取記憶體單元中的值，以及當該一或多個切換器斷開時，該電流鏡即停用且該電流不會提供一參考電流給該感測電路。
  10. 如請求項9之裝置，其中該感測電路包含一感測上拉PMOS電晶體。
  11. 如請求項10之裝置，其中該感測上拉PMOS電晶體之一閘極係耦合至一電容器。
  12. 如請求項9之裝置，其進一步包含一分離閘記憶體單元陣列。
  13. 如請求項9之裝置，其進一步包含一取樣PMOS電晶體。
  14. 如請求項9之裝置，其進一步包含產生該參考電流之一參考元件。
  15. 如請求項14之裝置，其中該參考元件係一記憶體單元、一電阻器、或一電容器。
  16. 如請求項10之裝置，其中該感測上拉PMOS電晶體之一閘極係耦合至一運算放大器。
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