CN107646133A - 用于闪存存储器系统的低功率操作 - Google Patents

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Abstract

本发明涉及一种用于闪存存储器系统中的低功率操作的电路和方法。在选择解码电路路径的所公开实施方案中，在省电或关闭模式期间使用上拉电路和下拉电路在某些输出节点处保存值，从而允许主电源关闭，同时仍然保持所述值。

Description

用于闪存存储器系统的低功率操作
技术领域
本发明涉及用于闪存存储器系统中的低功率操作的电路和方法。在选择解码电路路径的所公开实施方案中，在省电或关闭模式期间使用上拉电路和下拉电路在某些输出节点处保存值，从而允许主电源关闭，同时仍然保持所述值。
背景技术
非易失性存储器单元在本领域中是熟知的。图1中示出一种现有技术的非易失性分裂栅存储器单元10。存储器单元10包括第一导电类型（诸如P型）的半导体衬底12。衬底12具有表面，在该表面上形成第二导电类型（诸如N型）的第一区14（也称为源极线SL）。也为N型的第二区16（也称为漏极线）形成在衬底12的该表面上。第一区14和第二区16之间是沟道区18。位线BL 20连接至第二区16。字线WL 22被定位在沟道区18的第一部分上方并与其绝缘。字线22几乎不与或完全不与第二区16重叠。浮栅FG 24在沟道区18的另一部分上方。浮栅24与该另一部分绝缘，并与字线22相邻。浮栅24还与第一区14相邻。浮栅24可与第一区14重叠以提供该区14到浮栅24的耦合。耦合栅CG（也称为控制栅）26位于浮栅24上方并与其绝缘。擦除栅EG 28在第一区14上方并与浮栅24和耦合栅26相邻，且与该浮栅和该耦合栅绝缘。浮栅24的顶部拐角可指向T形擦除栅28的内侧拐角以提高擦除效率。擦除栅28也与第一区14绝缘。单元10在美国专利解码7,868,375中进行了更具体的描述，该专利的公开内容全文以引用方式并入本文中。
现有技术的非易失性存储器单元10的擦除和编程的一个示例性操作如下。通过福勒-诺德海姆隧穿机制对单元10进行擦除，方法是在擦除栅28上施加高电压，同时其他端子等于零伏。电子从浮栅24隧穿到擦除栅28中，使得浮栅24带正电，从而在读取条件下打开单元10。所得的单元擦除状态被称为‘1’状态。通过源极侧热电子编程机制对单元10进行编程，方法是在耦合栅26上施加高电压，在源极线14上施加高电压，在擦除栅28上施加中电压，以及在位线20上施加编程电流。流过字线22与浮栅24之间的间隙的电子的一部分获得足够的能量以注入到浮栅24中，使得浮栅24带负电，从而在读取条件下关断单元10。所得的单元编程状态被称为‘0’状态。可如下按电流感测模式读取存储器单元10：在位线20上施加偏置电压，在字线22上施加偏置电压，在耦合栅26上施加偏置电压，在擦除栅28上施加偏置电压或零电压，并且在源极线14上施加接地电位。对于擦除状态而言，存在从位线20流向源极线14的单元电流，而对于编程状态而言，存在从位线20流向源极线14的不显著单元电流或零单元电流。或者，可按反向电流感测模式读取存储器单元，在该模式中，位线20接地，并且在源极线上施加偏置电压。在该模式中，电流反转方向，从源极线14流向位线20。或者，可如下按电压感测模式读取存储器单元10：在位线20上施加偏置电流（接地），在字线22上施加偏置电压，在耦合栅26上施加偏置电压，在擦除栅28上施加偏置电压，并且在源极线14上施加偏置电压。对于擦除状态而言，位线20上存在单元输出电压（显著地>0v），而对于编程状态而言，位线20上存在不显著或接近零的输出电压。或者，可按反向电压感测模式读取存储器单元，在该模式中，位线20被偏置在偏置电压处，并且在源极线上施加偏置电流（接地）。在该模式中，单元输出电压位于源极线14上而非位于位线20上。
在现有技术中，将正电压或零电压的各种组合施加到字线22、耦合栅26和浮栅24以执行读取、编程和擦除操作。
响应于读取、擦除或编程命令，逻辑电路270使各种电压以及时且干扰最低的方式供应至选择的存储器单元10和未选择的存储器单元10两者的各个部分。
对于所选择和未选择的存储器单元10，施加的电压和电流如下。如下文所用，使用以下缩写：源极线或第一区14(SL)、位线20(BL)、字线22(WL)和耦合栅26(CG)。
1号表格：PEO（正擦除操作）表格
在申请人最近的一份申请（以引用方式并入的2015年1月21日提交的美国专利申请解码14/602,262）中，申请人公开了这样的一项发明，其中在读取、编程和/或擦除操作期间可向字线22和/或耦合栅26施加负电压。在该实施方案中，向所选择和未选择的存储器单元10施加的电压和电流如下。
2号表格：PEO（正擦除操作）表格
在美国专利申请解码14/602,262的另一个实施方案中，当在读取、擦除和编程操作期间未选择存储器单元10时，可向字线22施加负电压，并且在擦除操作期间可向耦合栅26施加负电压，使得施加以下电压：
3号表格：PNEO（正负擦除操作）表格
以上列出的CGINH信号是向与所选择的单元共享擦除栅28的未选择的单元的耦合栅26施加的禁止信号。
图2示出了由申请人最近开发的含管芯200的闪存系统的架构的实施方案。管芯200包括：用于存储数据的存储器阵列215和存储器阵列220，存储器阵列215和220包括此前在图1中描述为存储器单元10的类型的存储器单元的行和列；用于使管芯200的其他部件之间能够电连通的焊盘240和焊盘280；通常还包括焊线（未示出），所述焊线继而连接到用于从封装芯片外部触及集成电路的引脚（未示出）或封装凸块或者用于互连到SOC（片上系统）上的其他宏的宏接口引脚（未示出）；用于为系统提供正负电压源的高电压电路275；用于提供诸如冗余和内建自测试的各种控制功能的控制逻辑270；模拟电路265；分别用于从存储器阵列215和存储器阵列220读取数据的感测电路260和261；行解码器电路245和行解码器电路246，这些行解码器电路分别用于访问存储器阵列215和存储器阵列220中的将要读取或写入的行；列解码器电路255和列解码器电路256，这些列解码器电路分别用于访问存储器阵列215和存储器阵列220中的将要读取或写入的字节；电荷泵电路250和电荷泵电路251，这些电荷泵电路分别用于为存储器阵列215和存储器阵列220提供用于编程和擦除操作的升高电压；用于读取和写入操作的、由存储器阵列215和存储器阵列220共享的负电压驱动电路230；在读取和写入操作期间由存储器阵列215使用的高电压驱动电路225，以及在读取和写入操作期间由存储器阵列220使用的高电压驱动电路226。
由于闪存系统在各式各样的计算和电子设备中日渐普及，因此创建减少闪存系统所消耗的功率量的设计越来越重要。需要的是用于减少闪存系统中的功率消耗的新型电路。
发明内容
本发明涉及用于闪存存储器系统中的低功率操作的电路和方法。在选择解码电路路径的所公开实施方案中，在省电或关闭模式期间使用上拉电路和下拉电路在某些输出节点处保存值，从而允许主电源关闭，同时仍然保持所述值。描述了低功率读取基准产生。描述了为省电而进行的地址和数据编码、解码和加扰。
附图说明
图1是现有技术的非易失性存储器单元的剖视图，本发明的方法可应用于该存储器单元。
图2是使用图1中示出的现有技术的非易失性存储器单元的非易失性存储器设备的框图。
图3是非易失性存储器设备的实施方案的框图。
图4A和图4B示出了下拉电路的实施方案。
图5A和图5B示出了上拉电路的实施方案。
图6A和图6B示出了选择解码电路路径的第一实施方案。
图7A和图7B示出了选择解码电路路径的第二实施方案。
图8A和图8B示出了选择解码电路路径的第三实施方案。
图9示出了测试模式电路。
图10示出了全局电源开关电路。
图11A和图11B示出了局部电源开关电路。
图12示出了行解码器电路。
图13示出了感测电路。
图14示出了用于向感测电路提供采样基准电流的采样电路。
图15示出了用于向感测电路提供采样基准电流的另一采样电路。
图16示出了用于存储器设备的读取路径的实施方案。
图17示出了不同门配置的符号。
具体实施方式
图3示出了含管芯300的闪存系统的架构的实施方案。管芯300包括存储器区段390。存储器区段390包括存储器块391和392，其中存储器块391包括用于存储数据的存储器阵列302和322，并且存储器块392包括用于存储数据的存储器阵列312和332，存储器阵列302, 312, 322和332中的每个包括此前在图1中描述为存储器单元10的类型的存储器单元的行和列；用于从存储器阵列302和322读取数据的感测电路346，以及用于从存储器阵列312和332读取数据的感测电路345；行解码器电路303, 313, 323和333，这些行解码器电路分别用于访问存储器阵列302, 312, 322和332中的将要读取或写入的所选择的行；列解码器电路304, 314, 324和334，这些列解码器电路分别用于访问存储器阵列302, 312, 322和332中的将要读取或写入的字节；用于行解码器303, 313, 323和333的局部电源开关305, 315, 325和335；用于列解码器电路304, 314, 324和334的局部电源开关347A,347B；用于感测电路346和345的局部电源开关348A, 348B；以及用于高电压行解码器WSHDR341和344的局部电源开关342和343。
管芯300还包括以下功能结构和子系统：用于使管芯300的其他部件之间能够电连通的焊盘（未示出）；焊线（未示出），所述焊线继而连接到用于从封装芯片外部触及集成电路的引脚（未示出）或封装凸块（未示出）或者用于互连到SOC（片上系统）上的其他宏的宏接口引脚（未示出）；低电压产生（包括低电压电荷泵电路）电路361和高电压产生（包括高电压电荷泵电路）电路362，它们用于为存储器阵列302, 312, 322和332提供用于编程和擦除操作的升高电压；用于读取和写入操作的、由存储器阵列302, 312, 322和332共享的非易失性操作控制器电路363；由存储器阵列302, 312, 322和332使用的低电压产生电路361；由存储器阵列302, 312, 322和332使用的高电压产生电路362；由管芯300上的模拟电路使用的模拟低电压电路359和模拟高电压电路360；全局电源开关(GPS)电路364；数据输出电路351；测试模式电路352；修调位活动电路353；修调位电路354；命令解码器电路355；数据输入电路356；功率序列控制器357；以及引脚接口358。电路块351-356、359-363在其块内具有局部电源开关。
使用修调位电路354存储在修调过程期间所用的位，由此配置、调整和/或优化闪存系统中的某些参数。这些位可包括非易失性配置位诸如算法参数和耐久性（擦除/编程周期数）数据保留规范配置位，以及非易失性修调位诸如向擦除栅28、控制栅26、源极线14施加的高电压范围的位；用于Vinh和Iprog（编程操作期间位线20的电流）的范围，诸如上表1-3中指定的范围；用于擦除和编程操作的温度操作范围和时序范围。
使用修调位活动电路353存储在闪存系统的正常操作期间所用的配置位。这些位可包括读取修调位，所述读取修调位用于配置某些参数，诸如读取修调；读取偏置；向位线20、字线22、擦除栅28和控制栅26施加的电压范围；用于配置基准单元电流的Icellref修调值；以及冗余配置。这些位还可包括读取配置参数，诸如读取低宽度、写入IO宽度、读取速度和功率模式。
硬断电
当通过来自用户的关闭命令来关闭整个系统时，诸如当用户按下电源按钮而关闭含有管芯300的移动设备时，可在管芯300上实现硬断电操作。
在管芯300的硬断电期间，以下部分断电：存储器区段390、数据输出电路351；测试模式电路352；修调位活动电路353；修调位电路354；命令解码器电路355；数据输入电路356；模拟低电压电路359；模拟高电压电路360；低电压产生电路361；高电压产生电路362；以及非易失性操作控制器电路363。下面描述用于协助断电模式的电路。
在管芯300的硬断电期间，以下部分保持通电：功率序列控制器357；引脚接口358；以及GPS电路364。
软断电
当通过来自操作系统或相似设备的关闭命令来关闭整个系统时，诸如当含有管芯300的移动设备的操作系统命令该系统关闭时，可在管芯300上实现软断电操作。下面描述用于协助断电模式的电路。
在管芯300的软断电期间，以下部分断电：存储器区段390、数据输出电路351；测试模式电路352；修调位电路354；命令解码器电路355；数据输入电路356；模拟低电压电路359；模拟高电压电路360；低电压产生电路361；高电压产生电路362；以及非易失性操作控制器电路363。
在管芯300的软断电期间，以下部分保持通电：修调位活动电路353；功率序列控制器357；引脚接口358；以及GPS电路364。
待机
当整个系统处于休眠模式时，诸如当含有管芯300的移动设备处于休眠模式时，可在管芯300上实现待机操作。
在管芯300的待机操作期间，以下部分断电：存储器区段390，但不包括阵列390的活动部分（例如阵列322）、行解码器323、列解码器324、高电压解码器344以及电源325和343；数据输出电路351；测试模式电路352；修调位电路354；数据输入电路356；模拟高电压电路360；高电压产生电路362；以及非易失性操作控制器电路363。下面描述用于协助断电模式的电路。
在管芯300的待机操作期间，以下部分保持通电：阵列322；行解码器323；列解码器324；高电压解码器344；电源343；电源325；修调位活动电路353；命令解码器电路355；功率序列控制器357；引脚接口358；模拟低电压电路359；低电压产生电路361；以及GPS电路364。
主动读取
当系统控制器（未示出）需要来自阵列390的数据时，可在管芯300上实现主动读取模式。由系统控制器对引脚接口358执行读取命令。
在管芯300的主动读取操作期间，以下部分断电：存储器区段390，但不包括阵列322（例如，该阵列平面需要数据）、行解码器323、列解码器324、电源325和343、高电压解码器WSHDR 344；测试模式电路352；修调位电路354；数据输入电路356；模拟高电压电路360；高电压产生电路362；以及非易失性操作控制器电路363。下面描述用于协助断电模式的电路。
在管芯300的主动读取操作期间，以下部分保持通电：阵列322；行解码器323；列解码器324；电源325和343；数据输出电路351；修调位活动电路353；命令解码器电路355；功率序列控制器357；引脚接口358；模拟低电压电路359；低电压产生电路361；以及GPS电路364。
测试模式
当设计者、制造商或其他人员希望测试管芯300时，可在管芯300上实现测试模式。
在管芯300的测试模式期间，以下部分断电：存储器区段390、数据输出电路351；数据输入电路356；模拟低电压电路359；模拟高电压电路360；低电压产生电路361；高电压产生电路362；以及非易失性操作控制器电路363。下面描述用于协助断电模式的电路。
在管芯300的测试模式期间，以下部分保持通电：测试模式电路352；修调位活动电路353；修调位电路354；命令解码器电路355；功率序列控制器357；引脚接口358；以及GPS电路364。
非易失性操作
非易失性操作是管芯300的正常操作模式。在这种模式中，可进行正常擦除、编程和读取操作。
在管芯300的非易失性操作期间，以下部分断电：存储器区段390，但不包括阵列390的所选择的部分（例如阵列322）、行解码器323、列解码器324、电源325和343、高电压解码器WSHDR 344；数据输出电路351；以及测试模式电路352。下面描述用于协助断电模式的电路。
在管芯300的非易失性操作期间，以下部分保持通电：阵列390的所选择的部分（例如阵列322）；行解码器323；列解码器324；高电压解码器344；电源325和343；修调位活动电路353；修调位电路354；命令解码器电路355；数据输入电路356；功率序列控制器357；引脚接口358；模拟低电压电路359；模拟高电压电路360；低电压产生电路361；高电压产生电路362；非易失性操作控制器电路363；以及GPS电路364。
用于断电的电路
图4A、图4B、图5A和图5B示出了在如上所讨论的管芯300的各个部分的断电期间所使用的NAND和反相器省电门电路。图4A/图4B和图5A/图5B中的门电路确保输出在断电模式中分别为已知的‘0’或‘1’状态。用于其他类型的门电路诸如NOR、XOR、复杂门的其他电路实施方案是相似的。
图4A示出了下拉2输入NAND门电路401。下拉门电路401在断电模式期间将输出节点441下拉至“0”状态（诸如接地电压）。在断电模式期间，开关421被打开（断开），这使电路431的节点411（顶部电源）与节点451（局部电源）断开连接。通过断电信号接通设备461（2输入NAND门的附加设备）以将节点441拉至“0”状态。
图4B示出了下拉反相器电路402。下拉电路402在断电模式期间将节点442下拉至“0”状态（诸如接地电压）。在断电模式期间，开关422被打开（断开），从而使电路432的节点412（顶部电源）与节点452（局部电源）断开连接。通过断电信号接通设备462（反相器的附加设备）以将节点442拉至“0”状态。
图5A示出了上拉2输入NAND电路501。上拉电路501在断电模式期间将节点541拉至“1”状态（诸如Vdd电压）。在断电模式期间，开关521被打开（断开），从而使电路531的节点511（顶部接地节点）与节点551（局部接地节点）断开连接。通过断电信号接通设备561以将节点541上拉至“1”状态。
图5B示出了上拉反相器电路502。上拉电路502在断电模式期间将节点542拉至“1”状态（诸如Vdd电压）。在断电模式期间，开关522被打开（断开），从而使电路532的节点512（顶部接地节点）与节点552（局部接地节点）断开连接。通过断电信号接通设备562以将节点542上拉至“1”状态。
选择解码电路
图6A、图6B、图7A、图7B、图8A和图8B示出了可按低功率关闭模式操作的选择解码电路的各种实施方案。
图6A示出了选择解码电路600，其包括NAND门601和反相器602, 603和604并且以符号方式显示。
与图6A、图6B、图7A、图7B、图8A、图8B和图9中那些相似的、采用其他类型门电路（诸如NOR和/或复杂门）的其他选择解码与块电路以相似方式实现。
图6B示出了晶体管级的选择解码电路600。在断电事件期间，希望使用如图4A、图4B、图5A和图5B中的省电门电路技术“保存”（保持）NAND门601及反相器602, 603和604的输出值，即使在断开电源VDD和接地GND之时。NAND门601和反相器603与电源门上拉电路501和上拉电路502相似。反相器门602和反相器604与电源门下拉电路401和下拉电路402相似。因此NAND门601以图6B中所示的方式通过开关631耦合到顶部接地节点630，该开关可以是图5A和图5B中的开关521或开关522的形式。耦合到接地省电线620（也标记为GND_PS）的节点630（顶部接地线）对应于图5A和图5B中的节点511或节点512。当开关631被打开（断开）时，NAND 601的输出将为“1”，并且将在开关631被打开时保持处于该状态。反相器603也通过开关631耦合到接地省电线620，并且将在断电模式期间输出“1”。因此，在断电事件期间，NAND门601和反相器603的输出将被上拉至“1”状态。
在断电事件期间，反相器604通过开关641耦合到顶部电源线节点640，该开关可以是图4A和图4B中的开关421或开关422的形式。耦合到VDD省电线611（也标记为VDD_PS）的节点640对应于图4A和图4B中的节点411或节点412。将VDD省电线611拉至“0”状态将致使反相器604的输出被“保存”为“0”。反相器602也耦合到VDD省电线611，并且将使其输出“保存”为“0”。因此，在断电事件期间，反相器602和604的输出将被下拉至“0”状态。
图7A示出了选择解码电路700，其包括NAND门701和反相器702, 703和704并且以符号方式显示。NAND门701和反相器703与电源门上拉电路501和上拉电路502相似（除了没有如图5B中的设备562）。反相器门702和反相器704与电源门下拉电路401和下拉电路402相似，除了没有如图5B的设备562。基本上，电路700仅需要第一电源门电路(NAND 701)而具有附加设备（图5A中的设备561）。
图7B示出了晶体管级的选择解码电路700。在断电事件期间，希望“保存”NAND门701及反相器702, 703和704的输出值，即使在断开电源VDD和接地GND之时。因此NAND门701以图7B中所示的方式通过开关731耦合到顶部接地线节点730，该开关可以是图5A和图5B中的开关521或开关522的形式。耦合到接地省电线720（也标记为GND_PS）的节点730对应于图5A和图5B中的节点511或节点512。当开关731被打开（断开）时，NAND 701的输出将为“1”，并且将在开关731被闭合时保持处于该状态。反相器703也耦合到接地省电线720，并且将在断电模式期间输出“1”。因此，在断电事件期间，NAND门701和反相器703的输出将被上拉至“1”状态。
在断电事件期间，反相器704通过开关741耦合到顶部电源线节点740，该开关可以是图4A和图4B中的开关421或开关422的形式。耦合到VDD省电线711（也标记为VDD_PS）的节点740对应于图4A和图4B中的节点411或节点412。将VDD省电线711拉至“0”状态将致使反相器704的输出被“保存”为“0”。反相器702也耦合到VDD省电线711，并且将使其输出“保存”为“0”。因此，在断电事件期间，反相器702和704的输出将被下拉至“0”状态。
图8A示出了选择解码电路800，其包括NAND门801和反相器802, 803和804并且以符号方式显示。
图8B示出了晶体管级的选择解码电路800。在断电事件期间，希望“保存”NAND门801及反相器802, 803和804的输出值，即使在断开电源VDD和接地GND之时。因此NAND门801以图8B中所示的方式通过开关831耦合到顶部接地线节点830，该开关可以是图5A和图5B中的开关521或开关522的形式。耦合到（局部）接地省电线820（也标记为GND_PS）的节点830对应于图5A和图5B中的节点511或节点512。当开关831被打开时，NAND 801的输出将为“1”，并且将在开关831被打开时保持处于该状态。反相器803也耦合到接地省电线820，并且将在断电模式期间输出“1”。因此，在断电事件期间，NAND门801和反相器803的输出将被上拉至“1”状态。
在断电事件期间，反相器804通过开关841耦合到顶部电源线节点840，该开关可以是图4A和图4B中的开关421或开关422的形式。耦合到（局部）VDD省电线811（也标记为VDD_PS）的节点840对应于图4A和图4B中的节点411或节点412。在开关841被打开（断开）时，反相器804的输出被“保存”为“0”。反相器802也耦合到VDD省电线811，并且将使其输出“保存”为“0”。因此，在断电事件期间，反相器802和804的输出将被下拉至“0”状态。
图8B还示出了本体线850（也标记为NWBULK），其为如图8B中所示的NAND门801及反相器802, 803和804中的某些晶体管提供公共本体电压。为使功率消耗最小化并使性能最大化而进行的本体偏置调制的实施方式如下。本体线850上的电压偏置高于断电或待机模式的电源VDD以减少泄漏，并且低于或等于活动模式的VDD以增强门电流驱动。
测试模式电路
图9示出了测试模式电路900，其包括如图所示的通过门901, 904, 907和908；NAND门902和905；以及反相器903和906。在断电操作期间，使用接地省电线920（也标记为GND_PS）、省电门上拉电路501或上拉电路502（图4A、图4B、图5A和图5B的电路技术）以及图6A、图6B、图7A、图7B、图8A和/或图8B的选择解码省电电路技术将NAND门902和905的输出上拉至“1”。在断电操作期间，使用VDD省电线910（也标记为VDD_PS）、省电门下拉电路401或下拉电路402（图4A、图4B、图5A和图5B的电路技术）以及图6A、图6B、图7A、图7B、图8A和/或图8B的技术将反相器903和906的输出下拉至“0”。
GPS电路
图10示出了全局电源开关电路1000，其包括以所示方式连接的PMOS晶体管1010和NMOS晶体管1020。当信号ENB_VDD_IP为低时，输出VDD_IP将与输入VDD_SYS相同。当信号DIS_VDD_IP为高时，输出VDD_IP将被下拉至VDD_IP_LOW。
局部电源开关电路
图11A示出了局部电源开关1101，其包括如图所示的PMOS晶体管。当信号ENB_VDD_PS为低时，输出VDD_PS将与输入VDD_SYS相同。
图11B示出了局部电源开关1102，其包括如图所示的NMOS晶体管。当信号EN_GND_PS为高时，输出GND_PS将被下拉至低（例如，接地）。
行解码器
图12示出了省电行解码器1200。行解码器1200包括NAND门1201、反相器1202以及电路块1203, 1204, 1213和1214。电路块1203包括PMOS 1203A、PMOS 1203C和NMOS 1203B。电路块1204包括PMOS 1204A和NMOS 1204B。电路块1213和1214分别与电路块1203和1204相似。在断电操作期间，使用省电上拉电路501或上拉电路502以及图6A、图6B、图7A、图7B、图8A和/或图8B的技术将NAND门1201及电路块1203和1213的输出上拉至“1”，并且使用省电下拉电路401或下拉电路402以及图6A、图6B、图7A、图7B、图8A和/或图8B的技术将反相器1202及电路块1204和1214的输出下拉至“0”。在断电操作期间，可关闭电源ZVDD 1230，从而引起整体省电。在断电操作期间，将节点1240和1241偏置在高电压‘1’处，使得晶体管1203C和1203B的源极与漏极之间的电压相同，从而引起整体省电。在断电操作期间，可将节点n阱1250偏置在高电压> ZVDD2 1220和ZVDD 1230处以增大反向本体-源电压，致使增大PMOS1203A和1204A的阈值电压，从而引起整体省电。
感测电路
图13示出了感测电路1300，其包括比较器1301、PMOS晶体管1302、NMOS晶体管1303和所选择的存储器单元1304。NMOS 1303耦合在存储器单元1304与比较器1301之间。比较器1301的正输入是PMOS晶体管1302与NMOS晶体管1303之间的节点，并且比较器1301的负输入是基准电压偏置信号。通过泄漏电流来偏置耦合到高电源的PMOS 1302，诸如以补偿阵列位线泄漏和/或因解码路径引起的泄漏（诸如来自晶体管直接门隧穿电流或结）。因此，不使用基准存储器单元读取来自所选择的存储器单元1304的数据。在该模式中，读取感测的有效基准基本上是接地基准电平（零电流电平），意味着存储器单元电流窗口（高（擦除）与低（编程）电流电平之间的差值）已朝接地电平偏移。意味着低电流电平在接地电平之下偏移。这可诸如通过以下方式实现：将存储器单元耦合栅偏置在零或负电压处，和/或诸如利用更高编程电压和/或利用更大编程电流和/或利用更长编程时间进行极深的编程，并且/或者将读取位线电压偏置在低电平处。
图14示出了对用于感测操作的基准电流（或基准单元电压）进行采样的方法的电路1400，由此将使用采样电流镜（或电压）而不是连续电流镜（或电压），从而引起省电。电路1400包括如图所示的采样PMOS晶体管1401、采样开关1402和1405、使能NMOS晶体管1403、基准元件1404（其可为电阻器、存储器单元、晶体管或其他元件）、基准保持电容器1406（这可为任选的）、浮动保持节点1410 VREFBIAS（在电容器的端子上）以及感测上拉PMOS晶体管1407（对于每条所选择的位线而言作为感测电路的一部分）。采样间隔例如为每0.2ms达0.2us，因此有效地将来自基准电流1404的有效功率消耗减少约2/2000的比率。晶体管1401, 1402, 1403, 1404, 1405在基准保持周期（不采样）期间断开，并且在采样周期期间接通以将基准元件1404上的偏置采样到浮动保持节点1410中。基准1504可由开关电容式电路产生(Req = 1/R*Freq)。
图15示出了对用于感测操作的基准电流（或基准单元电压）进行采样的电路1500，由此将使用采样电流镜（或电压）而不是连续电流镜（或电压），从而引起省电。电路1500包括如图所示的采样PMOS晶体管1501、采样开关1502和1505、使能NMOS晶体管1503、基准元件1504（其可为电阻器、存储器单元、晶体管或其他元件）、基准保持电容器1506、浮动保持节点1510（在电容器1506的端子上）、运算放大器1507以及感测上拉PMOS晶体管1508（对于每条所选择的位线而言作为感测电路的一部分）。采样间隔例如为每0.2ms达2us，因此有效地将来自基准电流1504的有效功率消耗减少约2/200的比率。晶体管1501、1502、1503、1504、1505在基准保持周期（不采样）期间断开，并且在采样周期期间接通以将基准元件1504上的偏置采样到浮动保持节点1510中。使用运算放大器1507将保持基准偏置（电容器1506上的电压）驱动到多个感测晶体管1508的栅极中。
读取路径
图16示出了为省电而在读取操作期间对闪存系统1600的读取解码路径调制实施方案。闪存系统1600实现引起整体省电的特征，具体地讲，如果读取的地址与前一周期期间读取的地址相同，则不进行感测操作。
将当前读取操作的读取地址置于缓冲器1602中。将前一读取操作的地址置于缓冲器1601中。比较器1603对存储在缓冲器1601中的地址和存储在缓冲器1601中的地址进行比较。如果它们是相同的地址，则将使能信号发送至缓冲器1608，该缓冲器输出与前一操作期间相同的输出数据。如果它们是不同的地址，则将读取使能信号发送至行解码器1605和列解码器1606，并且将使用感测电路1607在阵列1604中进行正常读取操作。在另一个实施方案中，如果感测电路1607输出的数据与数据输出电路1608中所保持的数据相同，则不切换DOUT，从而在不进行DOUT切换时省电。
地址/数据编码/解码/加扰
在通过编码/解码/加扰地址和/或数据来省电的方法中，使用特定寻址和/或数据访问方法来省电。在用于地址编码/解码/加扰的实施方案中，对于从所选择的行和所选择的列处开始的N个数量的字而言，在列（位线）方向上利用连续寻址（地址递增）来连续地读取连续字序列。诸如以下：字1-4连续地位于行1-4上，下一字2-8连续地位于下一所选择的列的行1-4上，并且以此方式一直重复。就该例子而言，阵列单元扇区包括四行。在用于数据编码/解码/加扰的另一个实施方案中，使用主要是‘0’的状态，意味着在存储之前字中的‘1’数据大部分将被转换为字中主要是‘0’的数据。其他地址加扰诸如通过对列地址进行加扰来体现。其他地址加扰是可能的，诸如通过切换高阶行地址排序。
电源门类型
图17示出了各种门符号和各种配置。
第一行示出了作为标准门的NOR门1701、NAND门1702和反相器1703。
第二行示出了具有VDDin电压源和GNDin接地电位的NOR门1701、NAND门1702和反相器1703。
第三行示出了具有VDDin电压源的NOR门1701、NAND门1702和反相器1703。
第四行示出了具有GNDin接地电位的NOR门1701、NAND门1702和反相器1703。
第五行示出了具有VDDin电压源的NOR门1701、NAND门1702和反相器1703，它们连接到下拉电路401或下拉电路402以将设备的输出驱动到“0”。
第六行示出了具有VDDin电压源的NOR门1701、NAND门1702和反相器1703，它们连接到上拉电路501或上拉电路502以将设备的输出驱动到“1”。

Claims (49)

1.一种非易失性存储器设备，包括：
能够以关闭模式操作的第一电路，其中在关闭模式期间：
用于所述第一电路的电源被关闭；
所述第一电路中的第一节点选择性地连接到第二电路，所述第二电路将所述第一节点驱动到高电平；以及
所述第一电路中的第二节点选择性地连接到第三电路，所述第三电路将所述第二节点驱动到低电平。
2.根据权利要求1所述的存储器设备，其中所述第一电路是解码器电路。
3.根据权利要求1所述的存储器设备，其中所述第一电路是测试模式电路。
4.根据权利要求2所述的存储器设备，还包括本体电压，所述本体电压耦合到所述解码器电路中的一个或多个晶体管的本体。
5.根据权利要求2所述的存储器设备，其中所述解码器电路包括行解码器电路。
6.根据权利要求1所述的存储器设备，其中所述第一节点通过第一开关选择性地连接到所述第二电路。
7.根据权利要求6所述的存储器设备，其中所述第二节点通过第二开关选择性地连接到所述第三电路。
8.根据权利要求1所述的存储器设备，其中所述第一电路中的第三节点选择性地连接到所述第二电路，所述第二电路将所述第三节点驱动到高电平。
9.根据权利要求1所述的存储器设备，其中所述第一电路中的第四节点选择性地连接到所述第三电路，所述第三电路将所述第四节点驱动到低电平。
10.根据权利要求8所述的存储器设备，其中所述第一电路中的第四节点选择性地连接到所述第三电路，所述第三电路将所述第四节点驱动到低电平。
11.根据权利要求1所述的方法，其中所述第一节点和所述第二节点从关闭模式到活动模式保持相同的电平。
12.一种在包括第一电路的非易失性存储器设备中执行关闭模式的方法，所述方法包括：
使指示所述关闭模式的信号生效；
响应于所述信号，来关闭用于所述第一电路的电源；
将所述第一电路中的第一节点选择性地连接到第二电路，所述第二电路将所述第一节点驱动到高电平；以及
将所述第一电路中的第二节点选择性地连接到第三电路，所述第三电路将所述第二节点驱动到低电平。
13.根据权利要求12所述的方法，其中所述第一电路是解码器电路。
14.根据权利要求12所述的方法，其中所述第一电路是测试模式电路。
15.根据权利要求13所述的方法，还包括将本体电压耦合到所述解码器电路中的一个或多个晶体管的本体。
16.根据权利要求13所述的方法，其中所述解码器电路包括行解码器电路。
17.根据权利要求12所述的方法，其中将所述第一节点选择性地连接到所述第二电路的步骤包括闭合第一开关。
18.根据权利要求17所述的方法，其中将所述第二节点选择性地连接到所述第三电路的步骤包括闭合第二开关。
19.根据权利要求12所述的方法，还包括将所述第一电路中的第三节点选择性地连接到所述第二电路以将所述第三节点驱动到高电平。
20.根据权利要求12所述的方法，还包括将所述第一电路中的第四节点选择性地连接到所述第三电路以将所述第四节点驱动到低电平。
21.根据权利要求19所述的方法，还包括将所述第一电路中的第四节点选择性地连接到所述第三电路以将所述第四节点驱动到低电平。
22.根据权利要求12所述的方法，其中所述第一节点和所述第二节点从关闭模式到活动模式保持相同的电平。
23.一种在包括第一电路的非易失性存储器设备中执行关闭模式的方法，所述方法包括：
使指示所述关闭模式的信号生效；
响应于所述信号，来关闭用于所述第一电路的电源；
将所述第一电路中的第一节点选择性地连接到第二电路，所述第二电路将所述第一节点驱动到高电平；以及
将所述第一电路中的第二节点选择性地连接到第三电路，所述第三电路将所述第二节点驱动到低电平，
其中所述第一节点和所述第二节点从关闭模式到活动模式保持相同的电平。
24. 根据权利要求23所述的方法，还包括：
使包括以下的电路块的关闭模式生效：阵列、行解码器、列解码器、高电压解码器、感测块、数据输出块、测试模式块、修调位活动块、修调位块、命令解码器、数据输入块、模拟低电压块、模拟高电压块、非易失性控制器，以及
在硬断电模式期间不使包括以下的电路块的所述关闭模式生效：功率序列控制器、引脚接口和全局电源开关。
25. 根据权利要求23所述的方法，还包括：
使包括以下的电路块的所述关闭模式生效：阵列的一部分、行解码器的一部分、列解码器的一部分、高电压解码器的一部分、感测块的一部分、数据输出块、测试模式块、修调位块、数据输入块、模拟高电压块、非易失性控制器，以及
在待机模式下不使包括以下的电路块的所述关闭模式生效：修调位活动块、命令解码器、模拟低电压块、功率序列控制器、引脚接口和全局电源开关。
26. 根据权利要求23所述的方法，还包括：
使包括以下的电路块的所述关闭模式生效：阵列的一部分、行解码器的一部分、列解码器的一部分、高电压解码器的一部分、感测块的一部分、测试模式块、修调位块、数据输入块、模拟高电压块、非易失性控制器，以及
在所述活动模式下不使包括以下的电路块的所述关闭模式生效：数据输出块、修调位活动块、命令解码器、模拟低电压块、功率序列控制器、引脚接口和全局电源开关。
27. 根据权利要求23所述的方法，还包括：
使包括以下的电路块的所述关闭模式生效：阵列的一部分、行解码器的一部分、列解码器的一部分、高电压解码器的一部分、感测块、数据输出块、测试模式块，以及
在所述非易失性操作模式下不使包括以下的电路块的所述关闭模式生效：修调位活动块、修调位块、命令解码器、数据输入块、模拟低电压块、模拟高电压块、非易失性控制器、功率序列控制器、引脚接口和全局电源开关。
28.一种非易失性存储器设备，包括：
第一设备，所述第一设备具有耦合到高电源的第一端子以及耦合到比较器的第一端子的第二端子；
第二设备，所述第二设备耦合到第一设备的第二端子并且耦合到所述比较器的第一端子，所述第二设备还耦合到所选择的存储器单元以及
耦合到基准电压电平的所述比较器的第二端子。
29.根据权利要求28所述的设备，其中所述存储器设备包括分裂栅闪存存储器单元的阵列。
30.根据权利要求29所述的设备，其中所选择的存储器单元的编程状态的单元读取电流电平接近或低于零电流电平。
31.根据权利要求30所述的设备，其中所述存储器单元使用深编程状态来编程。
32.根据权利要求31所述的设备，其中所述存储器单元的所述耦合栅被偏置在零伏或负电压处。
33.一种操作非易失性存储器设备的方法，包括：
对浮动保持节点中的基准电流或电压进行时间采样以获得保持电压；
在感测电路中施加所述保持电压。
34.根据权利要求33所述的设备，其中所述感测电路包括感测上拉PMOS晶体管。
35.根据权利要求33所述的设备，其中所述保持基准节点位于电容器上。
36.根据权利要求33所述的设备，还包括分裂栅存储器单元的阵列。
37.根据权利要求33所述的设备，还包括采样PMOS晶体管。
38.根据权利要求33所述的设备，还包括基准元件。
39.根据权利要求所述的设备，其中所述基准元件是存储器单元、电阻器或电容器。
40.根据权利要求33所述的设备，其中运算放大器将所述保持基准电压施加到所述感测电路中。
41.一种操作非易失性存储器的方法，包括：
将读取地址与前一读取地址进行比较；
如果找到匹配，则不对所述存储器执行读取；
将当前数据与前一数据进行比较；以及
如果找到匹配，则不执行数据输出切换。
42.根据权利要求41所述的方法，其中所述阵列包括分裂栅存储器单元的阵列。
43.根据权利要求42所述的方法，其中在存储器单元的耦合栅和字线上施加偏置。
44.一种操作非易失性存储器的方法，包括：
在从所选择的行和所选择的列处开始的存储器阵列的列方向上利用连续寻址来读取。
45.根据权利要求44所述的方法，包括：
对N个字执行第一连续列读取；
对从所述第一连续列读取的行以及自所述第一连续列读取的列起的下一列处开始的N个字执行第二连续列读取。
46.根据权利要求44所述的方法，其中所述阵列包括分裂栅存储器单元。
47.根据权利要求45所述的方法，其中在存储器单元的耦合栅和字线上施加偏置。
48.根据权利要求44所述的方法，还包括：对用于连续读取的列地址进行加扰。
49.根据权利要求44所述的方法，还包括对用于连续读取的行地址进行加扰。
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