TWI497512B - 快閃記憶體的驗證裝置 - Google Patents

Description

快閃記憶體的驗證裝置

本發明是有關於一種驗證裝置，且特別是有關於一種快閃記憶體的驗證裝置。

快閃記憶體(Flash Memory)元件由於具有可多次進行資料之存入、讀取、抹除等動作，且存入之資料在斷電後也不會消失之優點，所以已成為個人電腦和電子設備所廣泛採用的一種非揮發性記憶體元件。

典型的快閃記憶體的記憶胞係以摻雜的多晶矽製作浮置閘極(Floating Gate)與控制閘極(Control Gate)。而且，控制閘極係直接設置在浮置閘極上，浮置閘極與控制閘極之間以介電層相隔，而浮置閘極與基底間以穿隧氧化層(Tunneling Oxide)相隔(亦即所謂堆疊閘極快閃記憶體)。

當對快閃記憶體進行資料寫入之操作時，係藉由於控制閘極與源極/汲極區施加偏壓，以使電子注入浮置閘極中。在讀取快閃記憶體中的資料時，係於控制閘極上施加一工作電壓，此時浮置閘極的帶電狀態會影響其下通道(Channel)的開/關，而此通道 之開/關即為判讀資料值「0」或「1」之依據。當快閃記憶體在進行資料之抹除時，係將基底、汲(源)極區或控制閘極的相對電位提高，並利用穿隧效應使電子由浮置閘極穿過穿隧氧化層而排至基底或汲(源)極中(即Substrate Erase或Drain(Source)Side Erase)，或是穿過介電層而排至控制閘極中。

對於快閃記憶體而言，其通常以通道熱電子(Channel Hot-Electron，CHE)注入模式進行程式化，並且利用F-N(Fowler-Nordheim)穿隧模式將電子從浮置閘極經由穿隧氧化層拉出至通道中以進行抹除。然而，使用F-N穿隧模式抹除快閃記憶體中的資料時，由於從浮置閘極排出的電子數量不易控制，故易使浮置閘極排出過多電子而帶有正電荷而產生所謂之過度抹除(Over-Erase)，並導致起始電壓分佈變廣與位元線漏電流。而當此過度抹除現象太過嚴重時，甚至會使浮置閘極下方之通道在控制閘極未加工作電壓時即持續呈導通狀態，並導致資料之誤判。

本發明提供一種快閃記憶體的驗證裝置，其可用以驗證快閃記憶體的過度抹除現象。

本發明提出一種快閃記憶體的驗證裝置，包括測試控制器以及放電電路。測試控制器提供電源電壓，並且用以驗證快閃記憶體的抹除操作。放電電路耦接測試控制器與快閃記憶體。放電電路受控於測試控制器而決定是否致能，並且於致能時提供放 電路徑。其中，測試控制器發出抹除指令以使快閃記憶體進行抹除操作，並且在快閃記憶體進行抹除操作的抹除期間內停止提供電源電壓並且致能放電電路，使得快閃記憶體經由放電路徑進行放電，藉以檢查快閃記憶體是否發生過度抹除。

在本發明一實施例中，快閃記憶體具有電源端，放電電路包括放電開關以及第一電阻。放電開關的第一端耦接電源端，且放電開關的控制端接收測試控制器的第一控制訊號，其中放電開關依據第一控制訊號而導通或截止。第一電阻的一端耦接放電開關的第二端，且第一電阻的另一端耦接接地電壓。

在本發明一實施例中，測試控制器依序地在抹除期間內的多個時間點停止提供電源電壓並且導通放電開關，以分別檢查在所述多個時間點下是否發生過度抹除。

基於上述，本發明實施例提出一種快閃記憶體的驗證裝置，其可藉由在抹除期間內的多個時間點下控制電源電壓的提供以及放電電路的禁致能，以驗證快閃記憶體在抹除期間內的某些特定時間點下是否會發生過度抹除的現象，進而有效地提升驗證的準確性。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

10‧‧‧快閃記憶體

12‧‧‧啟動重置電路

14‧‧‧記憶體電路

100、300、400、600、700‧‧‧驗證裝置

310、610‧‧‧測試控制器

312、612‧‧‧電源單元

320、420、620‧‧‧放電電路

422‧‧‧放電開關

424、734‧‧‧電阻

630、730‧‧‧特性調整電路

732‧‧‧供電開關

736‧‧‧電容單元

C1~Cn‧‧‧電容

CS1‧‧‧第一控制訊號

CS2‧‧‧第二控制訊號

CUV1、CUV2‧‧‧特性曲線

ES1~ES4‧‧‧階段

DBUS‧‧‧資料匯流排

SW1~SWn‧‧‧開關

t0~tn‧‧‧時間點

TD1‧‧‧第一放電期間

TD2‧‧‧第二放電期間

TE‧‧‧抹除期間

TO、TO1、TO2‧‧‧啟動期間

TP1‧‧‧第一預設期間

TP2‧‧‧第二預設期間

TI‧‧‧初始化期間

TS‧‧‧電源準備期間

VCC‧‧‧工作電壓

VDD‧‧‧電源電壓

V1、V1’‧‧‧位準

VL‧‧‧低位準

VI‧‧‧初始化位準

VW‧‧‧工作位準

VWL‧‧‧最低工作位準

圖1為一種快閃記憶體的驗證裝置的示意圖。

圖2為本發明一實施例之快閃記憶體進行抹除操作的訊號示 意圖。

圖3為本發明一實施例之快閃記憶體的驗證裝置的示意圖。

圖4為依照圖3實施例之快閃記憶體的驗證裝置的電路示意圖。

圖5為本發明另一實施例之快閃記憶體的驗證裝置的示意圖。

圖6為快閃記憶體的電源啟動重置特性的示意圖。

圖7為依照圖5實施例之快閃記憶體的驗證裝置的電路示意圖。

圖8為本發明一實施例之從不同電壓位準啟動時的電源啟動重置特性的示意圖。

圖9為本發明一實施例之不同充電速率下的電源啟動重置特性的示意圖。

圖1為一種快閃記憶體的驗證裝置的示意圖。一般快閃記憶體的製造商都會在出貨前利用如圖1所示之驗證裝置100來驗證快閃記憶體的抹除操作。請參照圖1，驗證裝置100可提供電源電壓VDD予快閃記憶體10，使得快閃記憶體10的啟動重置電路12反應於所接收之電源電壓VDD而產生工作電壓VCC。接著，快閃記憶體10的記憶體電路14會依據啟動重置電路12所產生的工作電壓VCC而進行初始化並啟動，以令快閃記憶體10可正常 地進行讀取、寫入以及抹除的操作。

對於快閃記憶體10的抹除操作驗證而言，在快閃記憶體10啟動後，驗證裝置100可經由資料匯流排DBUS發出抹除指令至快閃記憶體10，使得快閃記憶體10依據所接收的抹除指令而進行對應的抹除操作。接著，在執行完抹除操作後，驗證裝置100可讀取記憶體電路14中被抹除之區段(sector)或區塊(block)的資料，藉以判斷快閃記憶體10的抹除操作為通過(pass)或失效(fail)。

更進一步地說，圖2為本發明一實施例之快閃記憶體進行抹除操作的訊號示意圖。請同時參照圖1與圖2，一般而言，快閃記憶體10通常需要約30 ms至300 ms的抹除期間TE以進行完整的抹除操作。在抹除期間TE內，快閃記憶體10會依據抹除指令而執行多個不同階段(如ES1~ES4)的抹除動作，藉以完整地對一個區段或區塊進行資料的抹除。

然而，驗證裝置100僅能驗證在抹除期間TE經過之後，對應被抹除的區段或區塊的資料是否符合預期來判斷抹除操作為通過或失效。換言之，驗證裝置100並無法針對抹除期間內的不同時間點下的抹除操作進行驗證。如此一來，有些具有缺陷的快閃記憶體即難以被驗證出。

舉例來說，若是在抹除期間TE內，快閃記憶體10突然斷電，則在記憶體電路14中對應被抹除之記憶胞的抹除操作可能會因排出過多的電子而帶有正電荷，亦即發生了過度抹除(over-erase)的現象，並可能會使得快閃記憶體10在重新啟動後的 讀寫操作失效。其中，快閃記憶體10的製程、電路設計以及抹除指令的設計等考量皆可能會影響過度抹除現象的發生機率。

在實際應用中，設計者於設計及模擬的階段仍難以發現會否發生過度抹除的現象，然而，在後續的驗證中，由於驗證裝置100並無法在抹除期間TE內對快閃記憶體10進行驗證，因此無法檢測出上述之過度抹除的現象。

為了解決上述問題，本實施例更提出一種驗證裝置的架構，如圖3所示。圖3為本發明一實施例之快閃記憶體的驗證裝置的示意圖。請參照圖3，驗證裝置300包括測試控制器310以及放電電路320。測試控制器310提供電源電壓VDD，並且用以驗證快閃記憶體10的讀取、寫入及抹除操作。放電電路320耦接測試控制器310與快閃記憶體10，其中放電電路320受控於測試控制器310而決定是否致能，並且於致能時提供快閃記憶體10一放電路徑。

請同時參照圖2與圖3，當驗證裝置300對快閃記憶體10進行抹除操作的驗證時，測試控制器310會發出抹除指令以使快閃記憶體10進行抹除操作。在快閃記憶體10進行抹除操作的抹除期間TE內，測試控制器310會於特定時間點(如t0~tn)下停止提供電源電壓VDD並且致能放電電路320，使得快閃記憶體10經由放電電路320所提供的放電路徑進行放電，以在所述之特定時間點下，將工作電壓VCC快速地降至低位準來關閉快閃記憶體10。接著，測試控制器310會檢查記憶體電路14中的各個記憶胞 的訊號是否符合預期值，藉以驗證在抹除期間TE內的該特定時間點下的抹除操作是否發生過度抹除的現象。

為了更清楚地說明本發明實施例，圖4為依照圖3實施例之快閃記憶體的驗證裝置的電路示意圖。請參照圖4，驗證裝置400包括測試控制器310以及放電電路420。其中，放電電路包括放電開關422以及電阻424。在本實施例中，放電開關422的第一端耦接快閃記憶體10的電源端PT，並且放電開關422的控制端接收測試控制器310所輸出的第一控制訊號CS1，其中放電開關422依據第一控制訊號CS1而導通或截止。電阻424的一端耦接放電開關422的第二端，並且電阻424的另一端耦接接地電壓GND。於此，放電開關422雖繪示以BJT電晶體為例。但是在其他實施例中，所述之放電開關422亦可利用MOS電晶體來實現，本發明不以此為限。

在本實施例中，根據放電電路420的架構，測試控制器310可將第一控制訊號CS1輸出至BJT電晶體的基極以分別利用致能與禁能的第一控制訊號CS1來控制放電開關422的導通或截止。更進一步地說，測試控制器310可依序地在抹除期間TE內的多個時間點t0~tn分別停止提供電源電壓VDD並且導通放電開關422，以檢查快閃記憶體10的抹除操作進行至抹除期間TE內之特定的時間點t0~tn時，是否會使得快閃記憶體10發生過度抹除的現象。其中，設計者可依固定時間間隔來設定各個時間點t0~tn，例如每隔1ms進行一次驗證。或者，設計者亦可依據設計需求而 在抹除期間TE內設定部分的時間點t0~tn之間具有較小的時間間隔，藉以在某些特定較易發生過度抹除的時間點進行較為精確的驗證動作。舉例來說，一般快閃記憶體10會在階段ES1與ES2交接的期間較容易發生過度抹除的現象，因此設計者可針對此期間以較小的時間間隔來設定驗證的時間點t0~tn。換言之，本發明之驗證裝置400可用以驗證在抹除期間TE內的任一時間點下的抹除操作是否會發生過度抹除的現象。

此外，在另一實施例中，測試控制器310亦可隨機地選取抹除期間TE內的數個時間點而停止提供電源電壓VDD並且導通放電開關422，以使測試控制器310檢查快閃記憶體10在所選取到的時間點下是否會發生過度抹除的現象，藉以在不顯著影響驗證準確性的情況下，有效地降低驗證抹除操作所需耗費的時間。

請再參照圖1，在驗證裝置100中，除了對快閃記憶體10的抹除操作驗證會有如前述之問題外。驗證裝置100對快閃記憶體10的讀寫操作驗證亦有相當大的限制，而使得讀寫操作驗證的準確度難以提升。

具體而言，當快閃記憶體10配置於不同的電子裝置時，快閃記憶體10的電源啟動重置(power-on reset)特性會根據所對應的電子裝置之操作規格與電路組態而有所改變。所述之電源啟動重置特性的改變即可能會對記憶體電路14的初始化或讀寫操作造成影響，進而使快閃記憶體10的讀取與寫入發生異常。然而，此類型的異常狀態通常難以利用驗證裝置100檢測出。

以下，簡單地就快閃記憶體10的電源啟動重置特性進行說明，其中快閃記憶體10的電源啟動重置特性如圖5所示。請同時參照圖1與圖5，在快閃記憶體10接收到電源電壓VDD時，啟動重置電路12會在啟動期間TO內反應於電源電壓VDD而產生從低位準VL(例如0V)逐漸提升至工作位準VW(例如3V)的工作電壓VCC，其中記憶體電路14會在工作電壓VCC從低位準VL提升至初始化位準VI的期間內(即初始化期間TI)進行初始化，並於工作電壓VCC超過初始化位準VI時結束初始化的動作。在啟動期間TO之後，工作電壓VCC則穩定地維持於工作位準VW。

一般而言，快閃記憶體10在工作電壓VCC達到最低工作位準VWL並經過一段第一預設期間TP1(例如10微秒(μs))後即可成功地進行讀取操作，並且快閃記憶體10在工作電壓VCC達到初始化位準VI(即完成初始化)並經過一段第二預設期間TP2(例如1毫秒(ms))後即可成功地進行寫入操作。因此，快閃記憶體10可根據對應的電子裝置的存取需求，而在其工作電壓VCC尚未到達工作位準VW時進行第一次讀取或寫入。然而，值得注意的是，快閃記憶體10實際可成功進行第一次讀取操作與第一次寫入操作的時間點會受到電路設計或製程等因素影響而有所變動。

當驗證裝置100驗證快閃記憶體10時，驗證裝置100會利用一段電源準備期間TS穩定其所提供的電源電壓VDD，並且在所提供的電源電壓VDD穩定後才發出讀取指令或寫入指令來驗 證快閃記憶體10，藉以避免因為電源電壓VDD不穩而造成快閃記憶體10的驗證錯誤。其中，電源準備期間TS通常需要數十毫秒至數百毫秒的時間。相較之下，快閃記憶體10在啟動後，其啟動期間TO僅需數微秒至數毫秒的時間。因此，在經過電源準備期間TS後，工作電壓VCC通常已被穩定地維持於工作位準VW。

換言之，驗證裝置100僅能夠在電源準備期間TS之後，對操作於穩定的工作電壓VCC下之快閃記憶體10進行讀寫操作的驗證，而無法針對快閃記憶體10在啟動期間TO內的第一次讀寫操作進行驗證。因此，驗證裝置100並無法測出快閃記憶體10在啟動期間TO內成功地進行第一次讀取/第一次寫入的時間點。

另一方面，在快閃記憶體10配置於不同規格或種類的電子裝置中時，由於快閃記憶體10之電源端的等效電容會受到不同的操作規格及電路組態的影響而有所改變，因而使得快閃記憶體10的充電速率受到影響，其中快閃記憶體10的充電速率係指工作電壓VCC從低位準VL提升至工作位準VW所需的時間。充電速率的差異則會直接地影響到快閃記憶體的初始化期間TI的長短，而不同的初始化期間TI即可能會導致記憶體電路14的初始化錯誤，進而造成快閃記憶體10的讀寫操作異常。

此外，當快閃記憶體10於正常操作的期間被關閉時，工作電壓VCC會從工作位準VW逐漸降至低位準VL，以使快閃記憶體10再次啟動時，可在工作電壓VCC提升至初始化位準VI之前進行初始化的動作。換言之，記憶體電路14需在工作電壓VCC 低於初始化位準VI的狀態下啟動才會進行初始化的動作。然而，由於初始化位準VI可能會因電路設計或製程的影響而偏離預期的設計值，而初始化位準VI的偏移則可能會使得快閃記憶體10的操作發生非預期的錯誤。例如，當快閃記憶體10在工作電壓VCC尚未降至初始化位準VI即再度啟動時，快閃記憶體10即會因為並未進行初始化的動作而造成讀寫操作異常。因此，如何驗證初始化位準VI的實際值也是相當重要的問題。

由此可知，快閃記憶體10可成功進行第一次讀取/寫入的時間、充電速率以及初始化位準等電源啟動重置特性的變數皆係影響快閃記憶體10讀寫操作的重要因素。然而，驗證裝置100僅能就快閃記憶體10的預設規格進行驗證，而無法針對上述之各個變數加以驗證。

為了解決上述問題，本實施例提出一種驗證裝置的架構，如圖6所示。圖6為本發明一實施例之快閃記憶體的驗證裝置的示意圖。請參照圖6，驗證裝置600包括測試控制器610、放電電路620以及特性調整電路630。測試控制器610提供電源電壓VDD，並且用以驗證快閃記憶體10的讀取、寫入及抹除操作。放電電路620耦接測試控制器610與快閃記憶體10，其中放電電路620受控於測試控制器610而決定是否致能，並且於致能時提供快閃記憶體10一放電路徑。特性調整電路630耦接於測試控制器610與快閃記憶體10之間，受控於測試控制器610而決定是否致能，並於致能時將電源電壓VDD提供至快閃記憶體10。

在本實施例中，驗證裝置600除了可利用上述實施例之驗證方式來驗證快閃記憶體10在抹除期間內的抹除操作外，驗證裝置600還可用以驗證快閃記憶體10在不同的電源啟動重置特性下的讀寫操作。詳細而言，在驗證裝置600接上待測的快閃記憶體10以啟動驗證的機制時，測試控制器610的電源單元612會輸出電源電壓VDD，並且在一段電源準備期間內進行穩定電源電壓VDD的動作。其中，電源單元612係經由特性調整電路630耦接至快閃記憶體10以提供電源電壓VDD。由於特性調整電路630具有類似開關的功能，因此在其未被致能時並不會將電源電壓VDD提供至快閃記憶體10。換言之，快閃記憶體10並不會在電源準備期間內被電源電壓VDD所啟動。

在經過電源準備期間後，測試控制器610致能特性調整電路630，使得特性調整電路630將電源電壓VDD提供至快閃記憶體10，以使啟動重置電路12反應於電源電壓VDD而產生工作電壓VCC，並據以使記憶體電路14進行初始化並啟動。在本實施例中，由於電源單元612已在快閃記憶體10啟動前的電源準備期間內將電源電壓VDD調整至穩定的狀態，因此測試控制器610可於快閃記憶體10啟動時立即地發出讀取指令或寫入指令來驗證快閃記憶體10的讀寫操作。

更具體地說，請同時參照圖5與圖6，由於電源電壓VDD在快閃記憶體10啟動之前即被調整至穩定，因此測試控制器610可在啟動期間TO內的多個時間點發出讀取指令，以驗證快閃記憶 體10於啟動期間TO內的第一次讀取通過的時間點。相似地，測試控制器610亦可在啟動期間TO內的多個時間點發出寫入指令，以驗證快閃記憶體10於啟動期間TO內的第一次寫入通過的時間點。舉例來說，當測試裝置600進行快閃記憶體10的讀取操作驗證時，測試控制器610可在初始化完成後，以固定的間隔時間(例如1μs)發出讀取指令，並且根據快閃記憶體10的讀取結果來驗證快閃記憶體10的第一次讀取通過的時間點。相似地，當驗證裝置600進行快閃記憶體10的寫入操作驗證時，測試控制器610可在初始化完成後，以固定的間隔時間發出寫入指令，並且根據快閃記憶體10的寫入結果來驗證快閃記憶體10的第一次寫入通過的時間點。

圖7為依照圖6實施例之快閃記憶體的驗證裝置的電路示意圖。請參照圖7，驗證裝置700包括測試控制器610、放電電路420以及特性調整電路730。其中，放電電路包括放電開關422以及電阻424。特性調整電路730包括供電開關732、電阻734以及電容單元736。

在本實施例中，放電開關422的第一端耦接電源端PT，並且放電開關422的控制端接收測試控制器610所輸出的第一控制訊號CS1，其中放電開關422依據第一控制訊號CS1而導通或截止。電阻424的一端耦接放電開關422的第二端，並且電阻424的另一端耦接接地電壓GND。於此，供電開關732雖繪示以BJT電晶體為例，但在其他實施例中，供電開關732亦可利用MOS電 晶體來實現，本發明不以此為限。此外，本實施例之放電電路420的電路動作及相關說明請參照上述圖4實施例，於此不再贅述。

在本實施例中，根據特性調整電路730的電路架構，測試控制器610可將第二控制訊號CS2輸出至供電開關732的基極來控制供電開關732的導通或截止。更進一步地說，測試控制器610會在電源單元512可提供穩定的電源電壓VDD後，輸出致能的第二控制訊號CS2以導通供電開關732，並據以將電源電壓VDD提供至快閃記憶體10，以實現上述實施例所述之快閃記憶體10的第一次讀取/寫入的驗證。

另一方面，驗證裝置700可更進一步地驗證快閃記憶體10的初始化位準的實際值以及快閃記憶體10在工作電壓VCC位於不同充電速率下的讀寫操作。首先，就利用驗證裝置700驗證快閃記憶體10的初始化位準的實際值的驗證操作來進行說明。

請同時參照圖7與圖8，其中，圖8為本發明一實施例從不同電壓位準啟動時的電源啟動重置特性的示意圖。在驗證快閃記憶體10的初始化位準時，首先，測試控制器610會先依據前述之方式提供電源電壓VDD，使得快閃記憶體10的工作電壓VCC提升至工作位準VW。在工作電壓VCC提升至工作位準VW後，測試控制器610輸出禁能的第二控制訊號CS2截止供電開關732，使得快閃記憶體10經由電阻734而放電，而令工作電壓VCC逐漸降低。

在本實施例中，使用者可藉由控制放電期間的長短來調 整快閃記憶體10啟動時之工作電壓VCC的起始位準，以使驗證裝置700驗證快閃記憶體10於不同的起始位準下啟動的讀寫操作狀態。更具體地說，在驗證裝置700中，特性調整電路730中的電阻424可提供快閃記憶體10放電的路徑，使得快閃記憶體10可在電源電壓VDD關閉的期間內線性地進行放電，因此使用者可藉由禁能第一控制訊號CS1的時間長短來控制工作電壓VCC的起始位準。藉此，使用者可依據快閃記憶體10在不同起始位準下啟動的讀寫操作狀態是否異常而判斷初始化位準VI的實際值。

舉例來說，測試控制器610可經設定而禁能第二控制訊號CS2一段第一放電期間TD1，以使工作電壓VCC的位準在第一放電期間TD1內從工作位準VW逐漸降至第一位準V1，並且於第一放電期間TD1後重新致能第二控制訊號CS2。在第一放電期間TD1後，測試控制器610會致能第二控制訊號CS2而導通供電開關422，藉以重新啟動快閃記憶體10，並且發出讀取指令或寫入指令以驗證快閃記憶體10從位準V1啟動時的讀寫操作。此時，由於位準V1低於實際的初始化位準VI，快閃記憶體10重新進行初始化，因此驗證裝置700會判斷快閃記憶體10於此測試條件下可正常進行新的讀寫操作。

相似地，測試控制器610可經設定而會利用類似上述之方式來控制快閃記憶體10在一段第二放電期間TD2內進行放電，以使快閃記憶體10在位準V1’下重新啟動，以使測試控制器610可發出讀取指令或寫入指令以驗證快閃記憶體10從位準V1’啟 動時的讀寫操作。此時，由於位準V1’高於實際的初始化位準VI，快閃記憶體10並不會進行初始化的動作，因此驗證裝置700會判斷快閃記憶體10於此測試條件下無法正常進行新的讀寫操作。

由於位準V1與V1’的數值皆可由量測得知，因此使用者可根據上述驗證操作的結果而判斷初始化位準VI的實際值是位於位準V1與V1’之間。其中，上述實施例雖係以取兩個不同起始位準V1與V1’為範例進行說明，但是本發明並不以此為限。在實際的應用中，驗證操作的取樣數目及起始位準的數值皆可根據使用者的需求而有所調整。

另一方面，就利用驗證裝置700驗證快閃記憶體10在不同充電速率下的讀寫操作而言，請同時參照圖7與圖9，其中，圖9為本發明一實施例之不同充電速率下的電源啟動重置特性的示意圖。在本實施例中，電容單元736可經控制而調整快閃記憶體10的電源端PT的等效電容，藉以控制快閃記憶體10的充電速率。詳細而言，電容單元736可經使用者的手動控制，或由測試控制器610自動控制而調整其電容值。當具有不同電容值的電容單元736耦合至快閃記憶體10的電源端PT時，工作電壓VCC會反應於電源端PT的等效電容而具有不同的特性曲線(如CUV1與CUV2)。

舉例來說，當電容單元736被調整為小電容值時，工作電壓VCC會對應於特性曲線CUV1。此時，快閃記憶體10會具有 較高的充電速率及較短的啟動期間TO1。相反地，當電容單元736被調整為大電容值時，工作電壓VCC則會對應於特性曲線CUV2。此時，快閃記憶體10會具有較低的充電速率及較長的啟動期間TO2。因此，測試控制器610可分別對具有特性曲線CUV1與CUV2的快閃記憶體10發出讀取指令或寫入指令，藉以驗證快閃記憶體10在不同的充電速率下的讀寫操作。

在本實施例中，所述之電容單元736可利用多個電容C1~Cn以及多個對應各個電容C1~Cn的開關SW1~SWn之電路架構來實現。其中，各個電容C1~Cn分別具有不同的電容值，而開關SW1~SWn的一端分別耦接電容C1~Cn，且開關SW1~SWn的另一端耦接快閃記憶體10的電源端PT。在此電路架構下，使用者可手動控制或利用測試控制器610自動控制各個開關SW1~SWn的導通或截止，使得對應於各個開關SW1~SWn的電容C1~Cn依據需求而被耦合至快閃記憶體10的電源端PT，藉以改變電源端PT的等效電容。

除此之外，電容單元736亦可藉由可變電容來實現，其中可變電容的電容值可由使用者手動調整，或者由測試控制器310自動地調整，本發明不以此為限。

綜上所述，本發明實施例提出一種快閃記憶體的驗證裝置，其可藉由在抹除期間內的多個時間點下控制電源電壓的提供以及放電電路的禁致能，以驗證快閃記憶體在抹除期間內的某些特定時間點下是否會發生過度抹除的現象，進而有效地提升驗證 的準確性。此外，驗證裝置更可用以針對快閃記憶體在不同的電源啟動重置特性下進行讀寫操作的驗證。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧快閃記憶體

12‧‧‧啟動重置電路

14‧‧‧記憶體電路

300‧‧‧驗證裝置

310‧‧‧測試控制器

312‧‧‧電源單元

320‧‧‧放電電路

CS1‧‧‧第一控制訊號

DBUS‧‧‧資料匯流排

VCC‧‧‧工作電壓

VDD‧‧‧電源電壓

Claims (11)

1. 一種快閃記憶體的驗證裝置，包括：一測試控制器，提供一電源電壓，並且用以驗證該快閃記憶體的抹除操作；以及一放電電路，耦接該測試控制器與該快閃記憶體，受控於該測試控制器而決定是否致能，並且於致能時提供一放電路徑，其中該測試控制器發出一抹除指令以使該快閃記憶體進行抹除操作，並且在該快閃記憶體進行抹除操作的一抹除期間內停止提供該電源電壓並且致能該放電電路，使得該快閃記憶體經由該放電路徑而快速斷電，藉以檢查該快閃記憶體是否發生過度抹除(over-erase)。
2. 如申請專利範圍第1項所述之快閃記憶體的驗證裝置，其中該快閃記憶體具有一電源端，該放電電路包括：一放電開關，其第一端耦接該電源端，且其控制端接收該測試控制器的一第一控制訊號，其中該放電開關依據該第一控制訊號而導通或截止；以及一第一電阻，其一端耦接該放電開關的第二端，且其另一端耦接一接地電壓。
3. 如申請專利範圍第2項所述之快閃記憶體的驗證裝置，其中該測試控制器依序地在該抹除期間內的多個時間點停止提供該電源電壓並且導通該放電開關，以分別檢查在該些時間點下是否發生過度抹除。
4. 如申請專利範圍第1項所述之快閃記憶體的驗證裝置，其中該測試控制器更用以驗證該快閃記憶體的讀寫操作，且該驗證裝置更包括：一特性調整電路，耦接於該測試控制器與該快閃記憶體之間，受控於該測試控制器而決定是否致能，並且於致能時將該電源電壓提供至該快閃記憶體，其中該測試控制器於一電源準備期間後致能該特性調整電路，以利用該電源電壓啟動該快閃記憶體，並據以對該快閃記憶體進行驗證。
5. 如申請專利範圍第4項所述之快閃記憶體的驗證裝置，其中該快閃記憶體的一工作電壓在一啟動期間內從一低位準逐漸提升至一工作位準，該測試控制器於該啟動期間內的多個時間點依序發出一讀取指令，以驗證該快閃記憶體於該啟動期間內的第一次讀取通過的時間點。
6. 如申請專利範圍第4項所述之快閃記憶體的驗證裝置，其中該快閃記憶體的一工作電壓在一啟動期間內從一低位準逐漸提升至一工作位準，該測試控制器於該啟動期間內的多個時間點依序發出一寫入指令，以驗證該快閃記憶體於該啟動期間內的第一次寫入通過的時間點。
7. 如申請專利範圍第4項所述之快閃記憶體的驗證裝置，其中該快閃記憶體具有一電源端，且該特性調整電路包括：一供電開關，其第一端耦接該測試控制器以接收該電源電 壓，其第二端耦接該電源端，且其控制端接收該測試控制器的一第二控制訊號，其中該供電開關依據該第二控制訊號而導通或截止；以及一第二電阻，其一端耦接該供電開關的第二端與該電源端，且其另一端耦接一接地電壓。
8. 如申請專利範圍第7項所述之快閃記憶體的驗證裝置，其中該測試控制器於該快閃記憶體的一工作電壓提升至一工作位準後截止該供電開關，使得該工作電壓逐漸降低，並且當該工作電壓降至一第一位準時，該測試控制器重新導通該供電開關來啟動該快閃記憶體，並且發出一讀取指令或一寫入指令以驗證該快閃記憶體從不同的該第一位準啟動時的讀寫操作。
9. 如申請專利範圍第7項所述之快閃記憶體的驗證裝置，其中該特性調整電路更包括：一電容單元，耦接該供電開關的第二端與該電源端，其中該電容單元經控制而調整該電源端的等效電容，藉以控制該快閃記憶體的一充電速率，該測試控制器發出一讀取指令或一寫入指令以驗證該快閃記憶體在不同的該充電速率下的讀寫操作。
10. 如申請專利範圍第9項所述之快閃記憶體的驗證裝置，其中該電容單元包括：多個電容，其中該些電容分別具有不同的電容值；以及多個開關，其一端分別耦接該些電容，且其另一端耦接該快閃記憶體，其中該電容單元經控制而導通該些開關其中之一，以 將對應的電容耦接至該快閃記憶體。
11. 如申請專利範圍第9項所述之快閃記憶體的驗證裝置，其中該電容單元包括：一可變電容，其中該電容單元經控制而調整該可變電容的電容值。