TW201435891A - 快閃記憶體的驗證裝置 - Google Patents

Abstract

一種快閃記憶體的驗證裝置，包括測試控制器以及特性調整電路。測試控制器提供電源電壓，並且用以驗證快閃記憶體的讀寫操作。特性調整電路耦接於測試控制器與快閃記憶體之間，受控於測試控制器而決定是否致能，並且於致能時將電源電壓提供至快閃記憶體。其中，測試控制器於電源準備期間後致能特性調整電路，以利用電源電壓啟動快閃記憶體，並據以對快閃記憶體進行驗證。

Description

快閃記憶體的驗證裝置

本發明是有關於一種驗證裝置，且特別是有關於一種快閃記憶體的驗證裝置。

快閃記憶體(Flash Memory)元件由於具有可多次進行資料之存入、讀取、抹除等動作，且存入之資料在斷電後也不會消失之優點，所以已成為個人電腦和電子設備所廣泛採用的一種非揮發性記憶體元件。

一般而言，製造商都會在出貨前進行快閃記憶體的測試及驗證，藉以濾除不良品，以確保所產出之快閃記憶體的品質。在實際的應用中，由於快閃記憶體可廣泛地適用於不同的電子裝置以執行資料存取的功能，其中每一種電子裝置的操作規格與電路組態各有差異，而所述之操作規格與電路組態的差異皆可能會影響對應的快閃記憶體的讀取、寫入或抹除操作。換言之，快閃記憶體在配置於不同的電子裝置中時，皆可能會有特性偏移的狀況發生，而所述之特性偏移則可能造成快閃記憶體的操作失效。

然而，在現行的快閃記憶體的測試與驗證機制中，驗證裝置僅能就快閃記憶體的預設規格進行驗證，而無法驗證快閃記憶體位於不同特性下的操作是否通過。再者，由於電子裝置的種類與規格繁多，製造商亦難以針對快閃記憶體配置於每一種電子裝置中的狀態進行驗證及測試。

本發明提供一種快閃記憶體的驗證裝置，其可調整快閃記憶體的電源啟動重置(power on reset)特性，並據以對快閃記憶體進行驗證。

本發明提出一種快閃記憶體的驗證裝置，包括測試控制器以及特性調整電路。測試控制器提供電源電壓，並且用以驗證快閃記憶體的讀寫操作。特性調整電路耦接於測試控制器與快閃記憶體之間，受控於測試控制器而決定是否致能，並且於致能時將電源電壓提供至快閃記憶體。其中，測試控制器於電源準備期間後致能特性調整電路，以利用電源電壓啟動快閃記憶體，並據以對快閃記憶體進行驗證。

在本發明一實施例中，快閃記憶體的工作電壓在啟動期間內從低位準逐漸提升至工作位準，測試控制器於啟動期間內的多個時間點依序發出讀取指令，以驗證快閃記憶體於啟動期間內的第一次讀取通過的時間點。

在本發明一實施例中，快閃記憶體的工作電壓在啟動期 間內從低位準逐漸提升至工作位準，測試控制器於啟動期間內的多個時間點依序發出寫入指令，以驗證快閃記憶體於啟動期間內的第一次寫入通過的時間點。

在本發明一實施例中，快閃記憶體具有電源端，且特性調整電路包括供電開關以及第一電阻。供電開關的第一端耦接測試控制器以接收電源電壓，供電開關的第二端耦接電源端，且供電開關的控制端接收測試控制器的第一控制訊號，其中供電開關依據第一控制訊號而導通或截止。第一電阻的一端耦接供電開關的第二端與電源端，且第一電阻的另一端耦接接地電壓。

在本發明一實施例中，測試控制器於快閃記憶體的工作電壓提升至工作位準後截止供電開關，使得工作電壓逐漸降低，並且當工作電壓降至第一位準時，測試控制器重新導通供電開關來啟動快閃記憶體，並且發出讀取指令或寫入指令以驗證快閃記憶體從不同的第一位準啟動時的讀寫操作。

在本發明一實施例中，特性調整電路更包括電容單元。電容單元耦接供電開關的第二端與電源端，其中電容單元經控制而調整電源端的等效電容，藉以控制快閃記憶體的充電速率，測試控制器發出讀取指令或寫入指令以驗證快閃記憶體在不同的充電速率下的讀寫操作。

在本發明一實施例中，電容單元包括多個電容以及多個開關。所述多個電容分別具有不同的電容值。所述多個開關的一端分別耦接所述多個電容，且所述多個開關的另一端耦接快閃記 憶體，其中該電容單元經控制而導通所述多個開關其中之一，以將對應的電容耦合至快閃記憶體。

在本發明一實施例中，電容單元包括可變電容，其中電容單元經控制而調整可變電容的電容值。

在本發明一實施例中，測試控制器更用以驗證快閃記憶體的抹除操作，且驗證裝置更包括放電電路。放電電路耦接特性調整電路與快閃記憶體。放電電路受控於測試控制器而決定是否致能，並且於致能時提供放電路徑。測試控制器發出抹除指令以使快閃記憶體進行抹除操作，並且在快閃記憶體進行抹除操作的抹除期間內禁能特性調整電路及致能放電電路，使得快閃記憶體經由放電路徑進行放電，藉以檢查快閃記憶體是否發生過度抹除(over-erase)。

在本發明一實施例中，快閃記憶體具有電源端，放電電路包括放電開關以及第二電阻。放電開關的第一端耦接電源端，且放電開關的控制端接收測試控制器的第二控制訊號，其中放電開關依據第二控制訊號而導通或截止。第二電阻的一端耦接放電開關的第二端，且第二電組的另一端耦接接地電壓。

在本發明一實施例中，測試控制器依序地在抹除期間內的多個時間點禁能特性調整電路並且導通放電開關，以分別檢查在所述多個時間點下是否發生過度抹除。

基於上述，本發明實施例提出一種快閃記憶體的驗證裝置，其可利用特性調整電路來對應地調整快閃記憶體的電源啟動 重置特性，使得測試控制器可針對快閃記憶體在不同的電源啟動重置特性下進行讀寫操作的驗證，進而提升了驗證的準確性。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

10‧‧‧快閃記憶體

12‧‧‧啟動重置電路

14‧‧‧記憶體電路

100、300、400、700、900‧‧‧驗證裝置

310、710‧‧‧測試控制器

312、712‧‧‧電源單元

320、420、720‧‧‧特性調整電路

422‧‧‧供電開關

424、934‧‧‧電阻

426‧‧‧電容單元

730、930‧‧‧放電電路

932‧‧‧放電開關

C1~Cn‧‧‧電容

CS1‧‧‧第一控制訊號

CS2‧‧‧第二控制訊號

CUV1、CUV2‧‧‧特性曲線

ES1~ES4‧‧‧階段

DBUS‧‧‧資料匯流排

SW1~SWn‧‧‧開關

t0~tn‧‧‧時間點

TD1‧‧‧第一放電期間

TD2‧‧‧第二放電期間

TE‧‧‧抹除期間

TO、TO1、TO2‧‧‧啟動期間

TP1‧‧‧第一預設期間

TP2‧‧‧第二預設期間

TI‧‧‧初始化期間

TS‧‧‧電源準備期間

VCC‧‧‧工作電壓

VDD‧‧‧電源電壓

V1、V1’‧‧‧位準

VL‧‧‧低位準

VI‧‧‧初始化位準

VW‧‧‧工作位準

VWL‧‧‧最低工作位準

圖1為一種快閃記憶體的驗證裝置的示意圖。

圖2為快閃記憶體的電源啟動重置特性的示意圖。

圖3為本發明一實施例之快閃記憶體的驗證裝置的示意圖。

圖4為依照圖3實施例之快閃記憶體的驗證裝置的電路示意圖。

圖5為本發明一實施例之從不同電壓位準啟動時的電源啟動重置特性的示意圖。

圖6為本發明一實施例之不同充電速率下的電源啟動重置特性的示意圖。

圖7為本發明另一實施例之快閃記憶體的驗證裝置的示意圖。

圖8為本發明一實施例之快閃記憶體進行抹除操作的訊號示意圖。

圖9為依照圖7實施例之快閃記憶體的驗證裝置的電路示意圖。

圖1為一種快閃記憶體的驗證裝置的示意圖。一般快閃記憶體的製造商都會在出貨前利用如圖1所示之驗證裝置100來驗證快閃記憶體的讀寫操作。請參照圖1，驗證裝置100可提供電源電壓VDD予快閃記憶體10，使得快閃記憶體10的啟動重置電路12反應於所接收之電源電壓VDD而產生工作電壓VCC。接著，快閃記憶體10的記憶體電路14會依據啟動重置電路12所產生的工作電壓VCC而進行初始化並啟動，以令快閃記憶體10可正常地進行讀寫操作。

在快閃記憶體10啟動後，驗證裝置100可經由資料匯流排DBUS發出讀取指令或寫入指令至快閃記憶體10，使得快閃記憶體10依據所接收的指令而進行對應的讀取或寫入的操作。接著，快閃記憶體10會將讀取或寫入的結果經由資料匯流排DBUS回傳至驗證裝置100中，使得驗證裝置100可藉由比對所發送出之讀取/寫入指令與所接收之讀取/寫入結果來驗證快閃記憶體10的讀寫操作為通過(pass)或者失效(fail)。

當快閃記憶體10配置於不同的電子裝置時，快閃記憶體10的電源啟動重置(power-on reset)特性會根據所對應的電子裝置之操作規格與電路組態而有所改變。所述之電源啟動重置特性的改變即可能會對記憶體電路14的初始化或讀寫操作造成影響，進而使快閃記憶體10的讀取與寫入發生異常。然而，此類型的異常狀態通常難以利用驗證裝置100檢測出。

以下，簡單地就快閃記憶體10的電源啟動重置特性進行說明，其中快閃記憶體10的電源啟動重置特性如圖2所示。請同時參照圖1與圖2，在快閃記憶體10接收到電源電壓VDD時，啟動重置電路12會在啟動期間TO內反應於電源電壓VDD而產生從低位準VL(例如0V)逐漸提升至工作位準VW(例如3V)的工作電壓VCC，其中記憶體電路14會在工作電壓VCC從低位準VL提升至初始化位準VI的期間內(即初始化期間TI)進行初始化，並且於工作電壓VCC超過初始化位準VI時結束初始化的動作。在啟動期間TO之後，工作電壓VCC則穩定地維持於工作位準VW。

一般而言，快閃記憶體10在工作電壓vCC達到最低工作位準VWL並經過一段第一預設期間TP1(例如10微秒(μs))後即可成功地進行讀取操作，並且快閃記憶體10在工作電壓VCC達到初始化位準VI(即完成初始化)並經過一段第二預設期間TP2(例如1毫秒(ms))後即可成功地進行寫入操作。因此，快閃記憶體10可根據對應的電子裝置的存取需求，而在其工作電壓VCC尚未到達工作位準VW時即進行第一次讀取或寫入。然而，值得注意的是，快閃記憶體10實際可成功進行第一次讀取操作與第一次寫入操作的時間點還會受到電路設計或製程等因素影響而有所變動。

當驗證裝置100驗證快閃記憶體10時，驗證裝置100會利用一段電源準備期間TS穩定其所提供的電源電壓VDD，並且 在所提供的電源電壓VDD穩定後才發出讀取指令或寫入指令來驗證快閃記憶體10，藉以避免因為電源電壓VDD不穩而造成快閃記憶體10的驗證錯誤。其中，電源準備期間TS通常需要數十毫秒至數百毫秒的時間。相較之下，快閃記憶體10在啟動後，其啟動期間TO僅需數微秒至數毫秒的時間。因此，在經過電源準備期間TS後，工作電壓VCC通常已被穩定地維持於工作位準VW。

換言之，驗證裝置100僅能夠在電源準備期間TS之後，對操作於穩定的工作電壓VCC下之快閃記憶體10進行讀寫操作的驗證，而無法針對快閃記憶體10在啟動期間TO內的第一次讀寫操作進行驗證。因此，驗證裝置100並無法測出快閃記憶體10在啟動期間TO內成功地進行第一次讀取/第一次寫入的時間點。

另一方面，在快閃記憶體10配置於不同規格或種類的電子裝置中時，由於快閃記憶體10之電源端的等效電容會受到不同的操作規格及電路組態的影響而有所改變，因而使得快閃記憶體10的充電速率受到影響，其中快閃記憶體10的充電速率係指工作電壓VCC從低位準VL提升至工作位準VW所需的時間。充電速率的差異則會直接地影響到快閃記憶體的初始化期間TI的長短，而不同的初始化期間TI即可能會導致記憶體電路14的初始化錯誤，進而造成快閃記憶體10的讀寫操作異常。

此外，當快閃記憶體10於正常操作的期間被關閉時，工作電壓VCC會從工作位準VW逐漸降至低位準VL，以使快閃記憶體10再次啟動時，可在工作電壓VCC提升至初始化位準VI之 前進行初始化的動作。換言之，記憶體電路14需在工作電壓VCC低於初始化位準VI的狀態下啟動才會進行初始化的動作。然而，由於初始化位準VI可能會因為電路設計或製程的影響而偏離預期的設計值，而初始化位準VI的偏移則可能會使得快閃記憶體10的操作發生非預期的錯誤。例如，當快閃記憶體10在工作電壓VCC尚未降至初始化位準VI即再度啟動時，快閃記憶體10即會因為並未進行初始化的動作而造成讀寫操作異常。因此，如何驗證初始化位準VI的實際值也是相當重要的問題。

由此可知，快閃記憶體10可成功進行第一次讀取/寫入的時間、充電速率以及初始化位準等電源啟動重置特性的變數皆係影響快閃記憶體10讀寫操作的重要因素。然而，驗證裝置100僅能就快閃記憶體10的預設規格進行驗證，而無法針對上述之各個變數加以驗證。

為了解決上述問題，本實施例提出一種驗證裝置的架構，如圖3所示。圖3為本發明一實施例之快閃記憶體的驗證裝置的示意圖。請參照圖3，驗證裝置300包括測試控制器310以及特性調整電路320。測試控制器310提供電源電壓VDD，並且用以驗證快閃記憶體10的讀寫操作。特性調整電路320耦接於測試控制器310與快閃記憶體10之間，受控於測試控制器310而決定是否致能，並且於致能時將電源電壓VDD提供至快閃記憶體10。

詳細而言，在驗證裝置300接上待測的快閃記憶體10以啟動驗證的機制時，測試控制器310的電源單元312會輸出電源 電壓VDD，並且在一段電源準備期間內進行穩定電源電壓VDD的動作。其中，電源單元312係經由特性調整電路320耦接至快閃記憶體10以提供電源電壓VDD。由於特性調整電路320具有類似開關的功能，因此在其未被致能時並不會將電源電壓VDD提供至快閃記憶體10。換言之，快閃記憶體10並不會在電源準備期間內被電源電壓VDD所啟動。

在經過電源準備期間後，測試控制器310致能特性調整電路320，使得特性調整電路320將電源電壓VDD提供至快閃記憶體10，以使啟動重置電路12反應於電源電壓VDD而產生工作電壓VCC，並據以使記憶體電路14進行初始化並啟動。在本實施例中，由於電源單元312已在快閃記憶體10啟動前的電源準備期間內將電源電壓VDD調整至穩定的狀態，因此測試控制器310可於快閃記憶體10啟動時立即地發出讀取指令或寫入指令來驗證快閃記憶體10的讀寫操作。

更具體地說，請同時參照圖2與圖3，由於電源電壓VDD在快閃記憶體10啟動之前即被調整至穩定，因此測試控制器310可在啟動期間TO內的多個時間點發出讀取指令，以驗證快閃記憶體10於啟動期間TO內的第一次讀取通過的時間點。相似地，測試控制器310亦可在啟動期間TO內的多個時間點發出寫入指令，以驗證快閃記憶體10於啟動期間TO內的第一次寫入通過的時間點。

舉例來說，當測試裝置300進行快閃記憶體10的讀取操 作驗證時，測試控制器310可在初始化完成後，以固定的間隔時間(例如1μs)發出讀取指令，並且根據快閃記憶體10的讀取結果來驗證快閃記憶體10的第一次讀取通過的時間點。相似地，當驗證裝置300進行快閃記憶體10的寫入操作驗證時，測試控制器310可在初始化完成後，以固定的間隔時間發出寫入指令，並且根據快閃記憶體10的寫入結果來驗證快閃記憶體10的第一次寫入通過的時間點。

為了更清楚地說明本發明實施例，圖4為依照圖3實施例之快閃記憶體的驗證裝置的電路示意圖。請參照圖4，驗證裝置400包括測試控制器310以及特性調整電路420，其中特性調整電路420包括供電開關422、電阻424以及電容單元426。

在本實施例中，供電開關422的第一端耦接測試控制器310以接收電源單元312所產生之電源電壓VDD，供電開關422的第二端耦接快閃記憶體10的電源端PT，並且供電開關422的控制端耦接測試控制器310，以接收測試控制器310所提供的第一控制訊號CS1。其中，供電開關422會依據第一控制訊號CS1而導通或截止。電阻424的一端耦接供電開關422的第二端與電源端PT，且電阻424的另一端耦接接地電壓GND。電容單元426則耦接供電開關422的第二端與電源端PT。

於此，供電開關422雖繪示以BJT電晶體為例。但是在其他實施例中，所述之供電開關422亦可利用MOS電晶體來實現，本發明不以此為限。

根據特性調整電路420的電路架構，測試控制器310可將第一控制訊號CS1輸出至BJT電晶體的基極以分別利用致能與禁能的第一控制訊號CS1來控制BJT電晶體的導通或截止。更進一步地說，測試控制器310會在電源單元312可提供穩定的電源電壓VDD後，輸出致能的第一控制訊號CS1以導通BJT電晶體，並據以將電源電壓VDD提供至快閃記憶體10，藉以實現上述實施例所述之快閃記憶體10的第一次讀取/寫入的驗證。

另一方面，驗證裝置400可更進一步地驗證快閃記憶體10的初始化位準的實際值以及快閃記憶體10在工作電壓VCC位於不同充電速率下的讀寫操作。首先，就利用驗證裝置400驗證快閃記憶體10的初始化位準的實際值的驗證操作來進行說明。

請同時參照圖4與圖5，其中，圖5為本發明一實施例之從不同電壓位準啟動時的電源啟動重置特性的示意圖。在驗證快閃記憶體10的初始化位準時，首先，測試控制器310會先依據前述之方式提供電源電壓VDD，使得快閃記憶體10的工作電壓VCC逐漸提升至工作位準VW。在工作電壓VCC提升至工作位準VW後，測試控制器310輸出禁能的第一控制訊號CS1以截止供電開關422，使得快閃記憶體10經由電阻424而放電，而令工作電壓VCC逐漸降低。

在本實施例中，使用者可藉由控制放電期間的長短來調整快閃記憶體10啟動時之工作電壓VCC的起始位準，以使驗證裝置400驗證快閃記憶體10於不同的起始位準下啟動的讀寫操作 狀態。更具體地說，在驗證裝置400中，特性調整電路420中的電阻424可提供快閃記憶體10放電的路徑，使得快閃記憶體10可在電源電壓VDD關閉的期間內線性地進行放電，因此使用者可藉由決定禁能第一控制訊號CS1的時間長短來控制工作電壓VCC的起始位準。藉此，使用者可依據快閃記憶體10在不同起始位準下啟動的讀寫操作狀態是否異常而判斷初始化位準VI的實際值。

舉例來說，測試控制器310可經設定而禁能第一控制訊號CS1一段第一放電期間TD1，以使工作電壓VCC的位準在第一放電期間TD1內從工作位準VW逐漸降至第一位準V1，並且於第一放電期間TD1後重新致能第一控制訊號CS1。在第一放電期間TD1後，測試控制器310會致能第一控制訊號CS1而導通供電開關422，藉以重新啟動快閃記憶體10，並且發出讀取指令或寫入指令以驗證快閃記憶體10從位準V1啟動時的讀寫操作。此時，由於位準V1低於實際的初始化位準VI，因此驗證裝置400會判斷快閃記憶體10於此測試條件下可正常進行新的讀寫操作。

相似地，測試控制器310可經設定而利用類似上述之方式來控制快閃記憶體10在一段第二放電期間TD2內進行放電，以使快閃記憶體10在位準V1’下重新啟動，以使測試控制器310可發出讀取指令或寫入指令以驗證快閃記憶體10從位準V1’啟動時的讀寫操作。此時，由於位準V1’高於實際的初始化位準VI，快閃記憶體10並不會進行初始化的動作，因此驗證裝置400會判斷快閃記憶體10於此測試條件下無法正常進行新的讀寫操 作。

由於位準V1與V1’的數值皆可由量測得知，因此使用者可根據上述驗證操作的結果而判斷初始化位準VI的實際值是位於位準V1與V1’之間。其中，上述實施例雖係以取兩個不同起始位準V1與V1’為範例進行說明，但是本發明並不以此為限。在實際的應用中，驗證操作的取樣數目及起始位準的數值皆可根據使用者的需求而有所調整。

另一方面，就利用驗證裝置400驗證快閃記憶體10在不同充電速率下的讀寫操作而言，請同時參照圖4與圖6，其中，圖6為本發明一實施例之不同充電速率下的電源啟動重置特性的示意圖。在本實施例中，電容單元426可經控制而調整快閃記憶體10的電源端PT的等效電容，藉以控制快閃記憶體10的充電速率。詳細而言，電容單元426可經使用者的手動控制，或由測試控制器310自動控制而調整其電容值。當具有不同電容值的電容單元426耦合至快閃記憶體10的電源端PT時，工作電壓VCC會反應於電源端PT的等效電容而具有不同的特性曲線(如CUV1與CUV2)。

舉例來說，當電容單元426被調整為小電容值時，工作電壓VCC會對應於特性曲線CUV1。此時，快閃記憶體10會具有較高的充電速率及較短的啟動期間TO1。相反地，當電容單元426被調整為大電容值時，工作電壓VCC則會對應於特性曲線CUV2。此時，快閃記憶體10會具有較低的充電速率及較長的啟 動期間TO2。因此，測試控制器310可分別對具有特性曲線CUV1與CUV2的快閃記憶體10發出讀取指令或寫入指令，藉以驗證快閃記憶體10在不同的充電速率下的讀寫操作。

在本實施例中，所述之電容單元426可利用多個電容C1~Cn以及多個對應各個電容C1~Cn的開關SW1~SWn之電路架構來實現。其中，各個電容C1~Cn分別具有不同的電容值，而開關SW1~SWn的一端分別耦接電容C1~Cn，且開關SW1~SWn的另一端耦接快閃記憶體10的電源端PT。在此電路架構下，使用者可手動控制或利用測試控制器310自動控制各個開關SW1~SWn的導通或截止，使得對應於各個開關SW1~SWn的電容C1~Cn依據需求而被耦合至快閃記憶體10的電源端PT，藉以改變電源端PT的等效電容。

除此之外，電容單元426亦可藉由可變電容來實現，其中可變電容的電容值可由使用者手動調整，或者由測試控制器310自動地調整，本發明不以此為限。

請再參照圖1，在驗證裝置100中，除了對快閃記憶體10的讀寫操作驗證會有如前述之問題外。驗證裝置100亦無法用以對快閃記憶體10在抹除期間內的抹除操作進行驗證。詳細而言，請同時參照圖1與圖8，一般而言，在快閃記憶體10進行抹除操作時，快閃記憶體會在一個抹除期間TE內進行多個不同階段(如ES1~ES4)的抹除動作，以抹除一個區段(sector)或區塊(block)。其中，一個完整的抹除期間TE通常需要約30 ms至300 ms之間。若是在抹除期間TE內，快閃記憶體10突然斷電，則在記憶體電路14中對應被抹除之記憶胞的抹除操作可能會因排出過多的電子而帶有正電荷，亦即發生了過度抹除(over-erase)的現象，並可能會使快閃記憶體10在重新啟動後對鄰近記憶胞的讀寫操作失效。其中，快閃記憶體10的製程、電路設計以及抹除指令的設計等考量皆可能會影響過度抹除現象的發生機率。

更進一步地說，在實際應用中，設計者於設計及模擬的階段仍難以發現會否發生過度抹除的現象，惟有利用後端的驗證動作才能夠濾除容易發生過度抹除的快閃記憶體。然而，由於驗證裝置100並無法在抹除期間TE內對快閃記憶體10進行驗證，因此上述之過度抹除的現象並無法藉由驗證裝置100所檢測出。

為了解決上述問題，本實施例更提出一種驗證裝置的架構，如圖7所示。圖7為本發明另一實施例之快閃記憶體的驗證裝置的示意圖。請參照圖7，驗證裝置700包括測試控制器710、特性調整電路720以及放電電路730。測試控制器710提供電源電壓VDD，並且用以驗證快閃記憶體10的讀取、寫入及抹除操作。特性調整電路720耦接於測試控制器710與快閃記憶體10之間，受控於測試控制器710而決定是否致能，並且於致能時將電源電壓VDD提供至快閃記憶體10。放電電路730耦接特性調整電路720與快閃記憶體10，其中放電電路730受控於測試控制器710而決定是否致能，並且於致能時提供快閃記憶體10一放電路徑。

在本實施例中，驗證裝置700除了可利用上述實施例之 驗證方式來驗證快閃記憶體10的讀寫操作外，驗證裝置700還可用以驗證快閃記憶體10的抹除操作。請同時參照圖7與圖8，當驗證裝置700對快閃記憶體10進行抹除操作的驗證時，測試控制器710會發出抹除指令以使快閃記憶體10進行抹除操作。在快閃記憶體10進行抹除操作的抹除期間TE內，測試控制器710會於特定時間點(如t0~tn)下禁能特性調整電路720並且致能放電電路730，使得快閃記憶體10經由放電電路730所提供的放電路徑進行放電，以在抹除期間TE內之特定時間點下，將工作電壓VCC快速地降至低位準來關閉快閃記憶體10。接著，測試控制器710會檢查記憶體電路14中的各個記憶胞的訊號是否符合預期值，藉以驗證在抹除期間TE內的該特定時間點下的抹除操作是否發生過度抹除的現象。

圖9為依照圖7實施例之快閃記憶體的驗證裝置的電路示意圖。請參照圖9，驗證裝置900包括測試控制器710、特性調整電路420以及放電電路930。其中，特性調整電路420包括供電開關422、電阻424以及電容單元426。放電電路包括放電開關932以及電阻934。

在本實施例中，供電開關422的第一端耦接測試控制器710以接收電源單元712所產生之電源電壓VDD，供電開關422的第二端耦接快閃記憶體10的電源端PT，並且供電開關422的控制端耦接測試控制器710，以接收測試控制器710所提供的第一控制訊號CS1。其中，供電開關422會依據第一控制訊號CS1而 導通或截止。電阻424的一端耦接供電開關422的第二端與電源端PT，且電阻424的另一端耦接接地電壓GND。電容單元426則耦接供電開關422的第二端與電源端PT。

放電開關932的第一端耦接電源端PT，並且放電開關932的控制端接收測試控制器710所輸出的第二控制訊號CS2，其中放電開關932依據第二控制訊號CS2而導通或截止。電阻934的一端耦接放電開關932的第二端，並且電阻934的另一端耦接接地電壓GND。

於此，放電開關932雖繪示以BJT電晶體為例。但是在其他實施例中，所述之放電開關932亦可利用MOS電晶體來實現，本發明不以此為限。此外，本實施例之特性調整電路420的電路動作及相關說明請參照上述圖4實施例，於此不再贅述。

在本實施例中，根據放電電路930的架構，測試控制器710可將第二控制訊號CS2輸出至放電開關932的基極以分別利用致能與禁能的第二控制訊號CS2來控制放電開關932的導通或截止。更進一步地說，測試控制器710可依序地在抹除期間TE內的多個時間點t0~tn分別禁能特性調整電路720並且導通放電開關932，以使測試控制器710分別檢查在時間點t0~tn下是否發生過度抹除的現象，其中各個時間點t0~tn之間的間隔例如為1 ms，此數值可依據設計需求而設定，本發明不以此為限。

此外，在另一實施例中，測試控制器710亦可隨機地選取抹除期間TE內的數個時間點而禁能特性調整電路720並且導通 放電開關932，以使測試控制器710檢查快閃記憶體10在所選取到的時間點下是否發生會過度抹除的現象，藉以在不顯著影響驗證準確性的情況下，有效地降低驗證抹除操作所需耗費的時間。

綜上所述，本發明實施例提出一種快閃記憶體的驗證裝置，其可利用特性調整電路來對應地調整快閃記憶體的電源啟動重置特性，使得測試控制器可針對快閃記憶體在不同的電源啟動重置特性下進行讀寫操作的驗證，進而提升了驗證的準確性。此外，本發明實施例之驗證裝置更可用以在抹除期間內的多個時間點下驗證快閃記憶體的抹除操作是否會造成過度抹除的現象。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧快閃記憶體

12‧‧‧啟動重置電路

14‧‧‧記憶體電路

300‧‧‧驗證裝置

310‧‧‧測試控制器

312‧‧‧電源單元

320‧‧‧特性調整電路

CS1‧‧‧第一控制訊號

DBUS‧‧‧資料匯流排

VCC‧‧‧工作電壓

VDD‧‧‧電源電壓

Claims (11)

1. 一種快閃記憶體的驗證裝置，包括：一測試控制器，提供一電源電壓，並且用以驗證該快閃記憶體的讀寫操作；以及一特性調整電路，耦接於該測試控制器與該快閃記憶體之間，受控於該測試控制器而決定是否致能，並且於致能時將該電源電壓提供至該快閃記憶體，其中該測試控制器於一電源準備期間後致能該特性調整電路，以利用該電源電壓啟動該快閃記憶體，並據以對該快閃記憶體進行驗證。
2. 如申請專利範圍第1項所述之快閃記憶體的驗證裝置，其中該快閃記憶體的一工作電壓在一啟動期間內從一低位準逐漸提升至一工作位準，該測試控制器於該啟動期間內的多個時間點依序發出一讀取指令，以驗證該快閃記憶體於該啟動期間內的第一次讀取通過的時間點。
3. 如申請專利範圍第1項所述之快閃記憶體的驗證裝置，其中該快閃記憶體的一工作電壓在一啟動期間內從一低位準逐漸提升至一工作位準，該測試控制器於該啟動期間內的多個時間點依序發出一寫入指令，以驗證該快閃記憶體於該啟動期間內的第一次寫入通過的時間點。
4. 如申請專利範圍第1項所述之快閃記憶體的驗證裝置，其中該快閃記憶體具有一電源端，且該特性調整電路包括： 一供電開關，其第一端耦接該測試控制器以接收該電源電壓，其第二端耦接該電源端，且其控制端接收該測試控制器的一第一控制訊號，其中該供電開關依據該第一控制訊號而導通或截止；以及一第一電阻，其一端耦接該供電開關的第二端與該電源端，且其另一端耦接一接地電壓。
5. 如申請專利範圍第4項所述之快閃記憶體的驗證裝置，其中該測試控制器於該快閃記憶體的一工作電壓提升至一工作位準後截止該供電開關，使得該工作電壓逐漸降低，並且當該工作電壓降至一第一位準時，該測試控制器重新導通該供電開關來啟動該快閃記憶體，並且發出一讀取指令或一寫入指令以驗證該快閃記憶體從不同的該第一位準啟動時的讀寫操作。
6. 如申請專利範圍第4項所述之快閃記憶體的驗證裝置，其中該特性調整電路更包括：一電容單元，耦接該供電開關的第二端與該電源端，其中該電容單元經控制而調整該電源端的等效電容，藉以控制該快閃記憶體的一充電速率，該測試控制器發出一讀取指令或一寫入指令以驗證該快閃記憶體在不同的該充電速率下的讀寫操作。
7. 如申請專利範圍第6項所述之快閃記憶體的驗證裝置，其中該電容單元包括：多個電容，其中該些電容分別具有不同的電容值；以及多個開關，其一端分別耦接該些電容，且其另一端耦接該快 閃記憶體，其中該電容單元經控制而導通該些開關其中之一，以將對應的電容耦接至該快閃記憶體。
8. 如申請專利範圍第6項所述之快閃記憶體的驗證裝置，其中該電容單元包括：一可變電容，其中該電容單元經控制而調整該可變電容的電容值。
9. 如申請專利範圍第1項所述之快閃記憶體的驗證裝置，其中該測試控制器更用以驗證該快閃記憶體的抹除操作，且該驗證裝置更包括：一放電電路，耦接該特性調整電路與該快閃記憶體，受控於該測試控制器而決定是否致能，並且於致能時提供一放電路徑，其中該測試控制器發出一抹除指令以使該快閃記憶體進行抹除操作，並且在該快閃記憶體進行抹除操作的一抹除期間內禁能該特性調整電路及致能該放電電路，使得該快閃記憶體經由該放電路徑而快速斷電，藉以檢查該快閃記憶體是否發生過度抹除(over-erase)。
10. 如申請專利範圍第9項所述之快閃記憶體的驗證裝置，其中該快閃記憶體具有一電源端，該放電電路包括：一放電開關，其第一端耦接該電源端，且其控制端接收該測試控制器的一第二控制訊號，其中該放電開關依據該第二控制訊號而導通或截止；以及一第二電阻，其一端耦接該放電開關的第二端，且其另一端 耦接一接地電壓。
11. 如申請專利範圍第10項所述之快閃記憶體的驗證裝置，其中該測試控制器依序地在該抹除期間內的多個時間點禁能該特性調整電路並且導通該放電開關，以分別檢查在該些時間點下是否發生過度抹除。