JP2005267741A - Romのデコーダテスト回路装置及びromのデコーダテスト方法 - Google Patents
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Abstract
【課題】 デコーダの多重検出をデジタル的な回路動作で、且つ、より簡単な構成の回路によって行うことができるROMのデコーダテスト回路装置を提供する。
【解決手段】 テスト回路装置47xxのテスト制御回路45は、テストモード時において、1つのテストアドレスが出力される1テスト期間中に8個のパルス信号φxx0〜φxx7を夫々異なるタイミングで出力し、NORゲート41(1〜8)により、それらのパルス信号とデコーダ19(1〜8)のデコード信号との論理積をとる。そして、NORゲート41(1〜8)の出力信号をNORゲート42に与え、その出力信号を反転して2段のシフトレジスタ44をトリガする。
【選択図】 図1
【解決手段】 テスト回路装置47xxのテスト制御回路45は、テストモード時において、1つのテストアドレスが出力される1テスト期間中に8個のパルス信号φxx0〜φxx7を夫々異なるタイミングで出力し、NORゲート41(1〜8)により、それらのパルス信号とデコーダ19(1〜8)のデコード信号との論理積をとる。そして、NORゲート41(1〜8)の出力信号をNORゲート42に与え、その出力信号を反転して2段のシフトレジスタ44をトリガする。
【選択図】 図1
Description
本発明は、ROMのアドレスデコーダの機能をテストするためのテスト回路装置及び方法に関する。
ROMなどのメモリに内蔵されており、外部より与えられたアドレスに応じてメモリセルを選択するためにデコード信号を出力するデコーダ回路は、配線などにオープン不良が存在すると、異なるアドレスで同じメモリセルが選択されてしまう多重選択という不具合が発生する。この多重選択を検出するためのテストを行う場合、不具合によってビット線やワード線がハイインピーダンス状態になると、読み出しデータ値等がその前に実行されたサイクルの結果に依存することなどから、単純なデータの読み出しでは検出できない。そのため、不良の発生パターンを考慮したアドレス,データの組み合わせよりなるテストパターンを作成し、メモリセルの読み出しを行なってテストする必要がある
しかしながら、予め記憶すべきデータがあり、テスト時に任意の値を設定することができないマスクROM等では、各ROMの内容に応じてテストパターンを用意する必要があり、そのテストパターンの作成に非常な労力が必要となってしまう。このような問題を解決する従来技術の1つとして、メモリセルの読み出しを行なうことなく、1つのアドレスを与えた場合に複数のデコーダが同時にデコード信号を出力する状態となる、所謂「多重選択」を検出する方式が検討されている。
例えば、特許文献1,2に開示されている技術は、図5に示すように、各デコーダ1の出力端子に夫々ゲートが接続されるFET2を設け、多重選択が発生した場合には複数のFET2が同時にオンするので、その電流変化をセンスアンプ3により検出するものである。また、特許文献3に開示されている技術は、図6に示すように、各デコーダ4に内蔵されているFET(図示せず)が共通のノードAに接続されている。そして、デコーダ4が、選択時には内部のFETをオンさせることで、多重選択時における共通ノードAの電位変化を不良検出回路5によって検出するものである。
更に、特許文献4に開示されている技術は、図7に示すように、各デコーダ6に、一連のテスト動作において2回デコード信号が出力されたことを検出するための検出回路7を配置し、ORゲート8によりそれらのORをとることで多重選択を選択するものである。
特開昭64−69124号公報
特開平6−201792号公報
特開2002−133898号公報
特開平9−312573号公報
しかしながら、特許文献1〜3の技術はアナログ的な回路動作により検出を行なうものであるため、デバイスの特性ばらつきが直接検出動作に影響を与える。従って、安定した検出を行なうには回路定数などの調整を行なう必要があり、回路設計が困難となってしまう。また、特許文献4の技術は、多重選択を検出する回路7を各デコーダ6に1対1で設ける構成であるため、デコーダの規模が大きくなるに連れてテスト回路部の構成も大きくなってしまうという問題がある。
本発明は上記事情に鑑みてなされたものであり、その目的は、デコーダの多重検出をデジタル的な回路動作で、且つ、より簡単な構成の回路によって行うことができるROMのデコーダテスト回路装置及び方法を提供することにある。
請求項1記載のROMのデコーダテスト回路装置によれば、テストパルス出力手段は、テストモード時において、1つのテストアドレスが出力される1テスト期間中に2n個のパルス信号を夫々異なるタイミングで出力する。そして、2n個のnビットデコーダが、前記テストアドレスに応じて適切にデコード信号を出力すれば、対応する論理積ゲートはアクティブ(真)となるのでシフトレジスタの初段は論理和ゲートを介してトリガされ、入力データをシフトする。
尚、ここでの「論理積」、「論理和」は入出力論理の正負を問わない。また、シフトレジスタの初段に与えられる入力データは、最終段によって出力されるテスト結果信号がアクティブ(多重選択発生)となったことを示すハイ,ロウ何れかのレベルを定義して与えれば良い。そして、シフトレジスタは、2n個のパルス信号が出力される前に毎回リセットされるので、デコーダの多重選択が発生しなければ最終段のテスト結果信号はインアクティブのままとなる。
一方、多重選択(例えば、「二重」とする)が発生した場合は、1つのテストアドレスが出力される1テスト期間中において、2つのデコーダが同時にデコード信号を出力するので、対応する2個の論理積ゲートが異なるタイミングでアクティブとなる。すると、シフトレジスタの初段と最終段(この場合、2段目)とは2回トリガされるため、初段の入力データは最終段より出力されてテスト結果信号がアクティブとなり、多重選択が検出される。従って、デコーダの多重選択をデジタル的な回路動作で確実に検出することができる。そして、多重選択検出用のシフトレジスタは、多重選択の検出範囲に対応して1つだけ設ければ良いので、デコーダの回路規模が大きくなったとしても、テスト回路装置の規模の増加を従来よりも抑制することができる。
請求項2記載のROMのデコーダテスト回路装置によれば、テストパルス出力手段が2n個のパルス信号を夫々m回連続で出力した場合、シフトレジスタが正常であれば、その最終段においてテスト結果信号がアクティブとなる。従って、シフトレジスタの機能を簡単にテストすることができる。
請求項3記載のROMのデコーダテスト回路装置によれば、ROMにおける複数種類のデコーダ(例えば、ビット線デコーダとワード線デコーダなど)について、テストパルス出力手段と、(第1)論理積ゲートと、(第1)論理和ゲートとを夫々配置する。更に、(第2)論理積ゲートによって、第1論理和ゲートより出力される信号と夫々のテスト信号との論理積をとり、第2論理和ゲートによって各(第2)論理積ゲートの出力信号の論理和をとる。そして、前記出力信号をシフトレジスタにトリガ信号として与えれば、夫々のデコーダをテストするためのシフトレジスタを共通化できるので、テスト回路装置の規模の増加を抑制することができる。
(第1実施例)
以下、本発明をNOR型のデコーダを備えるマスクROMに適用した場合の第1実施例について図1乃至図3を参照して説明する。尚、以下では特に断らない限りFETはNチャネルであり、ロジックゲート回路はCMOS構成であるとする。図1は、マスクROMの電気的構成を示すものである。マスクROM1は8kビット構成であり(簡単のため、1ワード×1ビットであるとする)、与えられるアドレスはA12〜A0の13ビットである。
以下、本発明をNOR型のデコーダを備えるマスクROMに適用した場合の第1実施例について図1乃至図3を参照して説明する。尚、以下では特に断らない限りFETはNチャネルであり、ロジックゲート回路はCMOS構成であるとする。図1は、マスクROMの電気的構成を示すものである。マスクROM1は8kビット構成であり(簡単のため、1ワード×1ビットであるとする)、与えられるアドレスはA12〜A0の13ビットである。
上位アドレス4ビット(A12〜A9)は、ビット線2(1〜16)(Y0〜Y15)選択用のデコーダ3に与えられている。デコーダ3は、ソース側がプリチャージ用電源に接続され、ドレイン側がビット線2に接続されるように直列接続された5個のPチャネルFET4(1〜5)と、ドレインがビット線2に接続され、ソースがグランドに接続されるように並列接続された4個のNチャネルFET5(1〜4)を中心に構成されている。尚、表記が煩雑になることを避けるため、一部の符号を省略している。
これらの内、FET4(1〜4)とFET5(1〜4)のゲートには、夫々アドレスA12〜A9が与えられる。FET4(5)のゲートには、NORゲート6の出力端子が接続されており、NORゲート6の一方の入力端子にはNOTゲート7が接続されている。NOTゲート7の入力端子には、動作制御用のシステムクロック信号φsysが与えられている。また、NORゲート6の他方の入力端子には、デコーダ3をテスト対象として選択するためのテスト信号TEST_Yが与えられている。
即ち、テスト信号TEST_Yがインアクティブ(ロウ)である通常動作時には、クロック信号φsysはゲート7,6を介してFET4(5)のゲートに出力される。この時、デコーダ3(1)においてアドレスA12〜A9が何れも「0」であれば、FET4はクロック信号φがロウレベルのときに全てオン,FET5は全てオフとなるので、ビット線2(1)が選択されてプリチャージされるようになる。
メモリセルアレイ10は、メモリセル10Cを8×64のマトリクス状に配置して構成されている。ビット線2には、メモリセルアレイ10をなす8ビット単位の各セル列が、FETで構成されるセレクトゲート11(1〜64)を介して接続される。セレクトゲート11のゲート端子には、デコーダである7入力NORゲート12(1)によりデコード信号X(0〜63)が出力されるようになっている。NORゲート12(1)の6つの入力端子にはアドレスA8〜A3が夫々与えられており、残りの1つには、NANDゲート13の出力端子が接続されている。
NANDゲート13の一方の入力端子にはROMセレクト信号(チップセレクト信号)ROMSが与えられており、他方の入力端子にはORゲート14の出力端子が接続されている。そして、ORゲート14の入力端子には、クロック信号φsysと、NORゲート12をテスト対象として選択するためのテスト信号TEST_Xが与えられている。即ち、テスト信号TEST_Xがインアクティブである通常動作時には、アドレスA8〜A3が何れも「0」であり、且つ、ROMS=H,クロック信号φsys=H,の時に、デコーダ13(1)よりハイレベルのデコード信号X0が出力されるようになっている。
デコーダ19は、メモリセルアレイ10のワード線20にデコード信号XX(0〜7)を出力するものであり、3入力NORゲート21とNOTゲート22とで構成されている。NORゲート21の入力端子にはアドレスA2〜A0が与えられており、NORゲート21の出力端子はNOTゲート22を介してワード線20に接続されている。ワード線20は、行方向に配列されている64個のメモリセル10Cのゲートに共通に接続されている。ここで、デコーダ19(1)は、アドレスA2〜A0が何れも「0」で与えられるとロウレベルのデコード信号XX0をワード線20(0)に出力するようになっている。
そして、各ビット線2(1〜16:Y0〜Y15)は、4個の4入力NORゲート28(1〜4)の入力端子に夫々接続されており、NORゲート28の出力端子は4入力NANDゲート29の入力端子に夫々接続されている。NANDゲート29の出力端子は、NOTゲート30を介して読出し用のデータバスライン31に接続されている。NOTゲート30は、ROM読出し信号ROMRが与えられるとイネーブルとなるように構成されている。即ち、ビット線2の電位レベルが反転されてデータバスライン31に出力される。
また、8つの3ビットデコーダ19(1〜8)の出力端子、即ち、8本のワード線20(0〜7)は、8つのNORゲート(即ち、負論理入力の論理積ゲート)41(1〜8)の入力端子の一方に夫々接続されており、それらのNORゲート41(1〜8)の他方の入力端子には、テスト用のパルス信号φxx0〜φxx7が反転されて与えられている。そして、NORゲート41(1〜8)の出力端子は、8入力NORゲート(論理和ゲート)42の入力端子に夫々接続されており、そのNORゲート42の出力端子は、NOTゲート43を介して2段のシフトレジスタ44を構成するフリップフロップ44a及び44bのクロック入力端子に接続されている。
Dフリップフロップ44aのD0入力端子はハイレベルに固定されており、Dフリップフロップ44bのD1入力端子は、Dフリップフロップ44aのQ0出力端子に接続されている。そして、Dフリップフロップ44bのQ1出力端子は、テスト結果信号Oxxを出力するようになっている。また、Dフリップフロップ44a及び44bのリセット入力端子には、リセット信号RSTが与えられている。
図2は、デコーダ19のテスト用制御信号を出力するテスト制御回路(テストパルス出力手段)45を示すものである。テスト制御回路45は、外部よりコントロールレジスタ46に所定の書込みが行われることでイネーブルとなり、システムクロックφsysに同期してテスト用のパルス信号φxx0〜φxx7及びリセット信号RSTを出力するようになっている。尚、パルス信号φxx0〜φxx7はテスト制御回路45において反転して出力し、NORゲート41の入力端子に直接与えても良い。これらが、テスト回路装置47XXを構成している。
尚、同様に構成されたテスト回路装置47Yが16個の4ビットデコーダ3(1〜16)について設けられており、テスト回路装置47X(図示の都合上、詳細は省略)が64個の6ビットデコーダ(NORゲート)12(1〜64)について設けられている。但し、コントロールレジスタ46は共通である。
次に、本実施例の作用について図3も参照して説明する。図3は、テスト回路装置47XXによるテスト動作を示すタイミングチャートである。図3(a)に示すテスト用のシステムクロックφsysに対して、その立下りから、図3(b)に示すように1つのテストアドレスを与える1テスト期間が開始される。また、テスト制御回路45は、システムクロックφsysの立下りでリセット信号RSTを出力し(図3(c)参照)、Dフリップフロップ44a及び44bをリセットする。
ここで、3ビットのテストアドレス(A2,A1,A0)が(0,0,1),(0,0,0)のように与えられる場合に、XX1デコーダ19(2)の/A0(A0の反転)入力に対応するNチャネルトランジスタがオープン故障している場合(図1の×印参照)を想定する。テスト期間(1)においてアドレス(0,0,1)が与えられた場合、図3(d)に示すデコード信号XX0はインアクティブ(ハイ)となり、図3(e)に示すデコード信号XX1はアクティブ(ロウ)となる。
そして、テスト制御回路45は、システムクロックφsysの立下りから所定時間が経過すると、パルス信号φxx0〜φxx7を順次出力する(図3(g)〜(i)参照)。すると、パルス信号φxx1が出力された時点でNOTゲート43の出力端子XX_ORはハイレベルとなり(図3(j)参照)、Dフリップフロップ44a及び44bにトリガ信号が与えられる。この時、Dフリップフロップ44aのQ0出力端子はハイレベルとなるが(図3(k)参照)、Dフリップフロップ44bのQ1出力端子(=Oxx)はロウレベルのままである(図3(l)参照)。
次に、テスト期間(2)においてアドレス(0,0,0)が与えられると、デコーダ19(2)が正常であれば、デコード信号XX0だけがアクティブとなりデコード信号XX1はインアクティブとなるが、オープン故障があるとデコード信号XX1もアクティブとなってしまう(図3(d),破線参照)。即ち、多重選択が発生することになる。
すると、パルス信号φxx0が出力された時点と、パルス信号φxx1が出力された時点との双方でNOTゲート43の出力端子XX_ORはハイレベルとなる(図3(j),破線参照)。その結果、Dフリップフロップ44a及び44bにはトリガ信号が2回与えられるので、Dフリップフロップ44bのQ1出力端子はハイレベルとなり、テスト結果信号Oxxがアクティブ(ハイ)となる(図3(l),破線参照)。従って、多重選択の発生が検出される。
すると、パルス信号φxx0が出力された時点と、パルス信号φxx1が出力された時点との双方でNOTゲート43の出力端子XX_ORはハイレベルとなる(図3(j),破線参照)。その結果、Dフリップフロップ44a及び44bにはトリガ信号が2回与えられるので、Dフリップフロップ44bのQ1出力端子はハイレベルとなり、テスト結果信号Oxxがアクティブ(ハイ)となる(図3(l),破線参照)。従って、多重選択の発生が検出される。
尚、テスト回路装置47Y,47Xの動作も基本的には同様であり、デコーダ3,12のビット数に応じて、出力されるパルス信号φy0〜15が16個,パルス信号φx0〜63が64個となるだけである。また、テスト信号TEST_Y,Xをアクティブにして、通常動作時に使用するクロックφsysは停止させる。
以上のように本実施例によれば、テスト回路装置47XXのテスト制御回路45は、テストモード時において、1つのテストアドレスが出力される1テスト期間中に8個のパルス信号φxx0〜φxx7を夫々異なるタイミングで出力し、NORゲート41(1〜8)により、それらのパルス信号とデコーダ19(1〜8)のデコード信号との論理積をとる。そして、NORゲート41(1〜8)の出力信号をNORゲート42に与え、その出力信号を反転して2段のシフトレジスタ44をトリガするようにした。
従って、デコーダ19(1〜8)の多重選択をデジタル的な回路動作で確実に検出することができる。そして、多重選択検出用のシフトレジスタ44は、多重選択の検出範囲、この場合、8つのデコーダ19(1〜8)に対応して1つだけ設ければ良いので、デコーダの回路規模が大きくなったとしても、テスト回路装置の規模の増加を抑制することができる。
また、本実施例では、テスト回路装置47Y,47X,47XXが独立しているので、アドレスの組み合わせを考慮することで各デコーダ3,12,19のテストを並行して行なうことが可能である。
また、本実施例では、テスト回路装置47Y,47X,47XXが独立しているので、アドレスの組み合わせを考慮することで各デコーダ3,12,19のテストを並行して行なうことが可能である。
(第2実施例)
図4は本発明の第2実施例を示すものであり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第1実施例では、テスト回路装置47Y,47X,47XX毎に多重選択検出用のシフトレジスタ44を持つ構成であったが、第2実施例は、各テスト回路装置47Y,47X,47XXに使用するシフトレジスタ44を共通化した構成とする。
図4は本発明の第2実施例を示すものであり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第1実施例では、テスト回路装置47Y,47X,47XX毎に多重選択検出用のシフトレジスタ44を持つ構成であったが、第2実施例は、各テスト回路装置47Y,47X,47XXに使用するシフトレジスタ44を共通化した構成とする。
即ち、テスト回路装置47Y,47X,47XXに応じて配置されているNORゲート42(XXのみ図示,第1論理和ゲート)の出力端子は、NOTゲート43Y,43X,43XXを介して3つのANDゲート(論理積ゲート)48(1〜3)の一方の入力端子に夫々接続されており、ANDゲート48(1〜3)の他方の入力端子には、テスト信号TEST_Y,X,XXが夫々与えられている。
そして、それら3つのANDゲート48(1〜3)の出力端子は、3入力NORゲート49の入力端子に夫々接続されており、NORゲート(第2論理和ゲート)49の出力端子が、NOTゲート50を介してシフトレジスタ44のトリガ信号を与えるように構成されている。以上が、テスト回路装置51を構成している。また、デコーダ12におけるNANDゲート13は3入力NANDゲート52に置き換わっており、増加した入力端子には、テスト信号TEST_Yの反転が与えられている。尚、テスト回路装置51を備えるROMがマスクROM53となる。
以上のように第2実施例によれば、3種類のデコーダ3(Y),12(X),19(XX)をテストする構成についてシフトレジスタ44を共通化したので、第1実施例のように、テスト回路装置47Y,47X,47XXを独立に構成する場合に比較して、テスト回路装置51をより小型に構成することができる。
また、第2実施例の構成について、通常のデコード動作時に与える影響を考察すると、デコーダ線はNORゲート41の1入力端子に接続されるだけであり、また、TEST_Y,Xによってシステムクロックφsysの供給制御を行うだけであるから、動作速度が低下するというような影響は実質的に与えないと言える。
また、第2実施例の構成について、通常のデコード動作時に与える影響を考察すると、デコーダ線はNORゲート41の1入力端子に接続されるだけであり、また、TEST_Y,Xによってシステムクロックφsysの供給制御を行うだけであるから、動作速度が低下するというような影響は実質的に与えないと言える。
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
シフトレジスタ44による出力結果がアクティブとなった場合に、ROM1内部にフラグを立てるようにして、テスト終了後にそのフラグの状態を読み出すことで結果を確認するように構成しても良い。
シフトレジスタ44による出力結果がアクティブとなった場合に、ROM1内部にフラグを立てるようにして、テスト終了後にそのフラグの状態を読み出すことで結果を確認するように構成しても良い。
制御回路45を、例えば、パルス信号φxx0〜φxx7を夫々2回連続で出力するように構成しても良い。斯様に構成すれば、シフトレジスタ44が正常であれば、その最終段においてテスト結果信号がアクティブとなる。従って、シフトレジスタ44の機能を簡単にテストすることができる。
シフトレジスタ44の出力は、直接外部に出力するものに限らず、データバスを介して外部に出力しても良いし、必要に応じてマルチプレックス化しても良い。
シフトレジスタ44の出力は、直接外部に出力するものに限らず、データバスを介して外部に出力しても良いし、必要に応じてマルチプレックス化しても良い。
NOR型のROMに限ることなくNAND型のROMに適用しても良い。
メモリセルアレイのグランド側にもセレクトゲートが配置されている場合に、そのセレクトゲートについても同様のテスト回路を配置すれば良い。
デプレションタイプのROMに限ることなく、エンハンスメントタイプのROMに適用しても良い。
メモリセルアレイのグランド側にもセレクトゲートが配置されている場合に、そのセレクトゲートについても同様のテスト回路を配置すれば良い。
デプレションタイプのROMに限ることなく、エンハンスメントタイプのROMに適用しても良い。
マスクROMに限ることなく、EPROM,EEPROM,FLASHROMなどのデコーダに適用しても良い。
シフトレジスタを3段以上として、3以上の多重選択を検出しても良い。
シフトレジスタを3段以上として、3以上の多重選択を検出しても良い。
図面中、1はマスクROM,3,12,19はデコーダ、41はNORゲート(論理積ゲート)、42はNORゲート(第1論理和ゲート)、44はシフトレジスタ、44a及び44bはフリップフロップ、45はテスト制御回路(テストパルス出力手段)、47Y,47X,47XXはテスト回路装置、48はANDゲート(論理積ゲート)、49はNORゲート(第2論理和ゲート)、51はテスト回路装置、53はマスクROMを示す。
Claims (6)
- ROMのアドレスデコーダの機能をテストするためのテスト回路装置であって、
テストモード時に、2n個のnビットデコーダをテストするため、1つのテストアドレスが出力される1テスト期間中に、2n個のパルス信号を夫々異なるタイミングで出力するテストパルス出力手段と、
前記2n個のnビットデコーダの出力信号の1つと、前記テストパルス出力手段によって出力されるパルス信号の1つとの論理積をとる2n個の論理積ゲートと、
これら2n個の論理積ゲートの出力信号の論理和をとる論理和ゲートと、
m段の(2≦m≦2n)のシフトレジスタとで構成され、
前記シフトレジスタは、前記テストパルス出力手段によって2n個のパルス信号が出力される前にリセットされ、前記論理和ゲートの出力信号をトリガとして入力データのシフト動作を行なうことを特徴とするROMのデコーダテスト回路装置。 - 前記テストパルス出力手段は、前記シフトレジスタの機能をテストするため、2n個のパルス信号を、夫々m回連続で出力可能に構成されていることを特徴とする請求項1記載のROMのデコーダテスト回路装置。
- 前記テストパルス出力手段と、前記論理積ゲートと、前記論理和ゲートとを、複数種類のデコーダについて夫々配置し、
前記複数種類のデコーダについて夫々設けられた第1論理和ゲートの出力信号と、複数種類のデコーダについて夫々テストを行う場合に夫々アクティブとなるテスト信号との論理積を夫々とる複数の論理積ゲートと、
これら複数の論理積ゲートによって出力される論理積信号の論理和をとり、その論理和信号を、前記シフトレジスタにトリガ信号として与える第2論理和ゲートとを備えたことを特徴とする請求項1又は2記載のROMのデコーダテスト回路装置。 - ROMのアドレスデコーダの機能をテストするためのテスト方法であって、
テストモード時に、2n個のnビットデコーダをテストするため、1つのテストアドレスが出力される1テスト期間中に、2n個のパルス信号を夫々異なるタイミングで出力し、
前記2n個のnビットデコーダの出力信号の1つと、前記テストパルス出力手段によって出力されるパルス信号の1つとの論理積をとり、
それら2n個の論理積ゲートの出力信号の論理和をとり、
m段の(2≦m≦2n)のシフトレジスタを、前記2n個のパルス信号が出力される前にリセットし、
前記シフトレジスタに、前記論理和信号をトリガとして入力データをシフトさせることを特徴とするROMのデコーダテスト方法。 - 前記シフトレジスタ部分の機能をテストするため、2n個のパルス信号を、夫々m回連続で出力することを特徴とする請求項4記載のROMのデコーダテスト方法。
- 前記論理和をとる段階までを、複数種類のデコーダについて夫々行い、
複数種類のデコーダについて得られる論理和信号について、複数種類のデコーダについて夫々テストを行う場合に夫々アクティブとするテスト信号との論理積をとり、
その論理積結果について論理和をとったものを、前記シフトレジスタにトリガ信号として与えることを特徴とする請求項4又は5記載のROMのデコーダテスト方法。
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060515 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081110 |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081118 |
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A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090310 |