JPH01206278A - ディジタル集積回路の試験回路 - Google Patents
ディジタル集積回路の試験回路Info
- Publication number
- JPH01206278A JPH01206278A JP63028708A JP2870888A JPH01206278A JP H01206278 A JPH01206278 A JP H01206278A JP 63028708 A JP63028708 A JP 63028708A JP 2870888 A JP2870888 A JP 2870888A JP H01206278 A JPH01206278 A JP H01206278A
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- JP
- Japan
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- circuit
- counters
- test
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- testing
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- Pending
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- 238000012360 testing method Methods 0.000 title claims abstract description 35
- 238000000034 method Methods 0.000 description 2
- 238000010998 test method Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012956 testing procedure Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル集積回路（以下、ＩＣと略称する
）の試験方法に関するものである。
）の試験方法に関するものである。
ディジタル信号の°’ｏ”、 “１”を回路の動作点
に対応させることにより、論理、演算、蓄積などの処理
を行うディジタルＩＣにおいて、例えば、被測定ｒｃに
試験パターンまたは信号等を入力し、該ＩＣの各回路か
らの出力値を期待値と比較して、その機能の良否の判定
等の試験／測定等を行う場合、従来は、該ＩＣの入力端
子には複数のクロックをそれぞれ異なる組合わせで設定
して、供給するという方法を採用していた。
に対応させることにより、論理、演算、蓄積などの処理
を行うディジタルＩＣにおいて、例えば、被測定ｒｃに
試験パターンまたは信号等を入力し、該ＩＣの各回路か
らの出力値を期待値と比較して、その機能の良否の判定
等の試験／測定等を行う場合、従来は、該ＩＣの入力端
子には複数のクロックをそれぞれ異なる組合わせで設定
して、供給するという方法を採用していた。
しかしながら、以上のような従来の試験方法にあっては
、多数のクロックを別々に設定しなければならないとい
う煩雑さを伴い、多くの場合、長時間を要すると共にコ
ストにも関連するという問題点があった。
、多数のクロックを別々に設定しなければならないとい
う煩雑さを伴い、多くの場合、長時間を要すると共にコ
ストにも関連するという問題点があった。
本発明は、以上のような従来の試験方法における問題点
にかんがみてなされたもので、単一クロックの設定のみ
でこの種の試験を行い得るディジタルＩＣ試験手段の提
供を目的としている。
にかんがみてなされたもので、単一クロックの設定のみ
でこの種の試験を行い得るディジタルＩＣ試験手段の提
供を目的としている。
このため、本発明においてはディジタルＩＣの内部に該
ＩＣの試験回路を組込むよう構成することにより、前記
目的を達成しようとするものである。
ＩＣの試験回路を組込むよう構成することにより、前記
目的を達成しようとするものである。
（作用）
以上のような構成により、ディジタルＩＣの試験に際し
ては、前記試験回路に単一のクロックを入力するだけで
該ＩＣ内部の被試験回路に自動的に所定のあらゆる組合
せのクロック入力を与えることが可能となり、試験に要
する時間やコストを低減し得る。
ては、前記試験回路に単一のクロックを入力するだけで
該ＩＣ内部の被試験回路に自動的に所定のあらゆる組合
せのクロック入力を与えることが可能となり、試験に要
する時間やコストを低減し得る。
以下に、本発明を実施例に基づいて説明する。
（構成）
第１図に本発明による試験回路の一実施例図を示す。
図において、１は、本発明によりディジタルＩＣ内部に
組込んだ試験回路で、Ｃ，、Ｃ２゜Ｃ３，・・・・・・
はそれぞれＴフリップフロップの従続接続より成る各カ
ウンタ１．カウンタ２．カウンタ３．・・・・・・であ
る。カウンタＩ Ｃ，の入力端子３には、単一のクロ
ック２から一つのクロックパルスが与えられ、各カウン
タは、第２図にタイミングチャートに示すような各パル
ス信号を発生する。これらの各カウンタ１，２．３・・
・・・・Ｃ１゜Ｃ２，Ｃ３，・・・・・・の各出力は、
デコーダ４に人力され、該デコーダ４は、試験の対象と
なる該ＩＣの被試験回路６の各テスト部７へその出力５
を人力するよう構成しである。
組込んだ試験回路で、Ｃ，、Ｃ２゜Ｃ３，・・・・・・
はそれぞれＴフリップフロップの従続接続より成る各カ
ウンタ１．カウンタ２．カウンタ３．・・・・・・であ
る。カウンタＩ Ｃ，の入力端子３には、単一のクロ
ック２から一つのクロックパルスが与えられ、各カウン
タは、第２図にタイミングチャートに示すような各パル
ス信号を発生する。これらの各カウンタ１，２．３・・
・・・・Ｃ１゜Ｃ２，Ｃ３，・・・・・・の各出力は、
デコーダ４に人力され、該デコーダ４は、試験の対象と
なる該ＩＣの被試験回路６の各テスト部７へその出力５
を人力するよう構成しである。
（動作）
以上のように、一つのクロック人力３から各カウンタＣ
，，Ｃ２Ｃ５，・・・・・・が直列に接続されているた
め、各カウンタの出力Ｑ／Ｑは第２図に示すような各パ
ルス信号が得られ、したがって被試験回路６となるデコ
ーダ４には複数個のカウンタにより、あらゆる組合せの
°°Ｈパレベル、“Ｌ°゛レベルの人力を与えることが
できる。従ってその各所要出力５を用いて所定テスト部
７の試験を行えばよい。
，，Ｃ２Ｃ５，・・・・・・が直列に接続されているた
め、各カウンタの出力Ｑ／Ｑは第２図に示すような各パ
ルス信号が得られ、したがって被試験回路６となるデコ
ーダ４には複数個のカウンタにより、あらゆる組合せの
°°Ｈパレベル、“Ｌ°゛レベルの人力を与えることが
できる。従ってその各所要出力５を用いて所定テスト部
７の試験を行えばよい。
このため、従来の試験方法のように、膨大な数のクロッ
クを設定する必要がなくなるため、試験手順を極めて簡
略化することができる。
クを設定する必要がなくなるため、試験手順を極めて簡
略化することができる。
以上、説明したように本発明によれば、ディジタルＩＣ
を、その内部に試験回路を組込んだ構成設計としたため
、該ＩＣの試験に際して、従来例のように多数のクロッ
ク設定の手−間が省かれ、試験方法を大幅に簡略化する
ことができ、このため、時間やコストを大幅に低減でき
るようになった。
を、その内部に試験回路を組込んだ構成設計としたため
、該ＩＣの試験に際して、従来例のように多数のクロッ
ク設定の手−間が省かれ、試験方法を大幅に簡略化する
ことができ、このため、時間やコストを大幅に低減でき
るようになった。
第１図は、本発明による試験回路の一実施例図、第２図
は、第１図の試験回路を構成する各カウンタの出力信号
タイミングチャートである。 １・・・・・・試験回路 ２・・・・・・クロック ３・・・・・・入力端子 ４・・・・・・デコーダ ６・・・・・・被試験回路
は、第１図の試験回路を構成する各カウンタの出力信号
タイミングチャートである。 １・・・・・・試験回路 ２・・・・・・クロック ３・・・・・・入力端子 ４・・・・・・デコーダ ６・・・・・・被試験回路
Claims (1)
- ディジタル集積回路内部に、該集積回路の試験回路を
組込み、該試験回路の入力端子に一クロック信号を入力
することにより該集積回路の所定対象回路の試験を行う
ことができるよう構成したことを特徴とするディジタル
集積回路の試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63028708A JPH01206278A (ja) | 1988-02-12 | 1988-02-12 | ディジタル集積回路の試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63028708A JPH01206278A (ja) | 1988-02-12 | 1988-02-12 | ディジタル集積回路の試験回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01206278A true JPH01206278A (ja) | 1989-08-18 |
Family
ID=12255954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63028708A Pending JPH01206278A (ja) | 1988-02-12 | 1988-02-12 | ディジタル集積回路の試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01206278A (ja) |
-
1988
- 1988-02-12 JP JP63028708A patent/JPH01206278A/ja active Pending
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