JP2642731B2 - アドレス発生回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、集積回路（IC、LSI、VLSI等）で構成され
るディジタル信号処理回路等において、RAM（ランダム
・アクセス・メモリ）等の半導体メモリ内に設けられる
アドレス発生回路に関するものである。

（従来の技術） 一般に、ディジタル信号処理においては、積和演算を
行うことが多く、その回路例を第２図に示す。

第２図は、積和演算回路の機能ブロック図である。こ
の回路では、例えば一定のサンプル周期毎に入力された
データDiをＮ個のシフトレジスタ１−１〜１−Ｎに格納
し、サンプル周期毎に、各シフトレジスタ出力と係数α
１〜αＮとを乗算器２−１〜２−Ｎで乗算し、その乗算
結果を加算器３で加算して演算結果データDoを出力す
る。

この種の積和演算回路をRAMで構成した場合の構成例
を第３図に示す。

第３図は、従来のRAMの概略構成図である。このRAM
は、第２図のシフトレジスタ１−１〜１−Ｎの機能を有
するデータ格納用メモリセルアレイ10と、そのメモリセ
ルアレイ10に対するアドレスを発生するアドレス発生回
路11とを備えている。アドレス発生回路11は、読出しア
ドレスAlを発生する第１のポインタ12と、書込みアドレ
スAwを発生する第２のポインタ13と、アドレスAlまたは
Awを選択するセレクタ14とで構成され、そのセレクタ14
の出力がメモリセルアレイ10に接続されている。このRA
Mには、乗算および加算機能を有する演算回路20が接続
されている。

以上の構成おいて、積和演算を行うには、第１のポイ
ンタ12から出力される読出しデータAlをセレクタ14を通
してメモリセルアレイ10に与え、そのメモリセルアレイ
10から、（Ｎ−１）番目に格納されているデータDAを読
出して演算回路20に入力する。さらに、このデータDA
を、第２のポインタ13から出力される書込みデータAwを
用いてメモリセルアレイ10のＮ番目のアドレスに書込
む。このような操作において、第１のポインタ12からは
N,N−1,N−2,…,1の順序で読出しアドレスAlが出力され
ると共に、第２のポインタ13からはＮ＋1,N,N−1,N−2,
…,2の順序で書込みデータAwが出力される。このアドレ
ス発生を高速、かつ容易な制御で行うため、従来のアド
レス発生回路11では、独立した２つのポインタ12,13を
備えている。

第４図は、第３図中のポインタの構成例を示す図であ
る。

このポインタは、アップダウンカウンタで構成されて
おり、プログラムROM等で動作する制御回路30を備え、
その制御回路30から出力されるクロック信号CK、ロード
信号LD、及びアップ／ダウン切換信号U/D等により、Ｋ
ビットのセル31−１〜31−Ｋが制御される。セル31−１
〜31−ＫにはプリセットデータPD1〜PDKがそれぞれ入力
され、そのセル31−１〜31−ＫからアドレスQA1〜QAKが
それぞれ出力される。

第５図は第４図中の１ビット分のセルの構成例を示す
回路図である。

セルは、ロード信号LDにより切換えられるスイッチ4
0、アップ／ダウン切換信号U/Dにより切換えられるスイ
ッチ41,42、信号反転用のインバータ43,44、前段のキャ
リー信号（桁上げ信号）CIとスイッチ42からの出力とを
加算して和信号及び次段へのキャリー信号COを出力する
加算器45、及びフリップフロップ（以下、FFという）46
で構成されている。

このセルにおいて、アップカウント動作の場合は、ア
ップ／ダウン切換信号U/Dを例えば高レベル（以下、
“H"という）にすることにより、スイッチ40,41,42が実
線で示すように切換えられる。すると、FF46の出力端子
Ｑから出力されるアドレスQAは、外部に出力されると共
に、スイッチ42、加算器45及びスイッチ41を経由してFF
46の入力端子Ｄへ帰還される。従って、クロック信号CK
の入力に従ってアドレス（QA＋１）がFF46の入力端子Ｄ
へ入力されるため、アップカウント動作が続けられる。

ダウンカウント動作の場合は、アップ／ダウン切換信
号U/Dを低レベル（以下、“L"という）にすることによ
り、スイッチ41,42が破線で示すように切換えられる。
すると、FF46の出力端子Ｑから出力されるアドレスQA
は、インバータ44、スイッチ42、加算器45、インバータ
43及びスイッチ40を通してFF46の入力端子Ｄへ帰還され
る。従って、クロック信号CKの入力に従ってアドレス
（QA−１）がFF46の入力端子Ｄへ入力されるため、ダウ
ンカウント動作が続けられる。

（発明が解決しようとする課題） しかしながら、上記のアドレス発生回路11では、第１
および第２のポインタ12,13と、これら２つのポインタ1
2,13の出力を選択するセレクタ14とを必要とするため、
このアドレス発生回路11及びメモリセルアレイ10等を用
いてディジタル信号処理回路等を構成すると、回路規模
が大きくなって集積回路化に適さないという問題があっ
た。

本発明は前記従来技術が持っていた課題として、回路
規模の大型化と、それによる集積回路化の不適合性の点
について解決したアドレス発生回路を提供するものであ
る。

（課題を解決するための手段） 前記課題を解決するために、請求項１の発明は、所定
のアドレスにデータを格納するメモリに対して該アドレ
スを発生するアドレス発生回路において、前記アドレス
の各ビットのビット値を発生するセルを、該アドレスの
ビット数に対応して設けている。そして、前記セルは、
前記ビット値を出力する出力端子と、入力されるアドレ
スデータを格納し、該アドレスデータを出力する格納手
段と、前記格納手段の出力信号と第１の入力信号を加算
して加算結果（和信号）と桁上げ信号（キャリー信号）
を出力する加算手段と、前記格納手段の出力信号と第２
の入力信号を減算して減算結果（差信号）と桁下げ信号
（ボロー信号）を出力する減算手段と、第1,第２の転送
手段とを、備えている。

ここで、第１の転送手段は、第１と第２の信号レベル
を有する制御信号に応答し、該制御信号が第１の信号レ
ベルの時に、前記加算手段の加算結果を第１の出力信号
として前記格納手段に転送すると共に、前記減算手段の
減算結果を第２の出力信号として前記出力端子に転送
し、該制御信号が第２の信号レベルの時に、前記減算手
段の減算結果を該第１の出力信号として該格納手段に転
送すると共に、該加算手段の加算結果を該第２の出力信
号として該出力端子に転送する機能を有している。ま
た、第２の転送手段は、第１と第２の信号レベルを有す
る出力制御信号の信号レベルに対応して、前記格納手段
の出力信号と前記第２の出力信号とを前記出力端子に選
択的に転送する機能を有している。

請求項２の発明は、請求項１の発明において、第１と
第２の信号レベルを有する転送信号の信号レベルに対応
して、外部から入力される前記アドレスデータと前記第
１の出力信号とを前記格納手段の入力として選択的に転
送する選択手段を、備えている。

請求項３の発明は、請求項１の発明において、前記格
納手段を、クロック信号に応答して、外部から入力され
る前記アドレスデータあるいは前記第１の出力信号を格
納する構成にしている。

（作 用） 請求項１〜３の発明によれば、以上のようにアドレス
発生回路を構成したので、例えば、アップカウント動作
の時は、第１の転送手段により、加算手段の加算結果が
第１の出力信号として格納手段へ転送されると共に、減
算手段の減算結果が第２の出力信号として第２の転送手
段へ転送される。また、ダウンカウント動作の時は、第
１の転送手段により、減算手段の減算結果が第１の出力
信号として格納手段へ転送されると共に、加算手段の加
算結果が第２の出力信号として第２の転送手段へ転送さ
れる。そして、第２の転送手段により、格納手段の出力
信号と第２の出力信号とが選択的に出力端子へ転送され
る。これにより、１つの格納手段によって読出しアドレ
スと書込みアドレスが交互に出力端子から出力される。
従って、前記課題を解決できるのである。

（実施例） 第１図（ａ），（ｂ）は本発明の実施例を示すアドレ
ス発生回路の構成図であり、同図（ａ）は全体構成図、
及び同図（ｂ）は同図（ａ）中の１ビット分のセルの回
路図である。

第１図（ａ）に示すように、このアドレス発生回路50
は、データ格納用のメモリセルアレイ10に対する読出し
アドレスAl及び書込みアドレスAwを発生する１つのＫビ
ットのポインタ51で構成されている。このＫビットのポ
インタ51は、アップダウンカウンタで構成されており、
プログラムROM等で動作する制御回路52を備え、その制
御回路52から出力されるクロック信号CK、ロード信号
（転送信号）LD、リードアドレス／ライトアドレス切換
信号（出力制御信号）R/W、及びアップダウン切換信号
（制御信号）U/Dにより、Ｋビットのセル53−１〜53−
Ｋが制御される。セル53−１〜53−Ｋにはプリセットデ
ータPD1〜PDKがそれぞれ入力され、そのセル53−１〜53
−ＫからアドレスQA1〜QAK、つまり読出しアドレスAlま
たは書込みアドレスAwが出力される。

各セル53−１〜53−Ｋ（＝53）は、第１図（ｂ）に示
すように、プリセットデータPD入力用の端子60、クロッ
ク信号CK入力用の端子、前段からのキャリー信号（桁上
げ信号）CIPを入力する端子62、前段からのボロー信号
（桁下げ信号）CINを入力する端子63、アドレスQA出力
用の端子64、次段へのボロー信号CONを出力する端子6
5、次段へのキャリー信号COPを出力する端子66、ロード
信号LD入力用の端子67、リード／ライン切換信号R/W入
力用の端子68、及びアップ／ダウン切換信号U/D用の入
力端子69を有している。各端子67,68,69には、信号LD,R
/W,U/Dの逆相信号▲▼，／，／をそれぞれ
生成するインバータ70,71,72が接続されている。

このセル53は、クロック端子Ｃに入力されるクロック
信号CKの立上がり時に入力端子Ｄ上の信号を取込んでそ
れを出力端子Ｑから出力するFF（格納手段）73と、キャ
リー端子CI上のキャリー信号CIPと入力端子Ａ上信号と
を加算して和信号及びキャリー信号を出力端子S,COから
出力する加算器（加算手段）74と、ボロー端子CI上のボ
ロー信号CINと入力端子Ａ上の信号とを加算して差信号
及びボロー信号を出力端子S,COから出力する減算器（減
算手段）75とを備えている。FF73の入力端子Ｄは、スイ
ッチ76を介して端子60に接続されると共に、スイッチ7
6,77を介して加算器74及び減算器75の各出力端子S,Sに
それぞれ接続されている。その加算器74及び減算器75の
各出力端子S,Sは、スイッチ78,79を介して端子64に接続
され、その端子64が、スイッチ79を介してFF73の出力端
子Ｑに接続されると共に加算器74及び減算器75の各入力
端子A,Aにそれぞれ接続されている。加算器74及び減算
器75の各出力端子CO,COは、端子66,65にそれぞれ接続さ
れている。

スイッチ（選択手段）76、スイッチ（第１の転送手
段）77,78、及びスイッチ（第２の転送手段）79は、信
号切換え機能を有し、例えばＮチャネル型の電界効果ト
ランジスタ（以下、FETという）76a,77a,78a,79aとＰチ
ャネル型のFET76b,77b,78b,79bとで、それぞれ構成され
ている。

以上のような構成において、先ず第１図（ｂ）の動作
を説明する。

セル53を初期設定する場合、ロード信号LDを例えば
“H"にする。すると、スイッチ76中のFET76aがオンし、
端子60上のプリセットデータPDがFF73の入力端子Ｄに入
力される。ここで、FF73のクロック端子Ｃにクロック信
号CKを入力すると、FF73はクロック信号CKの立上がり時
にプリセットデータPDを取込み、それを出力端子Ｑから
出力する。

アップカウント動作の場合、ロード信号LDを“L"にす
ると共に、アップ／ダウン切換信号U/Dを例えば“H"に
する。すると、スイッチ76中のFET76aがオフすると共に
FET76bがオンし、さらにスイッチ77中のFET77aがオンす
ると共にFET77bがオフする。加算器74は、FF73の出力端
子Ｑからの出力と、下位ビットのセルからのキャリー信
号CIPとを加算し、和信号とキャリー信号を出力端子S,C
Oから出力する。和信号はFET77a,76bを経由してFF73の
入力端子Ｄへ入力される。この状態でFF73のクロック端
子Ｃへクロック信号CKを入力すると、FF73はクロック信
号CKの立上がり時に和信号を取込み、それを出力端子Ｑ
から出力する。以下、順次クロック信号CKが入力される
毎に、下位ビットセルからのキャリー信号CIPとFF73の
出力とによってアップカウント動作が続けられる。

ダウンカウント動作の場合、アップ／ダウン切換信号
U/Dが“L"になり、スイッチ77,78中のFET77b,78bがオン
すると共に、FF77a,78aがオフする。減算器75は、FF73
の出力と、下位ビットセルからのボロー信号CINとの差
を求め、差信号と上位ビットセルへのボロー信号とを出
力端子S,COから出力する。差信号は、FET77b,76bを経由
してFF73の入力端子Ｄに入力される。この状態でFF73へ
クロック信号CKを入力すると、FF73は差信号を取込み、
それを出力端子Ｑから出力する。以下、順次クロック信
号CKが入力される毎に、下位ビットセルからのボロー信
号CINとFF73の出力とによってダウンカウント動作が続
けられる。

次に第１図（ａ）のアドレス発生回路50における全体
の動作を、第６図を参照しつつ説明する。なお、第６図
は第１図のタイミングチャートである。

第１図（ａ）において、Ｋビットのセル53−１〜53−
ＫにロードされたプリセットデータPD1〜PDNを例えばＮ
とし、さらに説明の簡略化のために、各段のセル53−１
〜53−Ｋ内における各FF73の出力、各加算器74の出力、
及び各減算器75の出力もそれぞれＮで表わすものとす
る。

先ず、アドレス発生回路50を構成するポインタ51か
ら、読出しアドレスAlと書込みアドレスAwを出力する場
合のセル動作を説明する。

各セル53−１〜53−Ｎ内のFF73の出力端子Ｑからは、
Ｎが出力されているものとすると、加算器74からは（Ｎ
＋１）、減算器75からは（Ｎ−１）がそれぞれ出力され
る。

ポインタ51をダウンカウンタとして使用する場合に
は、ロード信号LDが“L"、アップ／ダウン切換信号U/D
が“L"となり、FFT76a,77a,78aがオフ状態、FET76b,77
b,78bがオン状態となる。各加算器74の出力和信号は、F
ET78bを介して出力選択用スイッチ79中のFET79b側へ入
力される。このスイッチ79中のFET79a,79bを、リード／
ライト切換信号R/Wによってクロック信号CKの中間点で
切換えると、端子64からはクロック信号CKの前半で読出
しアドレスAl用のFF73の出力、後半で書込みアドレスAw
用の加算器74の出力が得られる。即ち、最初にＮ番地か
ら読出し、（Ｎ＋１）番地へ書込み、次に（Ｎ−１）番
地から読出し、Ｎ番地へ書込み、以下順次、読出しアド
レスAlと書込みアドレスAwが交互に得られる。従って、
例えば第２図のような積和演算等において、メモリセル
アレイ10をシフトレジスタ１−１〜１−Ｎとして使用す
る場合のアドレスの発生が容易に行える。

以上はポインタ51をダウンカウンタとして動作させた
時の説明であるが、アップカウンタとして動作させた時
は、減算器75の出力がFET78a,79bを介して端子64へ出力
され、ダウンカウンタとほぼ同様の動作となる。

本実施例では、次のような利点を有している。

アドレス発生用のポインタ51に加算器74及び減算器75
を設けたので、そのポインタ51から、メモリセルアレイ
10に対する読出しアドレスAlと書込みアドレスAwを交互
に出力できる。そのため、従来２つのポインタ12,13を
必要としていたところを、１つのポインタ51でアドレス
発生回路50を構成できるので、大幅な回路の削除が可能
となり、集積回路化を行った場合にはチップサイズを縮
小できる。

なお、本発明は図示の実施例に限定されず、例えば第
１図のスイッチ76〜79をアナログスイッチ等の他のスイ
ッチグトランジスタ等で構成したり、本発明を他のディ
ジタル信号処理回路等のアドレス発生用に使用する等、
種々の変形が可能である。

（発明の効果） 以上詳細に説明したように、請求項１〜３の発明によ
れば、アドレス１ビット分のセル内に、出力端子、格納
手段、加算手段、減算手段、及び第1,第２の転送手段を
設けたので、１つのセルから、メモリの読出しアドレス
と書込みアドレスを発生させることができる。従って、
アドレス発生回路における回路規模を小さくでき、集積
回路化の際のチップサイズの縮小化が期待できる。

【図面の簡単な説明】

第１図（ａ），（ｂ）は本発明の実施例を示すアドレス
発生回路の構成図、第２図は一般的な積和演算回路の構
成図、第３図は従来のRAMの構成図、第４図は第３図中
のポインタの構成図、第５図は第４図中のセルの構成
図、第６図は第１図のタイミングチャートである。 10……メモリセルアレイ、50……アドレス発生回路、51
……ポインタ、52……制御回路、53−１〜53−Ｋ……セ
ル、73……FF,74……加算器、75……減算器、76〜79…
…スイッチ、Al……書込みアドレス、Aw……読出しアド
レス、CK……クロック信号、CIP,COP……キャリー信
号、CIN,CON……ボロー信号、R/W……リード／ライト切
換信号、QA……アドレス、U/D……アップ／ダウン切換
信号。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】所定のアドレスにデータを格納するメモリ
   に対して該アドレスを発生するアドレス発生回路におい
   て、 前記アドレスの各ビットのビット値を発生するセルを、
   該アドレスのビット数に対応して設け、 前記セルは、 前記ビット値を出力する出力端子と、 入力されるアドレスデータを格納し、該アドレスデータ
   を出力する格納手段と、 前記格納手段の出力信号と第１の入力信号を加算して加
   算結果と桁上げ信号を出力する加算手段と、 前記格納手段の出力信号と第２の入力信号を減算して減
   算結果と桁下げ信号を出力する減算手段と、 第１と第２の信号レベルを有する制御信号に応答し、該
   制御信号が第１の信号レベルの時に、前記加算手段の加
   算結果を第１の出力信号として前記格納手段に転送する
   と共に、前記減算手段の減算結果を第２の出力信号とし
   て前記出力端子に転送し、該制御信号が第２の信号レベ
   ルの時に、前記減算手段の減算結果を該第１の出力信号
   として該格納手段に転送すると共に、該加算手段の加算
   結果を該第２の出力信号として該出力端子に転送する第
   １の転送手段と、 第１と第２の信号レベルを有する出力制御信号の信号レ
   ベルに対応して、前記格納手段の出力信号と前記第２の
   出力信号とを前記出力端子に選択的に転送する第２の転
   送手段とを、 備えたことを特徴とするアドレス発生回路。
2. 【請求項２】請求項１記載のアドレス発生回路におい
   て、 第１と第２の信号レベルを有する転送信号の信号レベル
   に対応して、外部から入力される前記アドレスデータと
   前記第１の出力信号とを前記格納手段の入力として選択
   的に転送する選択手段を、備えたことを特徴とするアド
   レス発生回路。
3. 【請求項３】請求項１記載のアドレス発生回路におい
   て、 前記格納手段は、クロック信号に応答して、外部から入
   力される前記アドレスデータあるいは前記第１の出力信
   号を格納することを特徴とするアドレス発生回路。