KR100209224B1 - 고속 다중화기 - Google Patents

고속 다중화기 Download PDF

Info

Publication number
KR100209224B1
KR100209224B1 KR1019960073674A KR19960073674A KR100209224B1 KR 100209224 B1 KR100209224 B1 KR 100209224B1 KR 1019960073674 A KR1019960073674 A KR 1019960073674A KR 19960073674 A KR19960073674 A KR 19960073674A KR 100209224 B1 KR100209224 B1 KR 100209224B1
Authority
KR
South Korea
Prior art keywords
common output
output
inverters
multiplexer
inputs
Prior art date
Application number
KR1019960073674A
Other languages
English (en)
Other versions
KR19980054511A (ko
Inventor
김용범
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019960073674A priority Critical patent/KR100209224B1/ko
Priority to US08/998,031 priority patent/US5982220A/en
Publication of KR19980054511A publication Critical patent/KR19980054511A/ko
Application granted granted Critical
Publication of KR100209224B1 publication Critical patent/KR100209224B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
    • H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
    • H03K17/0416—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the output circuit
    • H03K17/04163—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the output circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors

Abstract

본 발명은 패스트랜지스터 공통출력단에 생성되는 기생캐패시터를 분산시켜 고속동작이 가능케하며, 그 사이즈 역시 감소시켜 고집적화에 용이한 다중화기를 제공하고자하는 것으로, 이를 위해 본 발명은, 제1 내지 제n(n=자연수) 선택신호에 응답하여, n개의 패스트랜지스터로 각기 입력되는 제1 내지 제n 입력중 어느 하나의 값을 상기 패스트랜지스터들의 공통출력단으로 선택하여 출력하는 다중화기에 있어서, 제1 내지 제i(1in) 입력을 각기 반전시키는 다수의 인버터, 제1 내지 제i 선택신호에 응답하여, 상기 인버터의 출력중 어느하나를 선택하여 자신의 제1공통출력단으로 출력하는 제1패스트랜지스터군; 제i 내지 제n 선택신호에 응답하여, 제i 내지 제n 입력중 어느하나를 선택하여 자신의 제2공통출력단으로 출력하는 제2패스트랜지스터군; 및 상기 제1공통출력단이 자신의 입력단에 접속되고 상기 제2공통출력단이 자신의 출력단에 접속된 래치수단을 구비하여, 상기 래치수단의 출력을 외부로 출력하도록 구성된다. 그리고, 바람직하게 상기 래치수단은 서로의 입/출력단이 접속된 두 개의 인버터로 이루어진다.

Description

고속 다중화기
본 발명은 디지탈(Digital) 회로의 전반에 적용되는 다중화기(Multiplex)에 관한 것으로, 특히 고속동작 및 고집적화를 위한 다중화기에 관한 것이다.
잘 알려진 바와같이, 다중화기는 n개의 입력 데이터중 어느하나를 선택하여 출력하는 장치로서, 이의 고속동작 및 고집적화를 위한 기술이 끊임없이 진행되고 있다.
제1도는 통상적인 다중화기를 나타내는 회로도로서, 도면에 도시된 바와같이, n개의 각 입력 b0내지 bn-1을 입력받는 n개의 인버터(I1내지 In)와, n개의 인버터 출력을 각기 일측단으로 입력받고 게이트로 각 a0내지 an-1의 선택신호를 인가받고 타측단은 공통 접속된 n개의 패스트랜지스터(T1내지 Tn), 및 n개의 패스트랜지스터 타측의 공통단자에 접속되어 선택된 최종데이타를 출력하는 인버터(10)로 구성된다.
상술한 바와같은 구성을 갖는 종래의 다중화기는 전송을 위한 입력 데이터의 비트(bit) 수가 클 때에 패스트랜지스터 타측의 공통단자가 큰 기생캐패시터(20)를 가지게되고, 이로 인해 출력단까지의 지연이 커지게 된다. 또한, 각 n개의 입력단에 모두 인버터를 구비하고 있기 때문에 그 사이즈가 상당히 크다는 문제점이 있다.
본 발명은 패스트랜지스터 공통출력단에 생성되는 기생캐패시터를 분산시켜 고속동작이 가능케하며, 그 사이즈 역시 감소시켜 고집적화에 용이한 다중화기를 제공함을 그 목적으로 한다.
제1도는 통상적인 다중화기를 나타내는 회로도.
제2도는 본 발명의 일실시예에 따른 다중화기 회로도.
상기 목적을 달성하기 위하여 본 발명은, 제1 내지 제n(n=자연수) 선택신호에 응답하여, n개의 패스트랜지스터로 각기 입력되는 제1 내지 제n 입력중 어느 하나의 값을 상기 패스트랜지스터들의 공통출력단으로 선택하여 출력하는 다중화기에 있어서, 제1 내지 제i(1in) 입력을 각기 반전시키는 다수의 인버터, 제1 내지 제i 선택신호에 응답하여, 상기 인버터의 출력중 어느 하나를 선택하여 자신의 제1공통출력단으로 출력하는 제1패스트랜지스터군; 제i 내지 제n 선택신호에 응답하여, 제i 내지 제n 입력중 어느 하나를 선택하여 자신의 제2공통출력단으로 출력하는 제2패스트랜지스터군; 및 상기 제1공통출력단이 자신의 입력단에 접속되고 상기 제2공통출력단이 자신의 출력단에 접속된 래치수단을 구비하여, 상기 래치수단의 출력을 외부로 출력하도록 구성된다.
그리고, 바람직하게 상기 래치수단은 서로의 입/출력단이 접속된 두 개의 인버터로 이루어진다.
제2도는 본 발명의 일실시예에 따른 다중화기 회로도로서, 이를 통해 본 발명의 일실시예를 상세히 설명한다.
제2도에 도시된 바와같이, 본 실시예에 따른 다중화기는 n개의 각 입력(b0내지 bn-1)과 n개의 패스트랜지스터(T1내지 Tn)가 두 그룹으로 이루어진다. 즉, 속도가 상대적으로 빠른 제1그룹과 상대적으로 속도가 느린 제2그룹으로 나눈다. 그리고, 제1그룹의 입력단에는 인버터(I1내지 In)를 형성하여 패스트랜지스터(T1내지 Tn)로 입력되는 입력(b0내지 bi)을 인버팅시키고, 제2그룹의 입력(bi+1내지 bn)은 인버팅시키지 않는다. 또한, 다중화기 출력단쪽 버퍼는 종래의 인버터(10) 대신에 두 개의 인버터가 서로 래치된 래치회로(100)를 형성하여, 래치회로(100)의 입력단쪽에 제1그룹의 출력단(노드1)을 접속하고, 래치회로(100)의 출력단쪽에 제1그룹의 출력단(노드2)을 접속한다.
상술한 바와 같은 구성을 갖는 본 실시예의 동작 및 작용은 다음과 같다.
다중화기의 특성상, 만약 상대적으로 빠른 제1그룹에서 선택신호에 의해 어느 하나가 선택되면, 느린 제2그룹의 출력단(노드2)은 플로팅되어지고, 제1그룹의 출력값에 의해 출력(out)이 결정된다. 이와 반대로 느린 제2그룹에서 어느 하나가 선택되면 제1그룹의 출력단(노드1)은 플로팅되어지고, 제2그룹의 출력값에 의해 제1그룹의 출력단(노드2) 값 및 다중화기의 출력(out)값이 최종 결정되어, 다중화 기능을 적절히 수행하게 된다.
이렇게 하여, 집중되었던 패스트랜지스터의 공통 단자쪽 기생캐패시터 값을 분산시키므로써(20a, 20b) 고속 동작을 이룰 수 있고(정도로 줄임), 아울러 종래에는 모든 입력에 인버터를 형성하였지만, 본 발명은 래치회로에 의해 인버터가 하나 늘었다해도 둘로 나누어진 그룹중 한 그룹에만 인버터를 형성하였기 때문에 그 사이즈가 줄어들어, 본 발명의 목적을 달성할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명은 기생캐패시터 값을 분산시켜 고속동작을 이루고, 논리게이트의 수를 줄여 칩 사이즈를 작게함으로써, 고속 및 고 집적화를 요하는 소자에 적절히 사용되어 진다.

Claims (3)

  1. 제1 내지 제n(n=자연수) 선택신호에 응답하여, n개의 패스트랜지스터로 각기 입력되는 제1 내지 제n 입력중 어느 하나의 값을 상기 패스트랜지스터들의 공통출력단으로 선택하여 출력하는 다중화기에 있어서, 제1 내지 제i(1in) 입력을 각기 반전시키는 다수의 인버터; 제1 내지 제i 선택신호에 응답하여, 상기 인버터들의 출력중 어느하나를 선택하여 제1공통출력단으로 출력하는 제1패스트랜지스터군; 제i 내지 제n 선택신호에 응답하여, 제i 내지 제n 입력중 어느 하나를 선택하여 제2공통출력단으로 출력하는 제2패스트랜지스터군; 및 상기 제1공통출력단이 자신의 입력단에 접속되고 상기 제2공통출력단이 자신의 출력단에 접속된 래치수단을 구비하여, 상기 래치수단의 출력을 외부로 출력하도록 구성된 고속 다중화기.
  2. 제1항에 있어서, 상기 제1 내지 제i 입력신호는 상기 제i 내지 제n 입력신호에 비해 속도가 상대적으로 다른 신호군임을 특징으로 하는 고속 다중화기.
  3. 제1항에 있어서, 상기 래치수단은 서로의 입/출력단이 접속된 두 개의 인버터로 이루어지는 것을 특징으로 하는 고속 다중화기.
KR1019960073674A 1996-12-27 1996-12-27 고속 다중화기 KR100209224B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019960073674A KR100209224B1 (ko) 1996-12-27 1996-12-27 고속 다중화기
US08/998,031 US5982220A (en) 1996-12-27 1997-12-24 High speed multiplexer circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960073674A KR100209224B1 (ko) 1996-12-27 1996-12-27 고속 다중화기

Publications (2)

Publication Number Publication Date
KR19980054511A KR19980054511A (ko) 1998-09-25
KR100209224B1 true KR100209224B1 (ko) 1999-07-15

Family

ID=19491417

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960073674A KR100209224B1 (ko) 1996-12-27 1996-12-27 고속 다중화기

Country Status (2)

Country Link
US (1) US5982220A (ko)
KR (1) KR100209224B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6239646B1 (en) * 1998-10-29 2001-05-29 Cypress Semiconductor Corp. High-speed, multiple-input multiplexer scheme
US6501324B2 (en) 2001-05-25 2002-12-31 Infineon Technologies Ag High speed multiplexer
US6617911B2 (en) * 2001-10-19 2003-09-09 Intel Corporation Reducing output capacitance of digital-to-time domain converter for very high frequency digital waveform synthesis
US7301370B1 (en) * 2003-05-22 2007-11-27 Cypress Semiconductor Corporation High-speed differential logic to CMOS translator architecture with low data-dependent jitter and duty cycle distortion
US7046071B1 (en) * 2003-08-04 2006-05-16 Xilinx, Inc. Series capacitor coupling multiplexer for programmable logic devices
US7545200B2 (en) * 2005-07-12 2009-06-09 Xinetics, Inc. Leakage current compensated system
US7609799B2 (en) * 2005-09-02 2009-10-27 Cypress Semiconductor Corporation Circuit, system, and method for multiplexing signals with reduced jitter
US7471135B2 (en) * 2006-12-05 2008-12-30 Cypress Semiconductor Corp. Multiplexer circuit
US7821866B1 (en) 2007-11-14 2010-10-26 Cypress Semiconductor Corporation Low impedance column multiplexer circuit and method
US10447151B2 (en) * 2014-10-31 2019-10-15 Skyworks Solutions, Inc. Circuits, devices, and methods for operating a charge pump
US10917090B1 (en) * 2019-12-02 2021-02-09 Texas Instruments Incorporated Multi-channel multiplexer

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5815024A (en) * 1993-06-11 1998-09-29 Altera Corporation Look-up table using multi-level decode
US5436574A (en) * 1993-11-12 1995-07-25 Altera Corporation Universal logic module with arithmetic capabilities
FR2716759B1 (fr) * 1994-02-28 1996-04-05 Sgs Thomson Microelectronics Etage de formatage d'opérandes optimisé.
US5835045A (en) * 1994-10-28 1998-11-10 Canon Kabushiki Kaisha Semiconductor device, and operating device, signal converter, and signal processing system using the semiconductor device.
US5543731A (en) * 1995-03-31 1996-08-06 International Business Machines Corporation Dynamic and preset static multiplexer in front of latch circuit for use in static circuits
US5654660A (en) * 1995-09-27 1997-08-05 Hewlett-Packard Company Level shifted high impedance input multiplexor
US5578946A (en) * 1995-10-06 1996-11-26 Xilinx, Inc. Input synchronization mechanism for inside/outside clock

Also Published As

Publication number Publication date
KR19980054511A (ko) 1998-09-25
US5982220A (en) 1999-11-09

Similar Documents

Publication Publication Date Title
US7868790B2 (en) Single ended pseudo differential interconnection circuit and single ended pseudo differential signaling method
US5931927A (en) Device for reducing the fluctuation of power supply voltage due to inductance by inverting bits in groups of data lines
KR100468761B1 (ko) 분할된 시스템 데이터 버스에 연결되는 메모리 모듈을구비하는 반도체 메모리 시스템
US5926050A (en) Separate set/reset paths for time critical signals
KR100209224B1 (ko) 고속 다중화기
US5012126A (en) High speed CMOS multiplexer having reduced propagation delay
US5831447A (en) Output buffer with noisy/quiet voltage sources and feedback patch for noise reduction
JPS6159014B2 (ko)
US6970116B2 (en) Multiplexer circuit for converting parallel data into serial data at high speed and synchronizing the serial data with a clock signal
US4621208A (en) CMOS output buffer
KR100329320B1 (ko) 디지털신호전송회로
EP0487216B1 (en) Input buffer with noise filter
US6693842B2 (en) Semiconductor device having a plurality of output signals
US4885544A (en) Determination circuit for data coincidence
KR100218279B1 (ko) 비교기
US5818894A (en) High speed barrel shifter
KR19990004870A (ko) 출력 버퍼 장치
EP1094396A2 (en) Bus system suitable for increasing transmission speed
KR100218256B1 (ko) 데이타 멀티플렉싱회로
KR100305645B1 (ko) 반도체메모리소자의데이타패스장치
JP3312898B2 (ja) デジタル信号伝送回路
KR100427712B1 (ko) 트윈컬럼디코더를갖는반도체메모리장치
KR100200501B1 (ko) 멀티플렉서
KR100228338B1 (ko) 시분할 디지탈 데이터 전송장치
JPH08204128A (ja) マルチファンクションｌｓｉ装置とその機能切換方法、及び演算処理システム

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130325

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20140318

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee