KR100228338B1 - 시분할 디지탈 데이터 전송장치 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 설계
2. 발명이 해결하고자 하는 기술적 과제
블록간 신호 전송시 전달 신호 각각에 신호 전송 라인을 하나씩 할당하여 전송하거나, 전달 신호를 다중화하여 다수의 전달 신호를 하나의 전송 라인으로 전송함으로써 각각 라우팅이 복잡하여 칩의 크기가 커지거나 전송 속도가 느려지는 단점이 있음.
3. 발명의 해결 방법의 요지
시분할을 이용하여, 하나의 전송라인으로 신호를 전송함으로써 라우팅의 수를 감소 시키고, 고속으로 신호를 전송할 수 있음.
4. 발명의 중요한 용도
반도체 설계
Description
본 발명은 디지탈 데이터 전송장치에 관한 것으로, 특히 시분할방식을 이용하여 마이크로 프로세서와 같은 고집적 회로, 고 밀도 블럭간 라우팅(routing)이 칩 크기를 결정하며 서브마이크론(submicron) 이하에서 상대적으로 큰 영향을 미치는 요인 즉 라인간 크로스토크 노이즈(CrossTalk Noise)에 강하고 고속 전송이 가능한 디지탈 데이터 전송 장치에 관한 것이다.
종래의 데이터 전송 장치에서 블럭간 인터페이스 방식(신호 전달방식)은 다음과 같다.
첫째, 전달신호 각각에 대하여 인터페이스 라인(신호 전송 라인) 하나씩 할당한다.
둘째, 전달신호를 다중화하여 몇 개의 전달 신호에 대하여 하나의 인터페이스 라인을 할당한다.
위 방식은 각각 다음과 같은 장단점을 가지고 있다.
첫째 방식은 둘째 방식에 비해 칩 크기는 상대적으로 많이 요구하고 속도는 빠르다. 그러나, 라우팅(routing)이 복잡해짐으로 서브마이크론에서 강하게 대두되는 크로스토크 노이즈에 취약하다.
둘째 방식은 첫째방식에 비해 라우팅 크기는 작은 반면, 타이밍(timing) 측면에서 바라볼 때 만일 3×1 먹스(mux)를 사용한다면 첫째 방식에 비해 3배의 시간을 요구할 것이다. 그리고 라우팅이 간단해짐으로서 크로스토크 노이즈에 의한 영향이 첫째 방식에 비해 상당히 줄어 들 수 있다.
결론적으로 첫째 방식은 속도는 빠른 반면 라우팅이 복잡해져 칩 크기는 커지나 크로스토크 잡음에 약하고, 둘째 방식은 라우팅이 간단해 짐으로써 크로스토크 노이즈에 강하고 칩 크기는 작아지나 속도는 느리다.
상기의 문제점을 해결하기 위하여 서브마이크론 이하의 프로세서에서 라우팅 수를 줄임으로써 칩 크기를 감소시키고, 아울러 크로스토크 노이즈에 강하며 고속 전송이 가능한 전송 장치가 요구된다.
본 발명은 상기의 문제점을 해결하기 위하여 안출된 것으로, 시분할방식을 사용하여, 서브마이크론 이하(0.35 마이크론 이하)로 설계시 회로의 라우팅 수를 줄임으로써 칩 크기를 줄이고, 크로스토크 노이즈에 강하고 고속 전송이 가능한 시분할 디지탈 전송 장치를 제공하는데 있다.
도1은 본 발명의 일실시예에 따른 시분할 디지탈 데이터 전송 장치의 블럭도.
도2는 본 발명의 일실시예에 따른 시분할 디지탈 데이터 전송 장치의 세부도.
도3은 본 발명의 일실시예에 따른 시분할 디지탈 데이터 전송 장치의 타이밍도.
도4는 본 발명의 다른 실시예에 따른 시분할 디지탈 데이터 전송 장치.
* 도면의 주요 부분에 대한 부호 설명
1: 인코딩 펄스 발생기 2: 인코더
3: 디코딩 펄스 발생기 4: 디코더
5: 프리차지 펄스 발생기
상기 목적을 달성하기 위한 본 발명은, 단일 전송 라인을 사용하여 제1 및 제2 디지탈 데이터를 전송하기 위한 디지탈 데이터 전송 장치에 있어서, 외부로부터 클럭 신호를 입력받아 제1 내지 제3 인코딩 펄스 신호를 생성하기 위한 인코딩 펄스 생성 수단; 상기 인코딩 펄스 생성 수단으로부터의 상기 제1 및 제2 인코딩 펄스 신호에 응답하여 상기 제1 및 제2 디지탈 데이터를 단일 전송 데이터로 인코딩하여 상기 단일 전송 라인으로 출력하기 위한 인코딩 수단; 상기 인코딩 펄스 생성 수단으로부터의 상기 제3 인코딩 펄스 신호를 입력받아 제1 및 제2 디코딩 펄스 신호를 생성하기 위한 디코딩 펄스 생성 수단; 외부로부터 상기 클럭 신호를 입력받아 프리차지 펄스 신호를 생성하기 위한 프리차지 펄스 생성 수단; 및 상기 디코딩 펄스 생성 수단으로부터의 제1 및 제2 디코딩 펄스 신호 및 상기 프리차지 펄스 생성 수단으로부터의 프리차지 펄스 신호에 응답하여, 상기 전송 라인을 통해 입력되는 상기 단일 전송 데이터를 상기 제1 및 제2 디지탈 데이터로 디코딩하여 출력하기 위한 디코딩 수단을 포함하여 이루어진다.
또한, 본 발명은 M개의 전송 라인을 통해 제1 내지 제N(N은 2M)의 디지탈 데이터를 전송하기 위한 디지탈 데이터 전송 장치에 있어서, 외부로부터 클럭 신호를 입력받아 제1 내지 제3 인코딩 펄스 신호를 생성하기 위한 인코딩 펄스 생성 수단; 상기 인코딩 펄스 생성 수단으로부터의 상기 제1 및 제2 인코딩 펄스 신호에 응답하여 상기 제1 내지 제N 디지탈 데이터 중 2개의 디지탈 데이터를 단일 전송 데이터로 인코딩하여 하나의 상기 전송 라인으로 출력하기 위한 M개의 인코딩 수단; 상기 인코딩 펄스 생성 수단으로부터의 상기 제3 인코딩 펄스 신호를 입력받아 제1 및 제2 디코딩 펄스 신호를 생성하기 위한 디코딩 펄스 생성 수단; 외부로부터 상기 클럭 펄스를 입력받아 프리차지 펄스 신호를 생성하기 위한 프리차지 펄스 생성 수단; 및 상기 디코딩 펄스 생성 수단으로부터의 제1 및 제2 디코딩 펄스 신호 및 상기 프리차지 펄스 생성 수단으로부터의 프리차지 펄스 신호에 응답하여, 상기 전송 라인을 통해 입력되는 상기 단일 전송 데이터를 상기 2개의 디지탈 데이터로 디코딩하여 각각 출력하기 위한 M개의 디코딩 수단을 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도1은 본 발명의 일실시예에 따른 시분할 디지탈 데이터 전송 장치의 블럭도로서, 도면 부호 1은 인코딩 펄스 발생기, 2는 인코더, 3은 디코딩 펄스 발생기, 4는 디코더, 5는 프리차지 펄스 발생기이다.
도2는 도1에 도시된 본 발명의 일실시예에 따른 시분할 디지탈 데이터 전송 장치의 세부도이다.
인코딩 펄스 발생기(1)를 우선 살펴보면, 도면부호 6 및 10은 지연 소자, 7 및 9는 인버터, 8은 NOR 게이트이다. 외부에서 클럭 신호(clk)를 입력받아 클럭신호(clk)가 "로우(low)"에서 "하이(high)"로 천이되는 순간을 감지하여 펄스 신호(pulse1)를 출력한다. 지연 소자(6)는 펄스 신호(pulse1)의 폭을 결정한다. 지연소자(10)는 펄스 신호(pulse1)를 입력받아 또다른 펄스 신호(pulse2)를 출력한다. 그리고, 펄스 신호(pulse1)를 버퍼링(11)하여 디코딩 펄스 발생기(3)로 전달한다.
인코더(2)에서 스위칭 소자(12)는 비트0(bit0)이 "하이"인 경우 펄스 신호(pulse1)를 통과시키며 이 통과된 신호는 풀다운(pull down) 트랜지스터(14)의 값을 이겨내고 NOR 게이트(16)의 입력값으로 전달된다. 그리고, 비트0(bit0)이 "로우"인 경우 펄스 신호(pulse1)를 통과시키지 않으며, 이때 노드(F)는 풀다운 트랜지스터(14)의 풀다운 동작으로 "로우" 상태를 유지한다. 스위칭 소자(13)는 비트1(bit1)이 "하이"인 경우 펄스 신호(pulse2)를 통과시키며 이 통과된 신호는 풀다운 트랜지스터(15)의 값을 이겨내고 NOR 게이트(16)의 또다른 입력값으로 전달된다. 그리고, 비트1(bit1)이 "로우"인 경우 펄스 신호(pulse2)를 통과시키지 않으며, 이때 노드(G)는 풀다운 트랜지스터(14)의 풀다운 동작으로 "로우" 상태를 유지한다. 비트0(bit0) 및 비트1(bit1)은 최소한 클럭 신호가 "하이"인 동안 유지되어야만 한다. NOR 게이트(16)는 노드(F), 노드(G)의 값을 입력으로 받아 펄스 신호(pulse1)가 "하이"인 구간에서 노드(F)의 값을, "로우"인 구간에서 노드(G)의 값을 각각 출력한다. 인버터(17)는 NOR 게이트(16)의 값을 입력으로 받아 출력을 디코더(4)에 전달한다.
디코딩 펄스 발생기(3)에서 버퍼(18)는 인코딩 펄스 발생기(1)의 출력 신호(E)를 입력으로 받아 펄스 신호(pulse3)로 출력한다.(펄스 신호(pulse3)는 비트0/1 신호(bit0/1)에서 비트0(bit0) 값으로 분리하기 위한 신호임). 지연 소자(19)는 펄스 신호(pulse3)를 지연시켜 펄스 신호(pulse4)를 출력한다(펄스 신호(pulse4)는 비트0/1 신호(bit0/1)로부터 비트1(bit1)을 분리하기 위한 신호임). 이때, 펄스 신호(pulse1) 및 펄스 신호(pulse2) 사이의 시간 지연만큼 펄스 신호(pulse3) 및 펄스 신호(pulse4) 사이를 유지하기 위해 지연소자(10, 19)의 크기는 일치해야만 한다.
디코더(4)에서 트랜지스터(25, 26)가 게이트로 펄스 신호(pulse5)를 입력받아 노드(A), 노드(B)를 프리차지 시킨 다음 버퍼(20)가 인코더(2)의 출력(D)으로부터 비트0/1(bit0/1)을 출력한다. AND 게이트(21)는 비트0/1(bit0/1), 펄스 신호(pulse3)를 논리곱(AND) 연산하여 비트0/1(bit0/1)로부터 비트0(bit0)이 실린 부분만을 필터링하여 출력한다. AND 게이트(22)는 비트0/1(bit0/1), 펄스 신호(pulse4)를 논리곱 연산하여 비트0/1(bit0/1)로부터 비트1(bit1)이 실린 부분만을 필터링하여 출력한다. 트랜지스터(23)는 AND 게이트(21)의 출력을 게이트로 입력받아 AND 게이트(21)의 출력이 "로우"인 경우 노드(A)의 값을 "하이" 상태로 유지하고, AND 게이트(21)의 출력이 "하이" 펄스인 경우 노드(A)의 값을 "로우"로 풀다운 시킨다. 노드(A)의 값은 인버터(31)로 입력되어 디코더(4)의 출력신호(dcoBit0)로 출력된다. 트랜지스터(24)는 AND 게이트(22)의 출력을 게이트로 입력받아 AND 게이트(22)의 출력이 "로우"인 경우 노드(B)값을 "하이" 상태로 유지하고, AND 게이트(22)의 출력이 "하이" 펄스인 경우 노드(B)의 값을 "로우"로 풀다운 시킨다. 노드(B)의 값은 인버터(32)의 입력으로 들어가 디코더(4)의 또다른 출력신호(dcoBit1)로 나간다.
프리차지 펄스 발생기(5)에서는 클럭 신호(clk)의 "로우"에서 "하이"로 천이 부분을 감지하여 노드(A), 노드(B)를 프리차지시키기 위한 펄스 신호(pulse5)를 발생하며, 펄스 신호(pulse5)의 폭은 지연소자(27)에 의해 결정된다.
도3은 본 발명의 일실시예에 따른 시분할 디지탈 데이터 전송 장치의 타이밍도로서, 도1 및 도2를 참조하여 앞서 설명한 동작 설명과 동일하므로 상세한 설명은 생략한다.
도4는 본 발명의 다른 실시예를 도시한 블럭도로서, 도1과 구성이 유사하지만 인코더(2) 및 디코더(4)를 다수개 연결한 것이며, 동작은 상기한 것과 동일하게 동작된다.
본 실시예는 8비트의 신호라인을 4비트로 줄이는 데 사용될 수 있다. 또한 N 비트 전송라인을 N/2로 줄이는데 효율적으로 사용될 수 있다.
이상에서 설명한 본 발명에 따른 시분할 디지탈 전송 장치는 다음의 특허 청구 범위 및 도면에 의하여 한정되는 것이 아니고, 본 발명의 사상을 벗어나지 않는 범위 내에서 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의하여 이루어질 수 있는 여러 가지 치환, 변형 및 변경도 본 발명의 범위에 속하는 것이다.
상기와 같이 이루어지는 본 발명은, 반도체 칩 설계시 블럭간 라우팅 수를 줄임으로써 라인간 스페이스를 확보할 수 있어 서브마이크론에서 발생하는 크로스토크 노이즈를 방지하고, 칩의 속도 개선 및 동작의 신뢰성을 높일 수 있는 효과가 있다.
Claims (7)
- 단일 전송 라인을 사용하여 제1 및 제2 디지탈 데이터를 전송하기 위한 디지탈 데이터 전송 장치에 있어서,외부로부터 클럭 신호를 입력받아 제1 내지 제3 인코딩 펄스 신호를 생성하기 위한 인코딩 펄스 생성 수단;상기 인코딩 펄스 생성 수단으로부터의 상기 제1 및 제2 인코딩 펄스 신호에 응답하여 상기 제1 및 제2 디지탈 데이터를 단일 전송 데이터로 인코딩하여 상기 단일 전송 라인으로 출력하기 위한 인코딩 수단;상기 인코딩 펄스 생성 수단으로부터의 상기 제3 인코딩 펄스 신호를 입력받아 제1 및 제2 디코딩 펄스 신호를 생성하기 위한 디코딩 펄스 생성 수단;외부로부터 상기 클럭 신호를 입력받아 프리차지 펄스 신호를 생성하기 위한 프리차지 펄스 생성 수단; 및상기 디코딩 펄스 생성 수단으로부터의 제1 및 제2 디코딩 펄스 신호 및 상기 프리차지 펄스 생성 수단으로부터의 프리차지 펄스 신호에 응답하여, 상기 전송 라인을 통해 입력되는 상기 단일 전송 데이터를 상기 제1 및 제2 디지탈 데이터로 디코딩하여 출력하기 위한 디코딩 수단을 포함하여 이루어진 시분할 디지탈 전송 장치.
- 제1항에 있어서, 상기 인코딩 펄스 생성 수단은,상기 클럭 신호를 입력받아 상기 클럭 신호의 "로우"에서 "하이"로의 천이 또는 "하이"에서 "로우"로의 천이 상태를 감지하여 상기 제1 인코딩 펄스 신호로 출력하기 위한 펄스 발생 수단;상기 펄스 발생 수단으로부터 출력되는 상기 제1 인코딩 펄스 신호를 버퍼링하여 상기 제2 인코딩 펄스 신호로 출력하기 위한 버퍼링 수단; 및상기 펄스 발생 수단으로부터 출력되는 상기 제1 인코딩 펄스 신호를 소정 시간 지연하여 상기 제3 인코딩 펄스 신호로 출력하기 위한 지연 수단을 포함하는 것을 특징으로 하는 시분할 디지탈 전송 장치.
- 제1항 또는 제2항에 있어서,상기 인코딩 수단은,상기 제1 디지탈 데이터 및 상기 제2 디지탈 데이터 각각에 응답하여 상기 제1 및 상기 제2 인코딩 펄스 신호를 제1 노드 및 제2 노드로 각각 스위칭하기 위한 제1 및 제2 스위칭 수단;상기 제1 노드를 풀다운 구동하되, 상기 제1 스위칭 수단이 도통되는 경우에 상기 제1 노드를 상기 제1 스위칭 수단으로부터 스위칭된 신호로 구동하기 위한 제1 풀다운 수단;상기 제2 노드를 풀다운 구동하되, 상기 제2 스위칭 수단이 도통되는 경우에 상기 제2 노드를 상기 제2 스위칭 수단으로부터 스위칭된 신호로 구동하기 위한 제2 풀다운 수단; 및상기 제1 및 제2 노드의 신호를 입력받아 부정논리합하여 상기 단일 전송 데이터를 출력하기 위한 부정 논리합 연산 수단을 포함하는 것을 특징으로 하는 시분할 디지탈 전송 장치.
- 제1항에 있어서, 상기 디코딩 펄스 생성 수단은,상기 인코딩 펄스 생성 수단으로부터 출력되는 상기 제3 인코딩 펄스 신호를 입력받아 버퍼링하여 상기 제1 디코딩 펄스 신호로 출력하기 위한 버퍼링 수단; 및상기 버퍼링 수단으로부터 출력되는 상기 제1 디코딩 펄스 신호를 소정 시간 지연시켜 상기 제2 디코딩 펄스 신호로 출력하기 위한 지연수단을 포함하는 것을 특징으로 하는 시분할 디지탈 전송 장치.
- 제1항 또는 제4항에 있어서, 상기 디코딩 수단은,상기 제1 및 제2 디코딩 펄스 신호 각각에 응답하여 상기 인코딩 수단으로부터 출력되는 상기 단일 전송 데이터를 필터링하여 출력하기 위한 제1 및 제2 논리곱 연산 수단;상기 프리차지 펄스 신호에 응답하여 제1 및 제2 노드를 프리차지하기 위한 제1 및 제2 프리차징 수단;상기 제1 노드 및 접지전원단 사이에 연결되며, 상기 제1 논리곱 연산 수단의 출력 신호에 응답하여 상기 제1 노드를 풀다운 구동하여 상기 제1 디지탈 데이터로 디코딩하기 위한 제1 풀다운 수단; 및상기 접지전원단 및 상기 제2 노드 사이에 연결되며, 상기 제2 논리곱 연산 수단의 출력 신호에 응답하여 상기 제2 노드를 풀다운 구동하여 상기 제2 디지탈 데이터로 디코딩하기 위한 제2 풀다운 수단을 포함하는 것을 특징으로 하는 시분할 디지탈 전송 장치.
- 제1항에 있어서, 상기 인코딩 펄스 생성 수단 및 상기 디코딩 펄스 생성 수단은,동일한 시간 간격의 지연 수단을 포함하는 것을 특징으로 하는 디지탈 시분할 데이터 전송 장치.
- M개의 전송 라인을 통해 제1 내지 제N(N은 2M)의 디지탈 데이터를 전송하기 위한 디지탈 데이터 전송 장치에 있어서,외부로부터 클럭 신호를 입력받아 제1 내지 제3 인코딩 펄스 신호를 생성하기 위한 인코딩 펄스 생성 수단;상기 인코딩 펄스 생성 수단으로부터의 상기 제1 및 제2 인코딩 펄스 신호에 응답하여 상기 제1 내지 제N 디지탈 데이터 중 2개의 디지탈 데이터를 단일 전송 데이터로 인코딩하여 하나의 상기 전송 라인으로 출력하기 위한 M개의 인코딩 수단;상기 인코딩 펄스 생성 수단으로부터의 상기 제3 인코딩 펄스 신호를 입력받아 제1 및 제2 디코딩 펄스 신호를 생성하기 위한 디코딩 펄스 생성 수단;외부로부터 상기 클럭 펄스를 입력받아 프리차지 펄스 신호를 생성하기 위한 프리차지 펄스 생성 수단; 및상기 디코딩 펄스 생성 수단으로부터의 제1 및 제2 디코딩 펄스 신호 및 상기 프리차지 펄스 생성 수단으로부터의 프리차지 펄스 신호에 응답하여, 상기 전송 라인을 통해 입력되는 상기 단일 전송 데이터를 상기 2개의 디지탈 데이터로 디코딩하여 각각 출력하기 위한 M개의 디코딩 수단을 포함하여 이루어진 시분할 디지탈 전송 장치.
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|---|---|---|---|
| KR1019970018018A KR100228338B1 (ko) | 1997-05-09 | 1997-05-09 | 시분할 디지탈 데이터 전송장치 |
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|---|---|---|---|
| KR1019970018018A KR100228338B1 (ko) | 1997-05-09 | 1997-05-09 | 시분할 디지탈 데이터 전송장치 |
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| KR19980082912A KR19980082912A (ko) | 1998-12-05 |
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Family
ID=19505401
Family Applications (1)
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| KR1019970018018A KR100228338B1 (ko) | 1997-05-09 | 1997-05-09 | 시분할 디지탈 데이터 전송장치 |
Country Status (1)
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| KR (1) | KR100228338B1 (ko) |
-
1997
- 1997-05-09 KR KR1019970018018A patent/KR100228338B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR19980082912A (ko) | 1998-12-05 |
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