KR950013116A - 디지털신호 전송회로 - Google Patents

디지털신호 전송회로 Download PDF

Info

Publication number
KR950013116A
KR950013116A KR1019940025168A KR19940025168A KR950013116A KR 950013116 A KR950013116 A KR 950013116A KR 1019940025168 A KR1019940025168 A KR 1019940025168A KR 19940025168 A KR19940025168 A KR 19940025168A KR 950013116 A KR950013116 A KR 950013116A
Authority
KR
South Korea
Prior art keywords
input
output terminal
terminal
waveform shaping
transmission line
Prior art date
Application number
KR1019940025168A
Other languages
English (en)
Other versions
KR100329320B1 (ko
Inventor
사토루 타노이
Original Assignee
가나미야지 준
오끼뎅끼 고오교오 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가나미야지 준, 오끼뎅끼 고오교오 가부시끼가이샤 filed Critical 가나미야지 준
Publication of KR950013116A publication Critical patent/KR950013116A/ko
Application granted granted Critical
Publication of KR100329320B1 publication Critical patent/KR100329320B1/ko

Links

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00Modulated-carrier systems
    • H04L27/18Phase-modulated carrier systems, i.e. using phase-shift keying
    • H04L27/20Modulator circuits; Transmitter circuits
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264Arrangements for coupling to transmission lines
    • H04L25/0272Arrangements for coupling to multiple lines, e.g. for differential transmission
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264Arrangements for coupling to transmission lines
    • H04L25/028Arrangements specific to the transmitter end
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264Arrangements for coupling to transmission lines
    • H04L25/0292Arrangements specific to the receiver end
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03828Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties
    • H04L25/03834Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties using pulse shaping
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Dc Digital Transmission (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
  • Logic Circuits (AREA)

Abstract

파형열화가 없는 펄스전송을 가능하게 하고, 펄스폭이 짧은 신호를 고속으로 전송하는 디지털신호 전송회로를 제공한다.
펄스를 입력하고, 위상차를 가진 2개의 신호에 변환하는 위상변환수단과, 위상변환수단에 의해 구동되는 제1 및 제2의 전송선과, 이 제1 및 제2의 전송선상의 신호의 위상차를 검출하여 펄스로 복원하는 위상 데코드수단을 가지는 디지털신호 전송회로.

Description

디지털신호 전송회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 제1의 발명의 디지털신호 전송회로를 표시하는 도면,
제6도는 제2의 발명의 디지털신호 전송회로를 표시하는 도면.

Claims (18)

  1. 펄스를 입력하고 위상차를 가지는 2개의 신호에 변환하는 위상변환수단과, 위상변환수단에 의해 구동되는 제1 및 제2의 전송선과, 그 제1및 제2의 전송선상의 신호의 위상차를 검출하여 펄스로 복원하는 위상데코드 수단과를 구비한 것을 특징으로 하는 디지털신호 전송회로.
  2. 제1항에 있어서, 상기 위상변환수단은 펄스입력단자와, 각 전송선에 접속되는 2개의 출력단자와, 포지티브·에지형의 제1의 T플립플롭과 네가티브·에지형의 제2의 T플립플롭과를 구비하고, 상기 제1의 T플립플롭의 클록입력과 제2의 T플립플롭의 클록입력이 펄스입력단자와 접속되어, 제 1의 T플립플롭의 출력이 전송선에 접속되는 제2의 출력단자에 각각 접속되어 이룬 것을 특징으로 하는 디지털신호 전송회로.
  3. 제1항에 있어서, 상기 위상데코드수단은, 제1의 전송선에 접속되는 제1의 입력단자와, 제2의 전송선에 접속되는 제2의 입력단자를 구비하는 배타논리화회로로 구성되는 것을 특징으로 하는 디지털신호 전송회로.
  4. 순서대로 발생하는 n발의 펄스를 입력하여 n+1상의 다상신호로 변환하여 n+1가닥의 전송선에 송출하는 위상변환수단과, 상기 n+1가닥의 전송선에 접속되어 송출된 n+1상의 다상신호의 각 신호간의 위상차에서 n발의 펄스를 복원하는 위상디코더와를 구비한 것을 특징으로 하는 디지틸신호 전송회로.
  5. 제4항에 있어서, 상기 위상변환수단은n발째의 펄스로부터 n+1발째의 더미펄스를순서로 발샐하는 펄스발생수단과, 상기 n발의 펄스와 더미펄스와를 입력하여 1/2분주하는n+1개의 T플립플롭과를 구비하고, 상기 T플립플롭의 각 출력이 전송선에 접속되는 그 위상변화수단의 출력단자와 접속되어서 구성되어 있는 것을 특징으로 하는 디지털신호 전송회로.
  6. 제4항에 있어서, 상기 위상데코더는 k번째의 전송선이 제1의 입력단자에 k+1번째의 전송선이 제2의 입력단자에 접속되는 n개의 배타논리화회로로 구성되어 있는 것을 특징으로 하는 디지털신호 전송회로.
  7. m가닥의 전송선과, 그 전송선에 접속되는 m개의 파형정형회로와를 구비하는 디지털신호 전송회로에 있어서, 상기 파형정형회로는 입출력단자io와 이 입출력단자 io의 신호를 반전하여 출력단자 o에 출력하는 인버터와 상기 출력단자 o의 신호를 재도반전하여 입출력단자 io의 전위변화를 가속하는 귀환수단과 그 귀환수단에 접속되어 이 귀환동작을 이네이블 또는 디스에이블로 하는 제어단자 g와를 구비하고, k(〈m)번째의 파형정형회로의 입출력단자 io가 k번째의 전송선에 접속되어 제어단자 g가 k+1번째의 전송선에 접속되어 있는 것을 특징으로 하는 디지털신호 전송회로.
  8. m가닥의 전송선과, 그 전송선에 접속되는 m개의 파형정형회로와를 구비한 디 지털신호 전송회로에 있어서, 상기 파형정형회로는 입출력단자 io와 이 입출력단자 io의 신호를 반전하여 출력단자 o에 출력하는 인버터와 상기 출력단자 o의 신호를 재도반전하여 입출력단자 io의 전위변화를 가속하는 귀환수단과 그 귀환수단에 접속되어 이 귀환동작을 이네이블 또는 디스에이블로 하는 제어단자 g와를 구비하고, k (〈m) 번째의 파형정형회로의 입출력단자 io가 k번째의 전송선에 접속되어 제어단자 g가 인버터를 통해서 k+1번째의 파형정형회로의 출력단자 0에 접속되어 있는 것을 특징으로 하는 디지털신호 전송회로.
  9. 제8항에 있어서, 상기 인버터의 각 출력마다에 초기설정수단이 접속되어 있는 것을 특징으로 하는 디지털신호 전송회로.
  10. 제7항 혹은 제8항에 있어서, 상기 파형정형회로는, 입출력단자 io와의 입출력단자io에 입력의 접속된 인버터와, 이 인버터의 출력에 접속되는 출력단자 o와 귀환수단을 구비하고, 상기 귀환수단은 상기 입출력단자 io와 제1의 전위공급단자 Vss와의 사이에 직렬로 접속된 제1 및 제2의 NMOS트랜지스터와, 상기 입출력단자 io와 제2의 전위공급단자 Vcc와의 사이에 직렬에 접속된 제1 및 제2의 PMOS트랜지스터와를 구비하고, 상기 제1의 NMOS트랜지스터의 게이트와 제1의 NMOS트랜지스터의 게이트와 제2의 PMOS트랜지스터의 게이트가 그 파형정형회로의 제어단자 g에 접속되어 있는 것을 특징으로 하는 디지털신호 전송회로.
  11. 제7항 혹은 제8항에 있어서, 상기 파형정형회로는, 입출력단자io와의 입출력단자io에 입력의 접속된 인버터와, 이 인버터의 출력에 접속되는 출력단자 o와 귀환수단을 구비하고, 상기 귀환수단은 상기 입출력단자 io와 제1의 전위공급단자 Vss와의 사이에 접속된 제1의 NMOS트랜지스터와, 상기 입출력단자 io와 제2의 전위공급단자 Vcc와의 사이에 접속된 제1의 PMOS트랜지스터와, 상기 제1의 NMOS트랜지스터의 게이트에 출력의 접속된 NOR게이트와, 상기 제1의 PMOS트랜지스터의 게이트에 출력의 접속된 NAND게이트와를 포함하고, 상기 NOR게이트의 제1의 입력과 NAND게이트의 제1의 입력이 상기 출력단자 o에 접속되어, 상기 NOR게이트의 제2의 입력과 NAND게이트의 제2의 입력과가 그 파형정형회로의 제어단자 9에 접속되어 있는 것을 특징으로 하는 디지털신호 전송회로.
  12. 제 11항에 있어서, 상기 파형정형회로의 제1의 PMOS 트랜지스터의 게이트와 제2의 전위공급단자 Vcc와의 사이에 초기설정수단이 설치되어 있는 것을 특징으로 하는 디지털신호 전송회로.
  13. 제 11항에 있어서, 상기 파형정형회로의 제1의 NMOS 트랜지스터의 게이트와 제1의 전위공급단자 Vss와의 사이에 초기설정수단이 설치되어 있는 것을 특징으로 하는 디지털신호 진송회로.
  14. 제11항에 있어서, 상기 파형정형회로의 NAND게이트의 제3의 입력이 초기설정단자에 접속되어 있는 것을 특징으로 하는 디지틸신호 전송회로.
  15. 제11항에 있어서, 상기 파형정형회로의 NOR게이트의 제3의 입력이 초기설정단자에 접속되어 있는 것을 특징으로 하는 디지털신호 전송회로.
  16. 제1항 또는 제4항에 있어서, 상기 전송선은 각각 복수의 세그먼트로 분할되어, j번째의 세그먼트의 전송선의 일단이 인버터에 입력되어 그 인버터의 출력과 j+1번개의 세그먼트의 전송선의 일단이 접속되어 있는 것을 특징으로 하는 디지털신호 전송회로.
  17. 제1항 또는 제4항에 있어서, 복수 세그먼트로 분할된 n가닥의 전송선과, 입출력단자 iO와 출력단자 o와 제어단자 g를 구비하는 복수의 파형정형회로를 가지며, j번개의 세그먼트에 있어서, k(〈n)번째의 분할된 전송선과 k번째의 파형정형회로의 입출력단자 io가 접속되어 이 k번째의 파형정형회로의 제어단자 9와 k+1번째의 분할된 전송선이 접속되는 동시에, 상기 j번째의 세그먼트에 있어서의 k번째의 파형정형회로의 출력단자 o가 j+1번째의 세그먼트에 속하는 k번째의 분할된 전송선과 접속되어 있는 것을 특징으로 하는 디지털신호 전송회로.
  18. 제l항 또는 제4항에 있어서, 복수 세그먼트로 분할된 n가닥의 전송선과, 입출력단자 io와 출력단자 o와 제어단자 g와를 구비하는 파형정형회로를 가지며, j번째의 세그먼트에 있어서, k(〈n)번째의 분할된 전송선과 k번째의 파형정형회로의 입력단자가 접속되어 이 k번째의 파형정형회로의 제어단자 g가 인버터를 통해서 k+1번째의 파형정형회로의 출력단자 o와 접속되어 있는 동시에, 상기 j번째의 세그먼트에 있어서의 k번째의 파형정형회로의 출력단자 o가 j+1번째의 세그먼트에 속하는 k번째의 분할된 전송선과 접속되어 있는 것을 특징으로 하는 디지털신호 전송회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940025168A 1993-10-05 1994-09-30 디지털신호전송회로 KR100329320B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP93-249164 1993-10-05
JP5249164A JP3071347B2 (ja) 1993-10-05 1993-10-05 デジタル信号伝送回路

Publications (2)

Publication Number Publication Date
KR950013116A true KR950013116A (ko) 1995-05-17
KR100329320B1 KR100329320B1 (ko) 2002-08-09

Family

ID=17188863

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940025168A KR100329320B1 (ko) 1993-10-05 1994-09-30 디지털신호전송회로

Country Status (5)

Country Link
US (2) US5559462A (ko)
EP (1) EP0652659B1 (ko)
JP (1) JP3071347B2 (ko)
KR (1) KR100329320B1 (ko)
DE (1) DE69430355T2 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5898735A (en) * 1995-10-06 1999-04-27 Matsushita Electric Industrial Co., Ltd. Circuit and method for signal transmission
FR2743959A1 (fr) * 1996-01-18 1997-07-25 Philips Electronics Nv Dispositif de transmission multidirectionnelle de donnees
US5742182A (en) * 1996-06-13 1998-04-21 Sun Microsystems, Inc. Symmetric selector circuit for event logic
US6475626B1 (en) * 1999-12-06 2002-11-05 Guardian Industries Corp. Low-E matchable coated articles and methods of making same
WO2001047194A1 (fr) * 1999-12-20 2001-06-28 Kabushiki Kaisha Toshiba Emetteur de signaux numeriques
JP4249769B2 (ja) 2006-08-31 2009-04-08 エルピーダメモリ株式会社 Dll回路及びこれを備える半導体装置
JP5103839B2 (ja) * 2006-09-19 2012-12-19 富士電機株式会社 信号伝送回路及び方法
US8539301B2 (en) * 2009-10-21 2013-09-17 Nec Laboratories America, Inc. Message-wise unequal error protection
JP2016139985A (ja) 2015-01-28 2016-08-04 株式会社東芝 送信回路、受信回路及び通信システム

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0232626B1 (en) * 1985-12-26 1993-02-10 Matsushita Electric Industrial Co., Ltd. Method of digital signal transmission having a low error rate in the presence of multipath transmission
FR2607339B1 (fr) * 1986-11-21 1989-03-31 Thomson Csf Systeme de transmission numerique a demodulation coherente, amenage pour la transmission simultanee de deux messages binaires
JPS63161759A (ja) * 1986-12-25 1988-07-05 Kokusai Electric Co Ltd デイジタルデ−タの伝送方法
JPS63227113A (ja) * 1987-03-16 1988-09-21 Nec Corp 伝播回路
JPH01227972A (ja) * 1988-03-08 1989-09-12 Sumitomo Electric Ind Ltd 架空送電線路の事故区間検出方法及び装置
US5003537A (en) * 1989-06-22 1991-03-26 Digital Equipment Corporation Method of transmitting data at full bandwidth within a synchronous system when clock skew plus delay exceeds the cycle time
FR2649562A1 (fr) * 1989-07-10 1991-01-11 Alcatel Transmission Procede de codage differentiel
JPH0470037A (ja) * 1990-07-09 1992-03-05 Nec Eng Ltd パルス伝送方式
US5172397A (en) * 1991-03-05 1992-12-15 National Semiconductor Corporation Single channel serial data receiver
JPH0522270A (ja) * 1991-07-15 1993-01-29 Toshiba Corp スクランブル回路

Also Published As

Publication number Publication date
JPH07107122A (ja) 1995-04-21
EP0652659A2 (en) 1995-05-10
DE69430355T2 (de) 2002-11-28
EP0652659A3 (en) 1995-11-29
DE69430355D1 (de) 2002-05-16
KR100329320B1 (ko) 2002-08-09
US5640117A (en) 1997-06-17
US5559462A (en) 1996-09-24
JP3071347B2 (ja) 2000-07-31
EP0652659B1 (en) 2002-04-10

Similar Documents

Publication Publication Date Title
US5880608A (en) Pulsed domino latches
US4710650A (en) Dual domino CMOS logic circuit, including complementary vectorization and integration
KR930003555A (ko) 프로그램 가능한 출력 구동회로
US5825215A (en) Output buffer circuit
KR870004578A (ko) 단일 클록 동적논리를 갖는 프로그램 가능한 논리배열
KR960009247B1 (en) Data output buffer of semiconductor integrated circuit
KR940018718A (ko) 다상 클럭 발생 회로
KR950013116A (ko) 디지털신호 전송회로
KR100253343B1 (ko) 직병렬선택 변환기
KR960009408A (ko) 노이즈 감소 출력 버퍼
KR19990029274A (ko) 펄스 정형기 회로
US4216391A (en) Circuit arrangement for generating a binary-coded pulse train
US3927365A (en) Switch operating device
US6717438B2 (en) Clocked half-rail differential logic with single-rail logic
US6859072B2 (en) Method for clock control of clocked half-rail differential logic with sense amplifier and single-rail logic
KR0144487B1 (ko) 가변형 지연회로
US6639429B2 (en) Method for clock control of half-rail differential logic
US20030117178A1 (en) Modified charge recycling differential logic
US6741101B1 (en) Method for clock control of clocked half-rail differential logic with single-rail logic
US4525851A (en) Frequency generator circuit
US3654559A (en) Word generating apparatus
RU2102835C1 (ru) ЛОГИЧЕСКИЙ ЭЛЕМЕНТ ДИЗЪЮНКЦИЯ FcT (F + T) / ЗАПРЕТ F ПО T (F•)
KR970024601A (ko) 배타적 논리합 회로
US20030117177A1 (en) Method for clocking charge recycling differential logic
KR100228338B1 (ko) 시분할 디지탈 데이터 전송장치

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100223

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee