RU2102835C1 - ЛОГИЧЕСКИЙ ЭЛЕМЕНТ ДИЗЪЮНКЦИЯ FcT (F + T) / ЗАПРЕТ F ПО T (F•) - Google Patents
ЛОГИЧЕСКИЙ ЭЛЕМЕНТ ДИЗЪЮНКЦИЯ FcT (F + T) / ЗАПРЕТ F ПО T (F•) Download PDFInfo
- Publication number
- RU2102835C1 RU2102835C1 RU95103858A RU95103858A RU2102835C1 RU 2102835 C1 RU2102835 C1 RU 2102835C1 RU 95103858 A RU95103858 A RU 95103858A RU 95103858 A RU95103858 A RU 95103858A RU 2102835 C1 RU2102835 C1 RU 2102835C1
- Authority
- RU
- Russia
- Prior art keywords
- channel
- transistor
- mos
- key
- transistors
- Prior art date
Links
Images
Landscapes
- Logic Circuits (AREA)
Abstract
Изобретение относится к электронике и предназначено для использования в логических устройствах на комплементарных МДП транзисторах, его задачей является упрощение логического элемента, решаемой за счет изменения связей истоков первого n-МДП и второго p-МДП транзисторов 3 и 2, позволившего использовать общие p-канальный и n-канальный МДП ключи 5 и 6 для формирования логических состояний функции F по обоим выходам 10 ДИЗЪЮНКЦИЯ F с t (F+t) и 12 ЗАПРЕТ F по t (F•). Кроме названных компонентов, на схеме устройства обозначены первый p-канальный МДП транзистор 1, второй n-канальный МДП транзистор 4, инверсный и прямой входы 7 и 8 сигнала t, шины 9 и 11 положительного и отрицательного напряжения питания. 3 ил.
Description
Изобретение относится к электронике и предназначено для использования в логических устройствах на комплементарных транзисторах структуры металл-диэлектрик-полупроводник (МДП).
Известно выполнение сопряженных логических операций вида ДИЗЪЮНКЦИЯ F с t (F+t) и ЗАПРЕТ F по t (F• ), где F и t произвольная булева функция и булева переменная соответственно, с помощью пары КМДП вентилей 2И-НЕ и 2ИЛИ-НЕ, на первые входы которых поступают соответственно инверсный и прямой сигналы t, а на вторые входы инверсия функции F с выхода дополнительного элемента [1] Подобные устройства имеют низкое быстродействие в силу двухкаскадности тракта распространения сигнала F.
Названный недостаток можно исправить введением p- и n-канальных МДП ключей формирователей единиц и нулей функции F непосредственно в электрическую схему КМДП вентилей [2] Такое устройство по технической сущности наиболее близко к изобретению.
Наиболее близкий аналог содержит первый и второй p-канальные МДП транзисторы 1 и 2 обогащенного типа, первый и второй n-канальные МДП транзисторы 3 и 4 обогащенного типа, первый и второй p-канальные МДП ключи 5-1 и 5-2 формирователи единиц функции F, первый и второй n-канальные МДП ключи 6-1 и 6-2 формирователи нулей функции F. Затворы транзисторов 1 и 3 соединены и являются инверсным входом 7 сигнала t, а затворы транзисторов 2 и 4 соединены и являются прямым входом 8 сигнала t. Истоки транзистора 1, ключей 5-1 и 5-2 подключены к шине 9 положительного напряжения питания, стоки транзистора 1 и ключа 5-1 соединены со стоком транзистора 3 и являются выходом 10 ДИЗЪЮНКЦИЯ F с t (F+t), сток ключа 5-2 соединен с истоком транзистора 2. Истоки транзистора 4, ключей 6-1 и 6-2 подключены к шине 11 отрицательного напряжения питания, сток ключа 6-1 соединен с истоком транзистора 3, а стоки транзистора 4 и ключа 6-2 соединены со стоком транзистора 2 и являются выходом 12 ЗАПРЕТ F по t (F• ).
Устройство работает следующим образом.
При единичных состояниях функции F у ключей 5-1 и 5-2 образуются каналы, соединяющие их стоки с шиной 9 положительного напряжения питания, в то время как у ключей 6-1 и 6-2 каналы отсутствуют. В результате этого на выходе 10 независимо от напряжения на входе 7 формируется высокий логический уровень. Такой же логический уровень на выходе 12 может быть сформирован при наличии низкого логического напряжения на входе 8, открывающего канал у транзистора 2 и закрывающего транзистор 4. Если на входе 8 высокий логический уровень напряжения, транзистор 2 закрыт, а транзистор 4 имеет канал, соединяющий выход 12 с шиной 11 отрицательного напряжения питания, что обусловливает низкий уровень на выходе 12. То же самое происходит с выходом 12 при нулевых состояниях функции F, когда каналы образуются у ключей 6-1 и 6-2 и исчезают у ключей 5-1 и 5-2. В этих случаях низкой логический уровень формируется на выходе 10 только при отсутствии канала у транзистора 1 и его наличии у транзистора 3, то есть когда на входе 7 установлен высокий уровень. Описанная логика работы элемента соответствует выполнению логических операций ДИЗЪЮНКЦИЯ F с t (F+t) по выходу 10 и ЗАПРЕТ F по t (F• ) по выходу 12.
Недостатком этого устройства является его избыточность, обусловленная наличием пар, дублирующих друг друга по выполняемым функциям p- и n-канальных МДП ключей, приводящая к значительному увеличению числа транзисторов в схеме при усложении функции F.
Задачей изобретения является упрощение логического элемента.
Поставленная задача решается за счет того, что в логическом элементе ДИЗЪЮНКЦИЯ F с t (F+t)/ЗАПРЕТ F по t (F• ), содержащем первый и второй p-канальные МДП транзисторы обогащенного типа, первый и второй n-канальные МДП транзисторы обогащенного типа, p-канальный МДП ключ формирователь единиц функции F и n-канальный МДП ключ формирователь нулей функции F, затворы первого p-МДП и первого n-МДП транзисторов соединены и являются инверсным входом сигнала t, а затворы второго p-МДП и второго n-МДП транзисторов соединены и являются прямым входом сигнала t, истоки первого p-МДП транзистора и p-канального МДП ключа подключены к шине положительного напряжения питания, а их стоки соединены со стоком первого n-МДП транзистора и являются выходом ДИЗЪЮНКЦИЯ F с t (F+t), истоки второго n-МДП транзистора и n-канального МДП ключа подключены к шине отрицательного напряжения питания, стоки их соединены со стоком второго p-МДП транзистора и являются выходом ЗАПРЕТ F по t (F• ), истоки первого n-МДП и второго p-МДП транзисторов подключены соответственно к выходам ЗАПРЕТ F по t (F• ) и ДИЗЪЮНКЦИЯ F с t (F+t).
Указанное выполнение логического элемента позволяет выполнять две сопряженные логические операции ДИЗЪЮНКЦИЯ F с t (F+t) и ЗАПРЕТ F по t (F• ) по двум независимым выходам, используя общие цепи формирования логических состояний функции F.
Отличительными признаками изобретения, позволившими получить новый технический результат, являются связи истоков первого p-МДП и второго n-МДП транзисторов.
Проведенные патентные исследования подтвердили новизну изобретения, а также показали, что в литературе отсутствуют данные, указывающие на влияние отличий патентуемого изобретения на достижение технического результата. Поэтому следует считать, что патентуемое изобретение соответствует критериям новизны и изобретательского уровня.
Изобретение поясняется чертежами, на которых изображены принципиальные электрические схемы устройства-аналога фиг. 1, патентуемого логического элемента фиг. 2 и вариант выполнения n- и p-канальных МДП ключей при реализации функции фиг. 3.
Логический элемент ДИЗЪЮНКЦИЯ F с t (F+t)/ЗАПРЕТ F по t (F• ) содержит первый и второй p-канальные МДП транзисторы 1 и 2 обогащенного типа, первый и второй n-канальные МДП транзисторы 3 и 4 обогащенного типа, p-канальный МДП ключ 5 формирователь единиц функции F и n-канальный МДП ключ 6 формирователь нулей функции F. Затворы транзисторов 1 и 3 соединены и являются инверсным входом 7 сигнала t, а затворы транзисторов 2 и 4 соединены и являются прямым входом 8 сигнала t. Истоки транзистора 1 и ключа 5 подключены к шине 9 положительного напряжения питания, а их стоки соединены с истоком транзистора 2, стоком транзистора 3 и являются выходом 10 ДИЗЪЮНКЦИЯ F с t (F+t), истоки транзистора 4 и ключа 6 подключены к шине 11 отрицательного напряжения питания, стоки их соединены со стоком транзистора 2, истоком транзистора 3 и являются выходом 12 ЗАПРЕТ F по t (F• ).
Устройство работает следующим образом.
При единичных состояниях функции F у ключа 5 образуется канал, соединяющий его сток с шиной 9 положительного напряжения питания, в то время как у ключа 6 канал отсутствует. В результате этого на выходе 10 независимо от напряжения на входе 7 формируется высокий логический уровень. Такой же логический уровень на выходе 12 может быть сформирован при наличии низкого логического напряжения на входе 8, открывающего канал у транзистора 2 и закрывающего транзистор 4. Если на входе 8 высокий логический уровень напряжения, транзистор 2 закрыт, а транзистор 4 имеет канал, соединяющий выход 12 с шиной 11 отрицательного напряжения питания, что обусловливает низкий уровень на выходе 12. То же самое происходит с выходом 12 при нулевых состояниях функции F, когда канал образуется у ключа 6 и исчезают у ключа 5. В этих случаях низкий логический уровень формируется на выходе 10 только при отсутствии канала у транзистора 1 и его наличия у транзистора 3, то есть когда на входе 7 установлен высокий уровень. Описанная логика работы элемента соответствует выполнению логических операций ДИЗЪЮНКЦИЯ F с t (F+t) по выходу 10 и ЗАПРЕТ F по t (F• ) по выходу 12.
Необходимо отметить, что взаимоинверсия сигналов на входах 7 и 8 имеет для данного устройства принципиальное значение, так как позволяет исключить образование каналов в парах транзисторов 1, 2 и 3, 4, способных совместно с каналами ключей 5 или 6 замкнуть шины 9 и 11 питания.
В качестве p- и n-канальных МДП ключей в логическом элементе могут быть использованы произвольные ключевые цепи соответственно из p-МДП и n-МДП транзисторов, исключающие образование сквозных каналов между шинами 9 и 11 питания на полном наборе предусмотренных комбинаций управляющих сигналов.
Возможна, например, реализация функции посредством применения в качестве p- и n-канальных ключей соответственно p-МДП и n-МДП половин известного КМОП вентиля И-ИЛИ-НЕ (см. Алексенко А.Г. Шагурин И.И. Микросхемотехника: Учеб. пособие для вузов. / Под ред. И.П. Степаненко. М. Радио и связь, 1982, с. 87, рис. 2.29.в). В данном примере p-канальный МДП ключ 5 состоит из трех p-МДП транзисторов 13-15, а n-канальный МДП ключ 6 из трех n-МДП транзисторов 16-18. Затворы транзисторов 13 и 16 являются входом 19 сигнала A, затворы транзисторов 14 и 17 являются входом 20 сигнала B, а затвором транзисторов 15, 18 входом 21 сигнала C. Истоки транзисторов 13 и 14 являются истоком p-канального МДП ключа 5, они подключены к шине 9 положительного напряжения питания, исток транзистора 15 соединен со стоком транзистора 14, а стоки транзисторов 13 и 15 являются стоком ключа 6 и подключены к выходу 10, соответствующему функции Истоки транзисторов 17 и 18 являются истоком n-канального МДП ключа 6, они подключены к шине 11 отрицательного напряжения питания, а их стоки соединены с истоком транзистора 16, сток которого является стоком ключа 6 и подключен к выходу 12, соответствующему функции
Данный пример наглядно иллюстрирует достигаемое упрощение логического элемента за счет использования общих цепей формирования логических состояний функции F при формировании выходных уровней по обоим выходам элемента. Упрощение заключается в уменьшении количества транзисторов и тем существеннее, чем сложнее функция F.
Данный пример наглядно иллюстрирует достигаемое упрощение логического элемента за счет использования общих цепей формирования логических состояний функции F при формировании выходных уровней по обоим выходам элемента. Упрощение заключается в уменьшении количества транзисторов и тем существеннее, чем сложнее функция F.
Claims (1)
- Логический элемент ДИЗЪЮНКЦИЯ F с t(F + t)/ЗАПРЕТ F по t содержащий первый и второй p-канальные МДП транзисторы обогащенного типа, первый и второй n-канальные МДП транзисторы обогащенного типа, p-канальный МДП ключ
формирователь единиц функци F и n-канальный МДП ключ формирователь нулей функции F, затворы первого и p-МДП и первого n-МДП транзисторов соединены и являются инверсным входом сигнала t, а затворы второго p-МДП и второго n-МДП транзисторов соединены и являются прямым входом сигнала t, истоки первого p-МДП транзистора и p-канального МДП ключа подключены к шине положительного напряжения питания, а их стоки соединены со стоком первого n-МДП транзистора и являются выходом ДИЗЪЮНКЦИЯ F с t (F + t), истоки второго n-МДП транзистора и n-канального МДП ключа подключены к шине отрицательного напряжения питания, стоки их соединены со стоком второго p-МДП транзистора и являются выходом ЗАПРЕТ F по t отличающийся тем, что истоки первого n-МДП и второго p-МДП транзисторов подключены соответственно к выходам ЗАПРЕТ F по t и ДИЗЪЮНКЦИЯ F с t (F + t).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU95103858A RU2102835C1 (ru) | 1995-03-16 | 1995-03-16 | ЛОГИЧЕСКИЙ ЭЛЕМЕНТ ДИЗЪЮНКЦИЯ FcT (F + T) / ЗАПРЕТ F ПО T (F•) |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU95103858A RU2102835C1 (ru) | 1995-03-16 | 1995-03-16 | ЛОГИЧЕСКИЙ ЭЛЕМЕНТ ДИЗЪЮНКЦИЯ FcT (F + T) / ЗАПРЕТ F ПО T (F•) |
Publications (2)
Publication Number | Publication Date |
---|---|
RU95103858A RU95103858A (ru) | 1996-12-27 |
RU2102835C1 true RU2102835C1 (ru) | 1998-01-20 |
Family
ID=20165724
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU95103858A RU2102835C1 (ru) | 1995-03-16 | 1995-03-16 | ЛОГИЧЕСКИЙ ЭЛЕМЕНТ ДИЗЪЮНКЦИЯ FcT (F + T) / ЗАПРЕТ F ПО T (F•) |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2102835C1 (ru) |
-
1995
- 1995-03-16 RU RU95103858A patent/RU2102835C1/ru active
Non-Patent Citations (1)
Title |
---|
1. Хоровиц П. и Хилл У. Искусство схемотехники. В 3-х томах. Т.2 - 4-е изд. - М.: Мир, 1993, с. 105, рис. 8.19. 2. Букреев И.Н. и др. Микроэлектронные схемы цифровых устройств. 3-е изд. - М.: Радио и связь, 1990, с. 52, рис. 8.19. * |
Also Published As
Publication number | Publication date |
---|---|
RU95103858A (ru) | 1996-12-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4978870A (en) | CMOS digital level shifter circuit | |
KR950027822A (ko) | 전압레벨변환회로 | |
KR960006285A (ko) | 용량성 부하 구동용 로우에서 하이로의 전압 cmos 구동 회로 | |
KR870004578A (ko) | 단일 클록 동적논리를 갖는 프로그램 가능한 논리배열 | |
KR19980024776A (ko) | 동기형 반도체논리회로 | |
KR910002127A (ko) | 전원절환회로 | |
US5773995A (en) | Digital multiplexer circuit | |
KR950007287A (ko) | 디지탈 신호 처리용 지연 회로 | |
KR970055474A (ko) | 프리차지회로를 내장한 씨모스(cmos) 출력회로 | |
US6060909A (en) | Compound domino logic circuit including an output driver section with a latch | |
EP1087529B1 (en) | Latching domino logic circuit with hold time | |
US5831458A (en) | Output circuit having BiNMOS inverters | |
JP3502116B2 (ja) | 単一ワイヤクロックを有する2段cmosラッチ回路 | |
US6724225B2 (en) | Logic circuit for true and complement signal generator | |
RU2102835C1 (ru) | ЛОГИЧЕСКИЙ ЭЛЕМЕНТ ДИЗЪЮНКЦИЯ FcT (F + T) / ЗАПРЕТ F ПО T (F•) | |
KR960009408A (ko) | 노이즈 감소 출력 버퍼 | |
TW367653B (en) | Division circuit of 4/5 | |
KR950013116A (ko) | 디지털신호 전송회로 | |
KR940020690A (ko) | 저전력소모 및 고속 노아게이트 집적회로 | |
US5898320A (en) | Programmable interconnect point having reduced crowbar current | |
KR970067354A (ko) | 어드레스 천이 검출 회로 | |
Nirmala et al. | Design of Low Power, High Performance 2-4 and 4-16 Decoders by using GDI methodology | |
KR100218315B1 (ko) | 레벨시프트 회로 | |
KR100278992B1 (ko) | 전가산기 | |
US5532622A (en) | Multi-input transition detector with a single delay |