JP2000031223A - バーンイン処理に対応した半導体装置 - Google Patents
バーンイン処理に対応した半導体装置Info
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 本発明は、バーンイン処理用のパッドを専用
に設け、パッケージングの際に確実な配線接続を実現す
るシリコンチップを提供することを目的とする。 【解決手段】シリコンウエハ上に設けられるシリコンチ
ップ１であって、所定処理を行う所定回路構成と、所定
回路構成に接続されるバーンイン処理の際に所定電圧が
印加されるための第２パッド１３と、このパッドと直列
にシリコンチップ上に設けられ、この回路構成に接続さ
れ所定電圧が印加される第１パッド１５とを有するシリ
コンチップ装置１。
に設け、パッケージングの際に確実な配線接続を実現す
るシリコンチップを提供することを目的とする。 【解決手段】シリコンウエハ上に設けられるシリコンチ
ップ１であって、所定処理を行う所定回路構成と、所定
回路構成に接続されるバーンイン処理の際に所定電圧が
印加されるための第２パッド１３と、このパッドと直列
にシリコンチップ上に設けられ、この回路構成に接続さ
れ所定電圧が印加される第１パッド１５とを有するシリ
コンチップ装置１。
Description
【０００１】
【発明の属する技術分野】この発明は、バーンインを行
う半導体装置のシリコンウエハに関するものであり、こ
のシリコンウエハ上のシリコンチップが有するパッドに
関するものである。
う半導体装置のシリコンウエハに関するものであり、こ
のシリコンウエハ上のシリコンチップが有するパッドに
関するものである。
【０００２】
【従来の技術】従来、シリコンウエハ上に形成される半
導体装置の製造工程において、シリコンウエハ上に形成
されたチップに対して、テストに適合したチップに対し
ウエハの状態でバーンイン処理を行う際は、電源線、Ｇ
ＮＤ線やその他の信号線等をスクライブライン等につく
りこみ、プローブを用いてこれを行う。
導体装置の製造工程において、シリコンウエハ上に形成
されたチップに対して、テストに適合したチップに対し
ウエハの状態でバーンイン処理を行う際は、電源線、Ｇ
ＮＤ線やその他の信号線等をスクライブライン等につく
りこみ、プローブを用いてこれを行う。
【０００３】図３は、従来の接続パッドの分布を示すシ
リコンチップが形成されたシリコンウエハの平面図であ
る。図３において、シリコンウエハＷには、複数のシリ
コンチップ１と、それぞれのシリコンチップ１が有する
図示しない回路構成の端末が接続される複数の接続パッ
ド１７とが形成されている。
リコンチップが形成されたシリコンウエハの平面図であ
る。図３において、シリコンウエハＷには、複数のシリ
コンチップ１と、それぞれのシリコンチップ１が有する
図示しない回路構成の端末が接続される複数の接続パッ
ド１７とが形成されている。
【０００４】このウエハに対して、ウエハの状態でバー
ンイン処理を行うため、電源線、ＧＮＤ線をスクライブ
ライン等につくりこみ、プローブを用いて電圧を加える
が、良品チップにのみ電圧を印加するために、テスト
後、ワイヤや導電物質を用いてパッドと電源線やＧＮＤ
とを接続することとなる。これらの関連技術が、特開平
０８−２０４，１３７、特開平０８−２２７，９２０に
開示される。
ンイン処理を行うため、電源線、ＧＮＤ線をスクライブ
ライン等につくりこみ、プローブを用いて電圧を加える
が、良品チップにのみ電圧を印加するために、テスト
後、ワイヤや導電物質を用いてパッドと電源線やＧＮＤ
とを接続することとなる。これらの関連技術が、特開平
０８−２０４，１３７、特開平０８−２２７，９２０に
開示される。
【０００５】
【発明が解決しようとする課題】しかし、上記した方法
では、パッドに直接ワイヤ等を接続しているので、バー
ンイン終了後にそのワイヤ等をはずさなければならな
い。ワイヤ等をはずしたパッドは表面が荒れてしまい、
パッケージ等にするときには再使用すると接触不良等の
不具合が発生しやすいという問題がある。
では、パッドに直接ワイヤ等を接続しているので、バー
ンイン終了後にそのワイヤ等をはずさなければならな
い。ワイヤ等をはずしたパッドは表面が荒れてしまい、
パッケージ等にするときには再使用すると接触不良等の
不具合が発生しやすいという問題がある。
【０００６】本発明は、上記事情に対してなされたもの
であり、バーンイン処理後のパッケージングの際のパッ
ドへのワイヤリング接続を良好なものとし、より信頼性
の高い半導体装置を提供することを目的とする。
であり、バーンイン処理後のパッケージングの際のパッ
ドへのワイヤリング接続を良好なものとし、より信頼性
の高い半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、シリコンウエ
ハ上に設けられるシリコンチップであって、所定処理を
行う所定回路構成と、前記シリコンチップ上に設けら
れ、前記所定回路構成に接続され、バーンイン処理の際
に所定の配線が接続されるための第１接続手段と、前記
第１接続手段と直列に前記シリコンチップ上に設けら
れ、前記所定回路構成に接続され、パッケージングの際
に所定の配線が接続されるための第２接続手段とを有す
ることを特徴とするシリコンチップ装置である。
ハ上に設けられるシリコンチップであって、所定処理を
行う所定回路構成と、前記シリコンチップ上に設けら
れ、前記所定回路構成に接続され、バーンイン処理の際
に所定の配線が接続されるための第１接続手段と、前記
第１接続手段と直列に前記シリコンチップ上に設けら
れ、前記所定回路構成に接続され、パッケージングの際
に所定の配線が接続されるための第２接続手段とを有す
ることを特徴とするシリコンチップ装置である。
【０００８】本発明は、上記構造によりバーンイン処理
により使用した接続パッドは再利用することなく、パッ
ケージングのための専用の接続パッドを用いるものであ
る。これにより、接触不良の発生を回避し、より信頼性
の高い半導体装置を実現することができる。
により使用した接続パッドは再利用することなく、パッ
ケージングのための専用の接続パッドを用いるものであ
る。これにより、接触不良の発生を回避し、より信頼性
の高い半導体装置を実現することができる。
【０００９】又本発明は、シリコンウエハ上に設けられ
る複数のシリコンチップ上に設けられる所定処理を行う
所定回路構成と、前記シリコンチップ上に設けられ、前
記所定回路構成に接続され、バーンイン処理の際に所定
の配線が接続されるための第１接続手段と、前記第１接
続手段と直列に前記シリコンチップ上に設けられ、前記
所定回路構成に接続され、パッケージングの際に所定の
配線が接続されるための第２接続手段とを有するシリコ
ンチップ装置が複数形成されることを特徴とするシリコ
ンウエハ装置である。
る複数のシリコンチップ上に設けられる所定処理を行う
所定回路構成と、前記シリコンチップ上に設けられ、前
記所定回路構成に接続され、バーンイン処理の際に所定
の配線が接続されるための第１接続手段と、前記第１接
続手段と直列に前記シリコンチップ上に設けられ、前記
所定回路構成に接続され、パッケージングの際に所定の
配線が接続されるための第２接続手段とを有するシリコ
ンチップ装置が複数形成されることを特徴とするシリコ
ンウエハ装置である。
【００１０】本発明は、上記構造により、シリコンウエ
ハ上に形成された複数のチップ上にバーンイン専用のパ
ッドとパッケージング専用のパッドとを設けることによ
り、より確実なワイヤリング接続を実現することで、信
頼性の高い半導体装置を実現することができる。
ハ上に形成された複数のチップ上にバーンイン専用のパ
ッドとパッケージング専用のパッドとを設けることによ
り、より確実なワイヤリング接続を実現することで、信
頼性の高い半導体装置を実現することができる。
【００１１】又本発明は、シリコンウエハ上に設けられ
るシリコンチップであって、所定処理を行う所定回路構
成と、前記シリコンチップ上に設けられ、前記所定回路
構成に接続され、バーンイン処理の際に所定の配線が接
続されるための第２パッドと、前記第２パッドと直列に
前記シリコンチップ上に設けられ、前記所定回路構成に
接続され、パッケージングの際に所定の配線が接続され
るための第１パッドとを有することを特徴とするシリコ
ンチップ装置である。
るシリコンチップであって、所定処理を行う所定回路構
成と、前記シリコンチップ上に設けられ、前記所定回路
構成に接続され、バーンイン処理の際に所定の配線が接
続されるための第２パッドと、前記第２パッドと直列に
前記シリコンチップ上に設けられ、前記所定回路構成に
接続され、パッケージングの際に所定の配線が接続され
るための第１パッドとを有することを特徴とするシリコ
ンチップ装置である。
【００１２】又本発明は、シリコンウエハ上に設けられ
る複数のシリコンチップ上に設けられる所定処理を行う
所定回路構成と、前記シリコンチップ上に設けられ、前
記所定回路構成に接続され、バーンイン処理の際に所定
の配線が接続されるための第２パッドと、前記第２パッ
ドと直列に前記シリコンチップ上に設けられ、前記所定
回路構成に接続され、パッケージングの際に所定の配線
が接続されるための第１パッドとを有するシリコンチッ
プ装置が複数形成されることを特徴とするシリコンウエ
ハ装置である。
る複数のシリコンチップ上に設けられる所定処理を行う
所定回路構成と、前記シリコンチップ上に設けられ、前
記所定回路構成に接続され、バーンイン処理の際に所定
の配線が接続されるための第２パッドと、前記第２パッ
ドと直列に前記シリコンチップ上に設けられ、前記所定
回路構成に接続され、パッケージングの際に所定の配線
が接続されるための第１パッドとを有するシリコンチッ
プ装置が複数形成されることを特徴とするシリコンウエ
ハ装置である。
【００１３】
【発明の実施の形態】以下、図面を用いて、本発明の発
明の実施の形態を詳細に説明する。
明の実施の形態を詳細に説明する。
【００１４】図１は、本発明に係るバーンイン専用の電
源線パッドの例を示すシリコンチップの平面図、図２
は、本発明に係るバーンイン専用の電源パッドの接続例
を示すシリコンチップの平面図である。
源線パッドの例を示すシリコンチップの平面図、図２
は、本発明に係るバーンイン専用の電源パッドの接続例
を示すシリコンチップの平面図である。
【００１５】図１において、本発明に係るシリコンウエ
ハＷ上に複数形成されたシリコンチップ１は、デポジッ
ション等で形成された不純物を含む半導体素子による図
示しない所定の回路構造を有している。この回路構造に
は、外部装置との配線接続のために接続パッド１５が接
続されている。更に本発明の特徴であるバーンイン処理
のための専用の接続パッド１３が設けられており、接続
パッド１５と同様に回路構造に接続されている。
ハＷ上に複数形成されたシリコンチップ１は、デポジッ
ション等で形成された不純物を含む半導体素子による図
示しない所定の回路構造を有している。この回路構造に
は、外部装置との配線接続のために接続パッド１５が接
続されている。更に本発明の特徴であるバーンイン処理
のための専用の接続パッド１３が設けられており、接続
パッド１５と同様に回路構造に接続されている。
【００１６】さて、このような構成のもと、バーンイン
処理の際は、例えば電源線１１と接続パッド１３とがワ
イヤ２１で接続される。そして、バーンイン処理、つま
り、製造された品物の使用に先立ってその特性を安定化
させ、早期故障を除去するために様々の動作確認のため
のいわゆる慣らし運転が行われる。
処理の際は、例えば電源線１１と接続パッド１３とがワ
イヤ２１で接続される。そして、バーンイン処理、つま
り、製造された品物の使用に先立ってその特性を安定化
させ、早期故障を除去するために様々の動作確認のため
のいわゆる慣らし運転が行われる。
【００１７】その後バーンイン処理の後、接続パッド１
３からワイヤ２１が外される。その後、シリコンウエハ
Ｗ２からチップ１はカッティングされ、図２に示される
ように、今度は、リードフレーム等に第２パッド１５に
対してワイヤボンディング法等により電気的接続がとら
れる。このとき、本発明によれば従来のようにバーンイ
ン処理で一度使用した接続パッドを使用するわけではな
く、未使用のパッケージング専用の接続パッド１５を用
いてリードフレーム３１に配線される。このため、従来
のように接触不良に基づく動作不安定などを回避するこ
とができるので、信頼性の高い半導体装置を提供するこ
とができる。
３からワイヤ２１が外される。その後、シリコンウエハ
Ｗ２からチップ１はカッティングされ、図２に示される
ように、今度は、リードフレーム等に第２パッド１５に
対してワイヤボンディング法等により電気的接続がとら
れる。このとき、本発明によれば従来のようにバーンイ
ン処理で一度使用した接続パッドを使用するわけではな
く、未使用のパッケージング専用の接続パッド１５を用
いてリードフレーム３１に配線される。このため、従来
のように接触不良に基づく動作不安定などを回避するこ
とができるので、信頼性の高い半導体装置を提供するこ
とができる。
【００１８】ワイヤリングの後は、シリコンチップは、
プラスチック樹脂又はセラミックにより封入されて供給
される。その後、プリント基板等に装着され使用される
こととなる。
プラスチック樹脂又はセラミックにより封入されて供給
される。その後、プリント基板等に装着され使用される
こととなる。
【００１９】バーンイン処理後のチップの動作確認はウ
エハの状態でも、ワイヤリングされた後に実施してもよ
い。
エハの状態でも、ワイヤリングされた後に実施してもよ
い。
【００２０】又図４は、本発明に係る接続パッドの分布
を示すシリコンチップが形成されたシリコンウエハの平
面図である。このシリコンウエハＷ２において、本発明
に係る複数シリコンチップ１上に形成されたバーンイン
専用の第１パッド１３とパッケージング専用の第２パッ
ド１５とがそれぞれ接続されて形成されていることは、
図１の場合と同様である。
を示すシリコンチップが形成されたシリコンウエハの平
面図である。このシリコンウエハＷ２において、本発明
に係る複数シリコンチップ１上に形成されたバーンイン
専用の第１パッド１３とパッケージング専用の第２パッ
ド１５とがそれぞれ接続されて形成されていることは、
図１の場合と同様である。
【００２１】なお、この場合において、シリコンウエハ
の複数のチップはパッケージングのための分離がされる
前にバーンイン処理がなされるものである。
の複数のチップはパッケージングのための分離がされる
前にバーンイン処理がなされるものである。
【００２２】なお、本発明は上記した実施の形態に限定
されるものではなく、本発明の趣旨の範囲で様々に実施
が可能であることは言うまでもない。例えば、電源用及
びＧＮＤ用パッドのみあるいは電源およびＧＮＤ用パッ
ドと一部の信号線用パッドのみであっても同様の効果が
得られることは言うまでもない。
されるものではなく、本発明の趣旨の範囲で様々に実施
が可能であることは言うまでもない。例えば、電源用及
びＧＮＤ用パッドのみあるいは電源およびＧＮＤ用パッ
ドと一部の信号線用パッドのみであっても同様の効果が
得られることは言うまでもない。
【００２３】例えば、バーンイン専用の第１パッド１３
とパッケージング専用の第２パッド１５とは、相互に接
続されていればその順序、位置などの相対的な配置には
制約はなく、図５の（ａ）、（ｂ）、（ｃ）について、
等しく効果を生じさせることは言うまでもない。又、二
つのパッドは、お互いに接近して配置される必要はな
く、バーンインあるいはボンディングが可能であれば、
同一チップ内にあり又相互に接続されている限りにおい
て、その配置場所にはなんら制約を受けるものではな
い。
とパッケージング専用の第２パッド１５とは、相互に接
続されていればその順序、位置などの相対的な配置には
制約はなく、図５の（ａ）、（ｂ）、（ｃ）について、
等しく効果を生じさせることは言うまでもない。又、二
つのパッドは、お互いに接近して配置される必要はな
く、バーンインあるいはボンディングが可能であれば、
同一チップ内にあり又相互に接続されている限りにおい
て、その配置場所にはなんら制約を受けるものではな
い。
【００２４】又更に上述した実施形態では、シリコンウ
エハを例にとって説明指定あるが、その他の半導体基
板、例えばＧａＡｓ（ガリウム砒素）基板やＳＯＩ（シ
リコンオンインシュレータ）基板にも同様に適用が可能
であり、同等の効果を生じることは言うまでもない。
エハを例にとって説明指定あるが、その他の半導体基
板、例えばＧａＡｓ（ガリウム砒素）基板やＳＯＩ（シ
リコンオンインシュレータ）基板にも同様に適用が可能
であり、同等の効果を生じることは言うまでもない。
【００２５】
【発明の効果】以上詳細に説明したように、本発明は、
バーンイン処理とパッケージング用とのそれぞれの専用
の接続パッドを設けることで、確実で安定した接続状態
を実現し、これにより高い信頼性をもつ半導体装置を提
供するものである。
バーンイン処理とパッケージング用とのそれぞれの専用
の接続パッドを設けることで、確実で安定した接続状態
を実現し、これにより高い信頼性をもつ半導体装置を提
供するものである。
【図１】本発明に係るバーンイン専用の電源パッドの例
を示すシリコンチップの平面図。
を示すシリコンチップの平面図。
【図２】本発明に係るバーンイン専用の電源パッドの接
続例を示すシリコンチップの平面図。
続例を示すシリコンチップの平面図。
【図３】従来の接続パッドの分布を示すシリコンチップ
が形成されたシリコンウエハの平面図。
が形成されたシリコンウエハの平面図。
【図４】本発明に係る接続パッドの分布を示すシリコン
チップが形成されたシリコンウエハの平面図。
チップが形成されたシリコンウエハの平面図。
【図５】本発明に係るバーンイン専用の電源パッドの他
の例を示す平面図。
の例を示す平面図。
１ … シリコンチップ １１ … 電源線 １３ … 第１パッド（バーンイン処理用） １５ … 第２パッド（パッケージング用） ２１ … ワイヤ ３１ … リードフレーム Ｗ … シリコンウエハ Ｗ２ … シリコンウエハ Ｐ … 電源用パッド
Claims (5)
- 【請求項１】シリコンウエハ上に設けられるシリコンチ
ップであって、 所定処理を行う所定回路構成と、 前記シリコンチップ上に設けられ前記所定回路構成に接
続され、バーンイン処理の際に所定の配線が接続される
ための第１接続手段と、 前記第１接続手段と直列に前記シリコンチップ上に設け
られ、前記所定回路構成に接続され、パッケージングの
際に所定の配線が接続されるための第２接続手段とを有
することを特徴とするシリコンチップ装置。 - 【請求項２】シリコンウエハ上に設けられる複数のシリ
コンチップ上に設けられる所定処理を行う所定回路構成
と、 前記シリコンチップ上に設けられ前記所定回路構成に接
続され、バーンイン処理の際に所定の配線が接続される
ための複数の第１接続手段と、 前記第１接続手段と直列に前記シリコンチップ上に設け
られ前記所定回路構成に接続され、パッケージングの際
に所定の配線が接続されるための複数の第２接続手段と
を有するシリコンチップ装置が複数形成されることを特
徴とするシリコンウエハ装置。 - 【請求項３】シリコンウエハ上に設けられるシリコンチ
ップであって、 所定処理を行う所定回路構成と、 前記シリコンチップ上に設けられ前記所定回路構成に接
続され、バーンイン処理の際に所定の配線が接続される
ための第１パッドと、 前記第１パッドと直列に前記シリコンチップ上に設けら
れ前記所定回路構成に接続され、パッケージングの際に
所定の配線が接続されるための第２パッドとを有するこ
とを特徴とするシリコンチップ装置。 - 【請求項４】シリコンウエハ上に設けられる複数のシリ
コンチップ上に設けられる所定処理を行う所定回路構成
と、 前記シリコンチップ上に設けられ前記所定回路構成に接
続され、バーンイン処理の際に所定の配線が接続される
ための複数の第１パッドと、 前記第１パッドと直列に前記シリコンチップ上に設けら
れ、前記所定回路構成に接続され、パッケージングの際
に所定の配線が接続されるための複数の第２パッドとを
有するシリコンチップ装置が複数形成されることを特徴
とするシリコンウエハ装置。 - 【請求項５】ガリウム砒素ウエハ上に設けられるチップ
であって、 所定処理を行う所定回路構成と、 前記チップ上に設けられ前記所定回路構成に接続され、
バーンイン処理の際に所定の配線が接続されるための第
１接続手段と、 前記第１接続手段と直列に前記チップ上に設けられ、前
記所定回路構成に接続され、パッケージングの際に所定
の配線が接続されるための第２接続手段とを有すること
を特徴とするチップ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35704798A JP2000031223A (ja) | 1998-05-07 | 1998-12-16 | バーンイン処理に対応した半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12465098 | 1998-05-07 | ||
| JP10-124650 | 1998-05-07 | ||
| JP35704798A JP2000031223A (ja) | 1998-05-07 | 1998-12-16 | バーンイン処理に対応した半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000031223A true JP2000031223A (ja) | 2000-01-28 |
Family
ID=26461290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35704798A Pending JP2000031223A (ja) | 1998-05-07 | 1998-12-16 | バーンイン処理に対応した半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000031223A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6512289B1 (en) * | 2000-05-09 | 2003-01-28 | Xilinx, Inc. | Direct current regulation on integrated circuits under high current design conditions |
| WO2006011292A1 (ja) * | 2004-07-28 | 2006-02-02 | Matsushita Electric Industrial Co., Ltd. | 半導体装置 |
-
1998
- 1998-12-16 JP JP35704798A patent/JP2000031223A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6512289B1 (en) * | 2000-05-09 | 2003-01-28 | Xilinx, Inc. | Direct current regulation on integrated circuits under high current design conditions |
| US6835579B2 (en) | 2000-05-09 | 2004-12-28 | Xilinx, Inc | Method of monitoring internal voltage and controlling a parameter of an integrated circuit |
| WO2006011292A1 (ja) * | 2004-07-28 | 2006-02-02 | Matsushita Electric Industrial Co., Ltd. | 半導体装置 |
| JPWO2006011292A1 (ja) * | 2004-07-28 | 2008-05-01 | 松下電器産業株式会社 | 半導体装置 |
| US8035188B2 (en) | 2004-07-28 | 2011-10-11 | Panasonic Corporation | Semiconductor device |
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