JP2002203945A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2002203945A JP2002203945A JP2000400831A JP2000400831A JP2002203945A JP 2002203945 A JP2002203945 A JP 2002203945A JP 2000400831 A JP2000400831 A JP 2000400831A JP 2000400831 A JP2000400831 A JP 2000400831A JP 2002203945 A JP2002203945 A JP 2002203945A
- Authority
- JP
- Japan
- Prior art keywords
- test
- semiconductor device
- pad group
- test pad
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 パッケージサイズを縮小化出来、または同時
にテストの信頼性を向上できる半導体装置を提供するこ
と、及び外部出力用のピンを必要とせずにテストできる
半導体装置の製造方法を提供することにある。 【解決手段】 ベース基板３０上の動作パッド３１−１
は、ベース基板３０裏面のピン３２に電気的に接続され
ている。一方、ベース基板３０上のテストパッド３１−
２は半導体チップ２０のテストパッド２１−２に接続さ
れるのみであって、外部との入出力を行うようなピンに
接続されていない。そして、テスト時にはテストパッド
３１−２に直接テスト装置のプローブを接触させること
により行うことを特徴としている。
にテストの信頼性を向上できる半導体装置を提供するこ
と、及び外部出力用のピンを必要とせずにテストできる
半導体装置の製造方法を提供することにある。 【解決手段】 ベース基板３０上の動作パッド３１−１
は、ベース基板３０裏面のピン３２に電気的に接続され
ている。一方、ベース基板３０上のテストパッド３１−
２は半導体チップ２０のテストパッド２１−２に接続さ
れるのみであって、外部との入出力を行うようなピンに
接続されていない。そして、テスト時にはテストパッド
３１−２に直接テスト装置のプローブを接触させること
により行うことを特徴としている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に関するもので、特にテスト時における半
導体装置の破損を防止しつつ、半導体装置のサイズの縮
小化を実現するための技術に関するものである。
その製造方法に関するもので、特にテスト時における半
導体装置の破損を防止しつつ、半導体装置のサイズの縮
小化を実現するための技術に関するものである。
【０００２】
【従来の技術】従来より、半導体装置を製品として出荷
する際には、半導体チップをパッケージに実装、封止
（パッケージング）した最終製品の形態で動作テストが
行われている。この最終テストは製品の信頼性を維持す
るために必要不可欠な工程である。しかし、本テストを
行うためにパッケージにはテストにのみ必要で、通常動
作には全く必要のない外部端子を設けなければならず、
パッケージサイズの縮小化のネックとなっていた。
する際には、半導体チップをパッケージに実装、封止
（パッケージング）した最終製品の形態で動作テストが
行われている。この最終テストは製品の信頼性を維持す
るために必要不可欠な工程である。しかし、本テストを
行うためにパッケージにはテストにのみ必要で、通常動
作には全く必要のない外部端子を設けなければならず、
パッケージサイズの縮小化のネックとなっていた。
【０００３】従来の半導体装置について、図１４
（ａ）、（ｂ）を用いて説明する。図１４（ａ）は半導
体装置（セラミック・パッケージ）の平面図であり、図
１４（ｂ）は（ａ）図におけるＡ−Ａ’線に沿った断面
図である。
（ａ）、（ｂ）を用いて説明する。図１４（ａ）は半導
体装置（セラミック・パッケージ）の平面図であり、図
１４（ｂ）は（ａ）図におけるＡ−Ａ’線に沿った断面
図である。
【０００４】図示するように、半導体チップ２００がセ
ラミックのベース基板３００上に搭載されている。半導
体チップ２００上には外部との接続を行うための複数の
パッド２１０が設けられている。このパッド２１０に
は、通常動作時の入出力のために必要となる動作パッド
２１０−１と、テストの際に必要となるテストパッド２
１０−２とがある。一方、ベース基板３００にも半導体
チップ２００のパッド２１０に対応するパッド３１０が
設けられている。このベース基板側のパッド３１０も、
動作パッド３１０−１、テストパッド３１０−２とを有
している。そして、半導体チップ２００の動作パッド２
１０−１とベース基板３００の動作パッド３１０−１と
がボンディングワイヤ４００によって接続され、半導体
チップ２００のテストパッド２１０−２とベース基板３
００のテストパッド３１０−２とがボンディングワイヤ
４００によって接続されている。ベース基板３００の動
作パッド３１０−１及びテストパッド３１０−２は、ベ
ース基板３００裏面のピン（外部接続端子）３２０に電
気的に接続されている。そして、上記半導体チップ２０
０、パッド３１０、ボンディングワイヤ４００を被覆す
るようにして、保護用の樹脂５００により気密封止する
ことで、半導体装置（セラミック・パッケージ）１００
が形成されている。
ラミックのベース基板３００上に搭載されている。半導
体チップ２００上には外部との接続を行うための複数の
パッド２１０が設けられている。このパッド２１０に
は、通常動作時の入出力のために必要となる動作パッド
２１０−１と、テストの際に必要となるテストパッド２
１０−２とがある。一方、ベース基板３００にも半導体
チップ２００のパッド２１０に対応するパッド３１０が
設けられている。このベース基板側のパッド３１０も、
動作パッド３１０−１、テストパッド３１０−２とを有
している。そして、半導体チップ２００の動作パッド２
１０−１とベース基板３００の動作パッド３１０−１と
がボンディングワイヤ４００によって接続され、半導体
チップ２００のテストパッド２１０−２とベース基板３
００のテストパッド３１０−２とがボンディングワイヤ
４００によって接続されている。ベース基板３００の動
作パッド３１０−１及びテストパッド３１０−２は、ベ
ース基板３００裏面のピン（外部接続端子）３２０に電
気的に接続されている。そして、上記半導体チップ２０
０、パッド３１０、ボンディングワイヤ４００を被覆す
るようにして、保護用の樹脂５００により気密封止する
ことで、半導体装置（セラミック・パッケージ）１００
が形成されている。
【０００５】このように、従来の半導体装置において
は、半導体チップ２００に設けられたパッド２１０は、
動作パッド２１０−１もテストパッド２１０−２もベー
ス基板３００のピン３２０に接続されている。そして最
終テスト時の入出力は、半導体チップ２００を樹脂封止
した後、このピン３２０を用いて行われる。すなわち、
図１４（ａ）におけるＢ−Ｂ’線方向に沿った断面図で
ある図１５に示すように、ベース基板３００に設けられ
たパッド３１０は全てピン３２０に接続されており、パ
ッド３１０の総数が１００個であれば、ピン３２０も当
然１００本必要となる。
は、半導体チップ２００に設けられたパッド２１０は、
動作パッド２１０−１もテストパッド２１０−２もベー
ス基板３００のピン３２０に接続されている。そして最
終テスト時の入出力は、半導体チップ２００を樹脂封止
した後、このピン３２０を用いて行われる。すなわち、
図１４（ａ）におけるＢ−Ｂ’線方向に沿った断面図で
ある図１５に示すように、ベース基板３００に設けられ
たパッド３１０は全てピン３２０に接続されており、パ
ッド３１０の総数が１００個であれば、ピン３２０も当
然１００本必要となる。
【０００６】上記従来の半導体装置の構造であると、半
導体装置は気密封止後の最終製品の形態でテストが行わ
れる。従って、信憑性の高いテスト結果を得ることが出
来る。しかし他方では下記に示すような問題点があっ
た。すなわち、 （１）テスト専用のピンを設けなければならず、パッケ
ージサイズが大きくなり、コスト高となる。
導体装置は気密封止後の最終製品の形態でテストが行わ
れる。従って、信憑性の高いテスト結果を得ることが出
来る。しかし他方では下記に示すような問題点があっ
た。すなわち、 （１）テスト専用のピンを設けなければならず、パッケ
ージサイズが大きくなり、コスト高となる。
【０００７】気密封止された状態で半導体装置のテスト
を行うため、テストパッドに接続されたピンが必要不可
欠となる。しかし、テスト用のピンはテストのためだけ
に必要であり、通常動作には必要ない。一方、パッケー
ジサイズは総ピン数に大きく依存するという面を有して
いる。すなわち、本来の動作に全く必要のないピンのた
めに、パッケージサイズの縮小化が妨げられる。また、
テスト専用のピンをわざわざ設けなければならず、半導
体装置の高コスト化の原因ともなる。
を行うため、テストパッドに接続されたピンが必要不可
欠となる。しかし、テスト用のピンはテストのためだけ
に必要であり、通常動作には必要ない。一方、パッケー
ジサイズは総ピン数に大きく依存するという面を有して
いる。すなわち、本来の動作に全く必要のないピンのた
めに、パッケージサイズの縮小化が妨げられる。また、
テスト専用のピンをわざわざ設けなければならず、半導
体装置の高コスト化の原因ともなる。
【０００８】（２）ユーザが半導体装置を実装する際に
は、動作用のピンのみならずテスト用のピンのハンダ付
けも行わなければならず、実装工程が煩雑になり、且つ
コスト高となる。
は、動作用のピンのみならずテスト用のピンのハンダ付
けも行わなければならず、実装工程が煩雑になり、且つ
コスト高となる。
【０００９】（１）で説明したように、テスト用のピン
は通常動作に不必要なものである。しかし、実際にユー
ザが半導体装置を実装する際には動作用のピンと共にテ
スト用のピンについても所定の電位に接続する必要があ
る。これは、例え実際の動作時に入出力を行わないピン
であっても、電気的にフローティングな状態にしておく
ことは半導体装置の動作信頼性に悪影響を及ぼす原因と
もなるからである。従って、実動作に全く必要のないピ
ンであるにも関わらず、一定電位へのハンダ付け工程が
必要となる。そのため、ユーザ側での実装工程が煩雑化
し、製造コストが上昇する原因となる。
は通常動作に不必要なものである。しかし、実際にユー
ザが半導体装置を実装する際には動作用のピンと共にテ
スト用のピンについても所定の電位に接続する必要があ
る。これは、例え実際の動作時に入出力を行わないピン
であっても、電気的にフローティングな状態にしておく
ことは半導体装置の動作信頼性に悪影響を及ぼす原因と
もなるからである。従って、実動作に全く必要のないピ
ンであるにも関わらず、一定電位へのハンダ付け工程が
必要となる。そのため、ユーザ側での実装工程が煩雑化
し、製造コストが上昇する原因となる。
【００１０】
【発明が解決しようとする課題】上記従来の半導体装置
は最終製品の形態でテストが行われる。従って、テスト
結果の信憑性を高めることが出来る一方で、次のような
問題点があった。すなわち、テスト専用のピンを設けな
ければならないため、パッケージサイズが大きくなり、
コスト高となる。更に、ユーザが半導体装置を実装する
際には、動作用のピンのみならずテスト用のピンのハン
ダ付けも行わなければならず、実装工程が煩雑になり、
且つコスト高となる、といった問題である。
は最終製品の形態でテストが行われる。従って、テスト
結果の信憑性を高めることが出来る一方で、次のような
問題点があった。すなわち、テスト専用のピンを設けな
ければならないため、パッケージサイズが大きくなり、
コスト高となる。更に、ユーザが半導体装置を実装する
際には、動作用のピンのみならずテスト用のピンのハン
ダ付けも行わなければならず、実装工程が煩雑になり、
且つコスト高となる、といった問題である。
【００１１】この発明は、上記事情に鑑みてなされたも
ので、その第１の目的は、パッケージサイズを縮小化出
来る半導体装置を提供することにある。
ので、その第１の目的は、パッケージサイズを縮小化出
来る半導体装置を提供することにある。
【００１２】また、この発明の第２の目的は、パッケー
ジサイズを縮小化しつつ、テストの信頼性を向上できる
半導体装置を提供することにある。
ジサイズを縮小化しつつ、テストの信頼性を向上できる
半導体装置を提供することにある。
【００１３】更に、この発明の第３の目的は、外部出力
用のピンを必要とせずにテストできる半導体装置の製造
方法を提供することにある。
用のピンを必要とせずにテストできる半導体装置の製造
方法を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、この発明に係る半導体装置は、通常動作時における
信号の入出力に使用される第１動作パッド群と、テスト
時における信号の入出力に使用される第１テストパッド
群とを有する半導体チップと、前記半導体チップを搭載
し、前記第１動作パッド群に電気的に接続されると共に
外部との入出力を行うための外部接続端子に接続される
第２動作パッド群と、前記第１テストパッド群に電気的
に接続されると共に前記外部接続端子に接続されない第
２テストパッド群とを有するパッケージとを具備するこ
とを特徴としている。
に、この発明に係る半導体装置は、通常動作時における
信号の入出力に使用される第１動作パッド群と、テスト
時における信号の入出力に使用される第１テストパッド
群とを有する半導体チップと、前記半導体チップを搭載
し、前記第１動作パッド群に電気的に接続されると共に
外部との入出力を行うための外部接続端子に接続される
第２動作パッド群と、前記第１テストパッド群に電気的
に接続されると共に前記外部接続端子に接続されない第
２テストパッド群とを有するパッケージとを具備するこ
とを特徴としている。
【００１５】また、上記半導体装置において、前記第２
テストパッド群は前記第２動作パッド群よりも前記半導
体チップの外側へ延長された形状を有し、前記第２テス
トパッド群の前記半導体チップの近傍側が前記第１テス
トパッド群との接続を行うボンディング領域となり、外
側の領域は空き領域であっても良い。
テストパッド群は前記第２動作パッド群よりも前記半導
体チップの外側へ延長された形状を有し、前記第２テス
トパッド群の前記半導体チップの近傍側が前記第１テス
トパッド群との接続を行うボンディング領域となり、外
側の領域は空き領域であっても良い。
【００１６】更に上記半導体装置において、前記パッケ
ージは、前記半導体チップが設置、接着されるベース基
板と、前記半導体チップ及び該ベース基板を被覆する第
１封止材とを備え、前記第１封止材は、第２封止材と第
３封止材との多層構造を有し、前記第２封止材は、前記
半導体チップ、前記第２動作パッド群、前記第２テスト
パッド群の一部、並びに前記第１、第２動作パッド群及
び第１、２テストパッド群とを電気的に接続する接続手
段を被覆し、前記第３封止材は、少なくとも前記第２封
止材から露出されている前記第２テストパッドの全てを
被覆するようにしてもよい。
ージは、前記半導体チップが設置、接着されるベース基
板と、前記半導体チップ及び該ベース基板を被覆する第
１封止材とを備え、前記第１封止材は、第２封止材と第
３封止材との多層構造を有し、前記第２封止材は、前記
半導体チップ、前記第２動作パッド群、前記第２テスト
パッド群の一部、並びに前記第１、第２動作パッド群及
び第１、２テストパッド群とを電気的に接続する接続手
段を被覆し、前記第３封止材は、少なくとも前記第２封
止材から露出されている前記第２テストパッドの全てを
被覆するようにしてもよい。
【００１７】この発明に係る第１の半導体装置の製造方
法は、半導体ウェハに半導体素子を形成する工程と、前
記半導体ウェハを個々の半導体チップに分離する工程
と、前記半導体チップをベース基板上にダイボンディン
グする工程と、前記半導体チップの第１動作パッド群及
び第１テストパッド群を、前記ベース基板の第２動作パ
ッド群及び第２テストパッド群にそれぞれボンディング
ワイヤにより接続する工程と、前記第２テストパッド群
に直接テスト装置のプローブを接触させてテストを行う
工程と、前記半導体チップ及び前記ベース基板を気密封
止する工程とを具備することを特徴としている。
法は、半導体ウェハに半導体素子を形成する工程と、前
記半導体ウェハを個々の半導体チップに分離する工程
と、前記半導体チップをベース基板上にダイボンディン
グする工程と、前記半導体チップの第１動作パッド群及
び第１テストパッド群を、前記ベース基板の第２動作パ
ッド群及び第２テストパッド群にそれぞれボンディング
ワイヤにより接続する工程と、前記第２テストパッド群
に直接テスト装置のプローブを接触させてテストを行う
工程と、前記半導体チップ及び前記ベース基板を気密封
止する工程とを具備することを特徴としている。
【００１８】また、この発明に係る第２の半導体装置の
製造方法は、半導体ウェハに半導体素子を形成する工程
と、前記半導体ウェハを個々の半導体チップに分離する
工程と、前記半導体チップをベース基板上にダイボンデ
ィングする工程と、前記半導体チップの第１動作パッド
群及び第１テストパッド群を、前記ベース基板の第２動
作パッド群及び第２テストパッド群にそれぞれボンディ
ングワイヤにより接続する工程と、前記ボンディングワ
イヤに直接に接触していない前記第２テストパッド群の
空き領域を除く前記ベース基板、及び前記半導体チップ
を気密封止する工程と、前記気密封止されていない前記
第２テストパッド群の前記空き領域に直接テスト装置の
プローブを接触させてテストを行う工程と、少なくとも
前記気密封止されていない前記第２テストパッド群の前
記空き領域を被覆するようにして気密封止を行う工程と
を具備することを特徴としている。
製造方法は、半導体ウェハに半導体素子を形成する工程
と、前記半導体ウェハを個々の半導体チップに分離する
工程と、前記半導体チップをベース基板上にダイボンデ
ィングする工程と、前記半導体チップの第１動作パッド
群及び第１テストパッド群を、前記ベース基板の第２動
作パッド群及び第２テストパッド群にそれぞれボンディ
ングワイヤにより接続する工程と、前記ボンディングワ
イヤに直接に接触していない前記第２テストパッド群の
空き領域を除く前記ベース基板、及び前記半導体チップ
を気密封止する工程と、前記気密封止されていない前記
第２テストパッド群の前記空き領域に直接テスト装置の
プローブを接触させてテストを行う工程と、少なくとも
前記気密封止されていない前記第２テストパッド群の前
記空き領域を被覆するようにして気密封止を行う工程と
を具備することを特徴としている。
【００１９】上記第１、第２の半導体装置の製造方法に
おいて、前記テストを行う工程の後、前記第２テストパ
ッド群を共通に接続し、且つ一定の固定電位に接続され
る固定電位パッドに接続する金属配線層を形成する工程
とを更に備えていてもよい。
おいて、前記テストを行う工程の後、前記第２テストパ
ッド群を共通に接続し、且つ一定の固定電位に接続され
る固定電位パッドに接続する金属配線層を形成する工程
とを更に備えていてもよい。
【００２０】上記構造の半導体装置によれば、テストパ
ッドに接続する外部接続端子をパッケージに設ける必要
が無いため、外部接続端子数を大幅に削減でき、パッケ
ージサイズの縮小化及び製造コストの削減を実現出来
る。また、外部接続端子数を削減できることから、それ
に伴う実装時のハンダ付け工程の簡略化及び実装工程の
低コスト化を実現できる。更に上記第１の半導体装置の
製造方法によれば、テストの外部接続端子を設けなくて
も、テスト装置のプローブを直接テスト用パッドに接触
させて信号の入出力を行うことによりテストを行うこと
が可能となる。
ッドに接続する外部接続端子をパッケージに設ける必要
が無いため、外部接続端子数を大幅に削減でき、パッケ
ージサイズの縮小化及び製造コストの削減を実現出来
る。また、外部接続端子数を削減できることから、それ
に伴う実装時のハンダ付け工程の簡略化及び実装工程の
低コスト化を実現できる。更に上記第１の半導体装置の
製造方法によれば、テストの外部接続端子を設けなくて
も、テスト装置のプローブを直接テスト用パッドに接触
させて信号の入出力を行うことによりテストを行うこと
が可能となる。
【００２１】また、パッケージ側のテストパッドを動作
パッドよりも半導体チップの外側へ延長した形状とし、
テストパッドの半導体チップの近傍側で半導体チップと
のボンディングを行っている。そのため、上記第１の半
導体装置による効果を得られると共に、上記第１の半導
体装置の製造方法により、テストを行うことが出来る。
また、この半導体装置の製造方法におけるテスト工程
で、テスト装置のプローブにより動作パッドのボンディ
ングや半導体チップに損傷を与えることを防止でき、テ
ストの信頼性を向上できる。
パッドよりも半導体チップの外側へ延長した形状とし、
テストパッドの半導体チップの近傍側で半導体チップと
のボンディングを行っている。そのため、上記第１の半
導体装置による効果を得られると共に、上記第１の半導
体装置の製造方法により、テストを行うことが出来る。
また、この半導体装置の製造方法におけるテスト工程
で、テスト装置のプローブにより動作パッドのボンディ
ングや半導体チップに損傷を与えることを防止でき、テ
ストの信頼性を向上できる。
【００２２】また、第２テストパッドの空き領域以外を
封止することにより、ほぼ完成製品でのテストを行うこ
とが出来、更に封止工程における動作パッドのボンディ
ングや半導体チップに損傷を与えることを防止でき、テ
ストの信頼性を向上できる。
封止することにより、ほぼ完成製品でのテストを行うこ
とが出来、更に封止工程における動作パッドのボンディ
ングや半導体チップに損傷を与えることを防止でき、テ
ストの信頼性を向上できる。
【００２３】更に、テストパッドを金属配線層で共通接
続し、且つ一定の固定電位に接続することで、テストパ
ッドの電位は常時安定し、半導体装置の動作信頼性、安
定性を向上できる。
続し、且つ一定の固定電位に接続することで、テストパ
ッドの電位は常時安定し、半導体装置の動作信頼性、安
定性を向上できる。
【００２４】
【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
【００２５】この発明の第１の実施形態に係る半導体装
置及びそのテスト方法について図１（ａ）、（ｂ）を用
いて説明する。図１（ａ）は半導体装置の平面図であ
り、図１（ｂ）は（ａ）図におけるＣ−Ｃ’線に沿った
断面図である。なお、ここで用いる「パッケージ」と
は、半導体チップを取り囲む部材をあわせた総称であ
る。
置及びそのテスト方法について図１（ａ）、（ｂ）を用
いて説明する。図１（ａ）は半導体装置の平面図であ
り、図１（ｂ）は（ａ）図におけるＣ−Ｃ’線に沿った
断面図である。なお、ここで用いる「パッケージ」と
は、半導体チップを取り囲む部材をあわせた総称であ
る。
【００２６】図示するように、半導体素子の形成された
半導体チップ２０がプラスチックのベース基板３０（セ
ラミックベース）上に搭載されている。この半導体チッ
プ２０はベース基板３０上にペーストによって接着され
ている。半導体チップ２０上には外部との接続を行うた
めの複数のパッド２１が設けられている。このパッド２
１には、通常動作時の入出力のために必要となる動作パ
ッド２１−１（第１動作パッド群）と、テストの際に必
要となるテストパッド２１−２（第１テストパッド群）
とがある。一方、ベース基板３０にも半導体チップ２０
のパッド２１に対応するパッド３１が設けられている。
このベース基板側のパッド３１も、動作パッド３１−１
（第２動作パッド群）、テストパッド３１−２（第２テ
ストパッド群）とを有している。そして、半導体チップ
２０の動作パッド２１−１とベース基板３０の動作パッ
ド３１−１とがボンディングワイヤ４０によって接続さ
れ、半導体チップ２０のテストパッド２１−２とベース
基板３０のテストパッド３１−２とがボンディングワイ
ヤ４０によって接続されている。
半導体チップ２０がプラスチックのベース基板３０（セ
ラミックベース）上に搭載されている。この半導体チッ
プ２０はベース基板３０上にペーストによって接着され
ている。半導体チップ２０上には外部との接続を行うた
めの複数のパッド２１が設けられている。このパッド２
１には、通常動作時の入出力のために必要となる動作パ
ッド２１−１（第１動作パッド群）と、テストの際に必
要となるテストパッド２１−２（第１テストパッド群）
とがある。一方、ベース基板３０にも半導体チップ２０
のパッド２１に対応するパッド３１が設けられている。
このベース基板側のパッド３１も、動作パッド３１−１
（第２動作パッド群）、テストパッド３１−２（第２テ
ストパッド群）とを有している。そして、半導体チップ
２０の動作パッド２１−１とベース基板３０の動作パッ
ド３１−１とがボンディングワイヤ４０によって接続さ
れ、半導体チップ２０のテストパッド２１−２とベース
基板３０のテストパッド３１−２とがボンディングワイ
ヤ４０によって接続されている。
【００２７】ベース基板３０の動作パッド３１−１は、
ベース基板３０裏面のピン（外部接続端子）３２に電気
的に接続されている。一方、ベース基板のテストパッド
３１−２は半導体チップ２０のテストパッド２１−２に
接続されるのみであって、外部との入出力を行うような
ピンに接続されていない。そして、上記半導体チップ２
０、パッド３１、ボンディングワイヤ４０を被覆するよ
うにして、保護用の封止樹脂５０で封止することで、半
導体装置１０が形成されている。
ベース基板３０裏面のピン（外部接続端子）３２に電気
的に接続されている。一方、ベース基板のテストパッド
３１−２は半導体チップ２０のテストパッド２１−２に
接続されるのみであって、外部との入出力を行うような
ピンに接続されていない。そして、上記半導体チップ２
０、パッド３１、ボンディングワイヤ４０を被覆するよ
うにして、保護用の封止樹脂５０で封止することで、半
導体装置１０が形成されている。
【００２８】上記構造の半導体装置の製造プロセスの大
まかな流れは、 （１）ウェハー工程 （２）ダイソート、裏面研削 （３）ダイシング （４）ダイ・ボンディング、ワイヤ・ボンディング （５）テスト （６）気密封止、外装処理、マーク の順で行われる。従来は、気密封止、外装処理の後でテ
スト工程を行うが、本構造の半導体装置の場合には、上
記（６）の気密封止を行う直前でテスト工程を行う。こ
のテスト工程が行われる段階での半導体装置の断面図を
図２に示す。図示するように、半導体チップ２０、ボン
ディングワイヤ４０等が露出された状態で、テスト装置
のプローブをテストパッド２１−２に直接接触させるこ
とによりテストを行う。そして、テスト工程の後に気密
封止を行う。
まかな流れは、 （１）ウェハー工程 （２）ダイソート、裏面研削 （３）ダイシング （４）ダイ・ボンディング、ワイヤ・ボンディング （５）テスト （６）気密封止、外装処理、マーク の順で行われる。従来は、気密封止、外装処理の後でテ
スト工程を行うが、本構造の半導体装置の場合には、上
記（６）の気密封止を行う直前でテスト工程を行う。こ
のテスト工程が行われる段階での半導体装置の断面図を
図２に示す。図示するように、半導体チップ２０、ボン
ディングワイヤ４０等が露出された状態で、テスト装置
のプローブをテストパッド２１−２に直接接触させるこ
とによりテストを行う。そして、テスト工程の後に気密
封止を行う。
【００２９】上記のような半導体装置によれば、通常動
作に必要のないテスト用のピンを設けていないため、パ
ッケージサイズを縮小化することが出来、更に半導体装
置の低コスト化を実現できる。すなわち、図３の半導体
装置の断面図（図１におけるＤ−Ｄ’線に沿った断面図
に相当）に示すように、例えば動作パッド２１−１を５
０個、テストパッド２１−２を５０個有するようなパッ
ケージの場合、従来は動作パッド用、テストパッド用と
をあわせて１００個のピン３２を必要としていた。しか
し、本実施形態に係る半導体装置であると、テストパッ
ドに接続するピンを必要としないので、総ピン数は従来
の半分である５０個で足りることになる。また、半導体
装置のユーザ側では、テスト用のピンのハンダづけ工程
が不必要となり、実装工程の簡略化及び製品の製造コス
トを削減できる。
作に必要のないテスト用のピンを設けていないため、パ
ッケージサイズを縮小化することが出来、更に半導体装
置の低コスト化を実現できる。すなわち、図３の半導体
装置の断面図（図１におけるＤ−Ｄ’線に沿った断面図
に相当）に示すように、例えば動作パッド２１−１を５
０個、テストパッド２１−２を５０個有するようなパッ
ケージの場合、従来は動作パッド用、テストパッド用と
をあわせて１００個のピン３２を必要としていた。しか
し、本実施形態に係る半導体装置であると、テストパッ
ドに接続するピンを必要としないので、総ピン数は従来
の半分である５０個で足りることになる。また、半導体
装置のユーザ側では、テスト用のピンのハンダづけ工程
が不必要となり、実装工程の簡略化及び製品の製造コス
トを削減できる。
【００３０】更に、気密封止工程の前に、テストパッド
に直接テスト装置のプローブを接触させてテストを行う
ことにより、テスト用のピンを有しない半導体装置でも
テストを行うことが出来る。
に直接テスト装置のプローブを接触させてテストを行う
ことにより、テスト用のピンを有しない半導体装置でも
テストを行うことが出来る。
【００３１】この発明の第２の実施形態に係る半導体装
置及びそのテスト方法について、図４（ａ）、（ｂ）を
用いて説明する。図４（ａ）は半導体装置の平面図であ
り、図４（ｂ）は（ａ）図におけるＥ−Ｅ’線に沿った
断面図である。
置及びそのテスト方法について、図４（ａ）、（ｂ）を
用いて説明する。図４（ａ）は半導体装置の平面図であ
り、図４（ｂ）は（ａ）図におけるＥ−Ｅ’線に沿った
断面図である。
【００３２】図示するように、本実施形態に係る半導体
装置の構造はほぼ第１の実施形態で説明したものと同様
であるが、ベース基板３０に設けられたパッド３１にお
いて、テストパッド３１−２の面積が動作パッド３１−
１の面積より大きくなるようにして形成されている。且
つ、テストパッド３１−２の形状は動作パッド３１−１
よりも半導体チップ２０の外側に向かって延長された形
状を有している。そして、半導体チップ２０のテストパ
ッド２１−２とボンディングされる領域は、動作パッド
３１−１とほぼ同一列に位置するように設けられる。す
なわち、第１の実施形態では動作パッド３１−１もテス
トパッド３１−２もワイヤボンディングに必要な最小限
の面積を有しているに過ぎないが、本実施形態ではテス
トパッド３１−２の面積が大きく、テストパッド３１−
２のベース基板３０縁部側はワイヤボンディングに必要
のない空き領域となっている。
装置の構造はほぼ第１の実施形態で説明したものと同様
であるが、ベース基板３０に設けられたパッド３１にお
いて、テストパッド３１−２の面積が動作パッド３１−
１の面積より大きくなるようにして形成されている。且
つ、テストパッド３１−２の形状は動作パッド３１−１
よりも半導体チップ２０の外側に向かって延長された形
状を有している。そして、半導体チップ２０のテストパ
ッド２１−２とボンディングされる領域は、動作パッド
３１−１とほぼ同一列に位置するように設けられる。す
なわち、第１の実施形態では動作パッド３１−１もテス
トパッド３１−２もワイヤボンディングに必要な最小限
の面積を有しているに過ぎないが、本実施形態ではテス
トパッド３１−２の面積が大きく、テストパッド３１−
２のベース基板３０縁部側はワイヤボンディングに必要
のない空き領域となっている。
【００３３】上記構造の半導体装置のテスト工程は、第
１の実施形態と同様に気密封止工程の前に行われ、テス
ト装置のプローブをテストパッド３１−２に直接接触す
ることにより行う。そして図５の半導体装置の断面図に
示すように、プローブを上記テストパッド３１−２の空
き領域に接触させる。
１の実施形態と同様に気密封止工程の前に行われ、テス
ト装置のプローブをテストパッド３１−２に直接接触す
ることにより行う。そして図５の半導体装置の断面図に
示すように、プローブを上記テストパッド３１−２の空
き領域に接触させる。
【００３４】上記のような半導体装置によれば、第１の
実施形態同様、テスト用のピンを設けていないためにパ
ッケージサイズの縮小化及び半導体装置の低コスト化を
実現できる。更に、テスト工程時にプローブが接触され
るテストパッドに十分な面積を持たせ、且つ動作パッド
よりもパッケージ縁部側へ延長させた領域をプローブを
接触させる領域としている。そのため、プローブがボン
ディングワイヤを断線させたり、半導体チップを損傷さ
せることを防止できる。
実施形態同様、テスト用のピンを設けていないためにパ
ッケージサイズの縮小化及び半導体装置の低コスト化を
実現できる。更に、テスト工程時にプローブが接触され
るテストパッドに十分な面積を持たせ、且つ動作パッド
よりもパッケージ縁部側へ延長させた領域をプローブを
接触させる領域としている。そのため、プローブがボン
ディングワイヤを断線させたり、半導体チップを損傷さ
せることを防止できる。
【００３５】この発明の第３の実施形態に係る半導体装
置及びそのテスト方法について、図６（ａ）、（ｂ）を
用いて説明する。図６（ａ）は半導体装置の平面図であ
り、図６（ｂ）は（ａ）図におけるＦ−Ｆ’線に沿った
断面図である。
置及びそのテスト方法について、図６（ａ）、（ｂ）を
用いて説明する。図６（ａ）は半導体装置の平面図であ
り、図６（ｂ）は（ａ）図におけるＦ−Ｆ’線に沿った
断面図である。
【００３６】図示するように、本実施形態に係る半導体
装置は、第２の実施形態と同様にベース基板３０のテス
トパッド３１−２が動作パッド３１−１よりも大きな面
積を有するようにして形成されている。そして、全体が
２層構造の樹脂５１、５２によって被覆された構造とな
っている。封止樹脂５１（第２封止材）は、半導体チッ
プ２０、動作パッド３１−１、ボンディングワイヤ４
０、及びテストパッド３１−２の一部を被覆するもので
あって、テストパッド３１−２のボンディング領域以外
の空き領域が封止樹脂５１から露出されている。そして
封止樹脂５２（第３封止材）が、テストパッド３１−２
の空き領域を含めた全面を被覆している。
装置は、第２の実施形態と同様にベース基板３０のテス
トパッド３１−２が動作パッド３１−１よりも大きな面
積を有するようにして形成されている。そして、全体が
２層構造の樹脂５１、５２によって被覆された構造とな
っている。封止樹脂５１（第２封止材）は、半導体チッ
プ２０、動作パッド３１−１、ボンディングワイヤ４
０、及びテストパッド３１−２の一部を被覆するもので
あって、テストパッド３１−２のボンディング領域以外
の空き領域が封止樹脂５１から露出されている。そして
封止樹脂５２（第３封止材）が、テストパッド３１−２
の空き領域を含めた全面を被覆している。
【００３７】上記構造の半導体装置のテスト工程は、大
まかには以下のようになる。すなわち、 （１）ウェハー工程 （２）ダイソート、裏面研削 （３）ダイシング （４）ダイ・ボンディング、ワイヤ・ボンディング （５）一部気密封止（樹脂５１） （６）テスト （７）気密封止（樹脂５２）、外装処理、マーク の順で行われる。図７に上記（６）テスト工程が行われ
る段階における半導体装置の断面図を示す。図示するよ
うにテスト工程は、封止樹脂５１により半導体チップ２
０、動作パッド３１−１、ボンディングワイヤ４０、及
びテストパッド３１−２の一部を被覆した状態におい
て、封止樹脂５１に被覆されていないテストパッド３１
−２のボンディング領域以外の空き領域に、テスト装置
のプローブを直接接触させることにより行う。
まかには以下のようになる。すなわち、 （１）ウェハー工程 （２）ダイソート、裏面研削 （３）ダイシング （４）ダイ・ボンディング、ワイヤ・ボンディング （５）一部気密封止（樹脂５１） （６）テスト （７）気密封止（樹脂５２）、外装処理、マーク の順で行われる。図７に上記（６）テスト工程が行われ
る段階における半導体装置の断面図を示す。図示するよ
うにテスト工程は、封止樹脂５１により半導体チップ２
０、動作パッド３１−１、ボンディングワイヤ４０、及
びテストパッド３１−２の一部を被覆した状態におい
て、封止樹脂５１に被覆されていないテストパッド３１
−２のボンディング領域以外の空き領域に、テスト装置
のプローブを直接接触させることにより行う。
【００３８】上記のような半導体装置によれば、第１、
第２の実施形態で説明した効果を得られると同時に、テ
ストの信頼性を向上できる。なぜなら、本実施形態に係
る半導体装置によれば、半導体チップや動作パッド、ボ
ンディングワイヤ等が樹脂封止された、ほぼ最終製品形
態の状態でテストを行う。そのテスト後の気密封止工程
では、既にボンディングワイヤは封止樹脂により被覆さ
れているため、樹脂を流し込む際にボンディングワイヤ
に余計な応力を与えずに済む。よって、テスト後の気密
封止工程でボンディングワイヤを断線させる等の問題が
発生することを防止出来るからである。
第２の実施形態で説明した効果を得られると同時に、テ
ストの信頼性を向上できる。なぜなら、本実施形態に係
る半導体装置によれば、半導体チップや動作パッド、ボ
ンディングワイヤ等が樹脂封止された、ほぼ最終製品形
態の状態でテストを行う。そのテスト後の気密封止工程
では、既にボンディングワイヤは封止樹脂により被覆さ
れているため、樹脂を流し込む際にボンディングワイヤ
に余計な応力を与えずに済む。よって、テスト後の気密
封止工程でボンディングワイヤを断線させる等の問題が
発生することを防止出来るからである。
【００３９】この発明の第４の実施形態に係る半導体装
置及びそのテスト方法について、図８を用いて説明す
る。図８は半導体装置の平面図である。
置及びそのテスト方法について、図８を用いて説明す
る。図８は半導体装置の平面図である。
【００４０】図示するように、本実施形態に係る半導体
装置は、上記第３の実施形態で説明した半導体装置にお
いて、封止樹脂５１から露出されたテストパッド３２−
２を金属配線層３３により共通に接続し、その金属配線
層３３を、電源電位ＶＤＤまたは接地電位ＧＮＤのパッ
ド３４に接続したものである。
装置は、上記第３の実施形態で説明した半導体装置にお
いて、封止樹脂５１から露出されたテストパッド３２−
２を金属配線層３３により共通に接続し、その金属配線
層３３を、電源電位ＶＤＤまたは接地電位ＧＮＤのパッ
ド３４に接続したものである。
【００４１】上記構造の半導体装置の製造プロセスにつ
いて、図９乃至図１２を用いて説明する。図９乃至図１
２は半導体装置の製造工程を順次示す斜視図である。図
面の簡単化のため半導体チップ上のパッドの記載を省略
している。
いて、図９乃至図１２を用いて説明する。図９乃至図１
２は半導体装置の製造工程を順次示す斜視図である。図
面の簡単化のため半導体チップ上のパッドの記載を省略
している。
【００４２】まず図９に示すように、動作パッド３１−
１、テストパッド３１−２及びピンの設けられたベース
基板３０上に半導体チップ２０をペーストにより接着、
搭載する。そして、半導体チップ２０のパッドとベース
基板３０上のパッドとの間のワイヤボンディングを行
う。
１、テストパッド３１−２及びピンの設けられたベース
基板３０上に半導体チップ２０をペーストにより接着、
搭載する。そして、半導体チップ２０のパッドとベース
基板３０上のパッドとの間のワイヤボンディングを行
う。
【００４３】次に図１０に示すように、半導体チップ２
０、動作パッド３１−１、テストパッド３１−２のボン
ディングエリア、及びボンディングワイヤ４０を被覆す
るようにして、樹脂５１による気密封止を行う。
０、動作パッド３１−１、テストパッド３１−２のボン
ディングエリア、及びボンディングワイヤ４０を被覆す
るようにして、樹脂５１による気密封止を行う。
【００４４】そして、第３の実施形態で説明したように
樹脂５１から露出されたテストパッド３１−２にテスト
装置のプローブを直接に接触させてテストを行う。
樹脂５１から露出されたテストパッド３１−２にテスト
装置のプローブを直接に接触させてテストを行う。
【００４５】上記テスト工程後、図１１に示すように、
樹脂５１から露出されたテストパッド３１−２を金属配
線層３３により共通に接続する。そして、この金属配線
層３３を、電源電位ＶＤＤまたは接地電位ＧＮＤ用のピ
ンに接続されたパッド３４（図示せず）に接続する。
樹脂５１から露出されたテストパッド３１−２を金属配
線層３３により共通に接続する。そして、この金属配線
層３３を、電源電位ＶＤＤまたは接地電位ＧＮＤ用のピ
ンに接続されたパッド３４（図示せず）に接続する。
【００４６】その後、図１２に示すように、全体を再度
樹脂５２により封止する事により半導体装置を完成す
る。
樹脂５２により封止する事により半導体装置を完成す
る。
【００４７】本実施形態に係る半導体装置によれば、テ
ストパッドの電位を安定にする事が出来る。そのため、
第３の実施形態で説明した効果に加えて更に半導体装置
の動作信頼性を向上できる。
ストパッドの電位を安定にする事が出来る。そのため、
第３の実施形態で説明した効果に加えて更に半導体装置
の動作信頼性を向上できる。
【００４８】なお、本実施形態において、パッケージ上
のパッド３４については、電源電位ＶＤＤまたは接地電
位ＧＮＤ用のピンに接続される動作パッド３１−１を流
用しても構わないし、テストパッド３２−２の全てが同
一の電位にされる必要もない。重要なことは電源電位Ｖ
ＤＤであるか接地電位ＧＮＤであるかということではな
く、常時一定に固定された電位であることだからであ
る。また、電位がフローティングになることで不具合が
生じさせるのは、全てのテストパッド３２−２ではな
く、特に入力用のテストパッドについてである。である
から、電位を固定するのは入力用のテストパッドのみと
し、出力用のテストパッドについてはフローティングの
ままとしても構わない。
のパッド３４については、電源電位ＶＤＤまたは接地電
位ＧＮＤ用のピンに接続される動作パッド３１−１を流
用しても構わないし、テストパッド３２−２の全てが同
一の電位にされる必要もない。重要なことは電源電位Ｖ
ＤＤであるか接地電位ＧＮＤであるかということではな
く、常時一定に固定された電位であることだからであ
る。また、電位がフローティングになることで不具合が
生じさせるのは、全てのテストパッド３２−２ではな
く、特に入力用のテストパッドについてである。である
から、電位を固定するのは入力用のテストパッドのみと
し、出力用のテストパッドについてはフローティングの
ままとしても構わない。
【００４９】上記第１乃至第４の実施形態で説明したよ
うに、本発明によれば、パッケージサイズを縮小化出
来、且つテストの信頼性を向上でき、また、外部出力用
のピンを必要としない半導体装置のテスト方法を提供す
ることが出来る。特に近年のパッケージの多ピン化傾向
から、テスト用のピンを必要としないことは、パッケー
ジサイズの縮小化及び低コスト化に多大な貢献をする。
うに、本発明によれば、パッケージサイズを縮小化出
来、且つテストの信頼性を向上でき、また、外部出力用
のピンを必要としない半導体装置のテスト方法を提供す
ることが出来る。特に近年のパッケージの多ピン化傾向
から、テスト用のピンを必要としないことは、パッケー
ジサイズの縮小化及び低コスト化に多大な貢献をする。
【００５０】なお、この発明の主旨は、テスト用のピン
を設けない代わりに、テスト装置のプローブを直接テス
トパッドに接触させることによりテストを行うというと
ころにある。よって、上記第１乃至第４の実施形態でパ
ッケージの例として挙げたＰＧＡ（Pin Grid Array）及
びセラミック・パッケージにのみこの発明が適用できる
のではなく、プラスチック・パッケージやＤＩＰ（Dual
Inline Package）、ＴＡＢ（Tape Automated Bondin
g）を利用したＴＣＰ（Tape Carrier Package）、ＢＧ
Ａ（Ball Grid Array）、ＣＳＰ（Chip Sized Packag
e）、更にはマルチチップモジュール等の様々な半導体
パッケージに広く適用できることは言うまでもない。図
１３には本実施形態の変形例として、リードフレームを
用いたプラスチック・パッケージの斜視図（内部構造）
を示している。
を設けない代わりに、テスト装置のプローブを直接テス
トパッドに接触させることによりテストを行うというと
ころにある。よって、上記第１乃至第４の実施形態でパ
ッケージの例として挙げたＰＧＡ（Pin Grid Array）及
びセラミック・パッケージにのみこの発明が適用できる
のではなく、プラスチック・パッケージやＤＩＰ（Dual
Inline Package）、ＴＡＢ（Tape Automated Bondin
g）を利用したＴＣＰ（Tape Carrier Package）、ＢＧ
Ａ（Ball Grid Array）、ＣＳＰ（Chip Sized Packag
e）、更にはマルチチップモジュール等の様々な半導体
パッケージに広く適用できることは言うまでもない。図
１３には本実施形態の変形例として、リードフレームを
用いたプラスチック・パッケージの斜視図（内部構造）
を示している。
【００５１】図示するように、半導体チップ２０がリー
ドフレーム６０のダイパッド６１上に搭載されている。
半導体チップ２０に設けられた動作パッド及びテストパ
ッド（図示せず）はリードフレーム６０のインナーリー
ド６２にワイヤボンディングされている。そして、半導
体チップ２０の動作パッドに接続されたインナーリード
６２のみがアウターリード６３に接続され、半導体チッ
プ２０、ボンディングワイヤ４０、ダイパッド６１、及
びインナーリード６２を被覆するようにして封止樹脂５
３が設けられている。このように、パッケージ側の動作
パッド、テストパッドはパッドとして明確に存在する必
要はなく、そのように機能するものであればよい。本例
の場合、インナーリードが動作パッド及びテストパッド
に相当することになり、上記第１乃至第４の実施形態で
説明した効果を得ることが出来る。
ドフレーム６０のダイパッド６１上に搭載されている。
半導体チップ２０に設けられた動作パッド及びテストパ
ッド（図示せず）はリードフレーム６０のインナーリー
ド６２にワイヤボンディングされている。そして、半導
体チップ２０の動作パッドに接続されたインナーリード
６２のみがアウターリード６３に接続され、半導体チッ
プ２０、ボンディングワイヤ４０、ダイパッド６１、及
びインナーリード６２を被覆するようにして封止樹脂５
３が設けられている。このように、パッケージ側の動作
パッド、テストパッドはパッドとして明確に存在する必
要はなく、そのように機能するものであればよい。本例
の場合、インナーリードが動作パッド及びテストパッド
に相当することになり、上記第１乃至第４の実施形態で
説明した効果を得ることが出来る。
【００５２】なお、本願発明は上記実施形態に限定され
るものではなく、実施段階ではその要旨を逸脱しない範
囲で種々に変形することが可能である。更に、上記実施
形態には種々の段階の発明が含まれており、開示される
複数の構成要件における適宜な組み合わせにより種々の
発明が抽出されうる。例えば、実施形態に示される全構
成要件からいくつかの構成要件が削除されても、発明が
解決しようとする課題の欄で述べた課題が解決でき、発
明の効果の欄で述べられている効果が得られる場合に
は、この構成要件が削除された構成が発明として抽出さ
れうる。
るものではなく、実施段階ではその要旨を逸脱しない範
囲で種々に変形することが可能である。更に、上記実施
形態には種々の段階の発明が含まれており、開示される
複数の構成要件における適宜な組み合わせにより種々の
発明が抽出されうる。例えば、実施形態に示される全構
成要件からいくつかの構成要件が削除されても、発明が
解決しようとする課題の欄で述べた課題が解決でき、発
明の効果の欄で述べられている効果が得られる場合に
は、この構成要件が削除された構成が発明として抽出さ
れうる。
【００５３】
【発明の効果】以上説明したように、この発明によれ
ば、パッケージサイズを縮小化出来る半導体装置を提供
できる。
ば、パッケージサイズを縮小化出来る半導体装置を提供
できる。
【００５４】また、パッケージサイズを縮小化しつつ、
テストの信頼性を向上できる半導体装置を提供できる。
テストの信頼性を向上できる半導体装置を提供できる。
【００５５】更に、外部出力用のピンを必要とせずにテ
ストできる半導体装置の製造方法を提供できる。
ストできる半導体装置の製造方法を提供できる。
【図１】この発明の第１の実施形態に係る半導体装置の
（ａ）図は平面図、（ｂ）図は（ａ）図のＣ−Ｃ’線に
沿った断面図。
（ａ）図は平面図、（ｂ）図は（ａ）図のＣ−Ｃ’線に
沿った断面図。
【図２】この発明の第１の実施形態に係る半導体装置の
テスト方法について説明するためのもので、半導体装置
の断面図。
テスト方法について説明するためのもので、半導体装置
の断面図。
【図３】この発明の第１の実施形態に係る半導体装置に
よる効果について説明するためのもので、図１（ａ）の
Ｄ−Ｄ’線に沿った断面図。
よる効果について説明するためのもので、図１（ａ）の
Ｄ−Ｄ’線に沿った断面図。
【図４】この発明の第２の実施形態に係る半導体装置の
（ａ）図は平面図、（ｂ）図は（ａ）図のＥ−Ｅ’線に
沿った断面図。
（ａ）図は平面図、（ｂ）図は（ａ）図のＥ−Ｅ’線に
沿った断面図。
【図５】この発明の第２の実施形態に係る半導体装置の
テスト方法について説明するためのもので、半導体装置
の断面図。
テスト方法について説明するためのもので、半導体装置
の断面図。
【図６】この発明の第３の実施形態に係る半導体装置の
（ａ）図は平面図、（ｂ）図は（ａ）図のＦ−Ｆ’線に
沿った断面図。
（ａ）図は平面図、（ｂ）図は（ａ）図のＦ−Ｆ’線に
沿った断面図。
【図７】この発明の第３の実施形態に係る半導体装置の
テスト方法について説明するためのもので、半導体装置
の断面図。
テスト方法について説明するためのもので、半導体装置
の断面図。
【図８】この発明の第４の実施形態に係る半導体装置の
平面図。
平面図。
【図９】この発明の第４の実施形態に係る半導体装置の
第１の製造工程の斜視図。
第１の製造工程の斜視図。
【図１０】この発明の第４の実施形態に係る半導体装置
の第２の製造工程の斜視図。
の第２の製造工程の斜視図。
【図１１】この発明の第４の実施形態に係る半導体装置
の第３の製造工程の斜視図。
の第３の製造工程の斜視図。
【図１２】この発明の第４の実施形態に係る半導体装置
の第４の製造工程の斜視図。
の第４の製造工程の斜視図。
【図１３】この発明の実施形態の変形例に係る半導体装
置の斜視図。
置の斜視図。
【図１４】従来の半導体装置の（ａ）図は平面図、
（ｂ）図は（ａ）図のＡ−Ａ’線に沿った断面図。
（ｂ）図は（ａ）図のＡ−Ａ’線に沿った断面図。
【図１５】従来の半導体装置のピン数にについて示して
おり、図１３（ａ）のＢ−Ｂ’線に沿った半導体装置の
断面図。
おり、図１３（ａ）のＢ−Ｂ’線に沿った半導体装置の
断面図。
１０、１００…半導体装置 ２０、２００…半導体チップ ２１、３０、３４、２１０、３００…パッド ２１−１、３１−１、２１０−１、３１０−１…動作パ
ッド ２１−２、３１−２、２１０−２、３１０−２…テスト
パッド ３０、３００…ベース基板 ３２、３２０…ピン ３３…金属配線層 ４０、４００…ボンディングワイヤ ５０、５１、５２、５００…封止樹脂 ６０…リードフレーム ６１…ダイパッド ６２…インナーリード ６３…アウターリード
ッド ２１−２、３１−２、２１０−２、３１０−２…テスト
パッド ３０、３００…ベース基板 ３２、３２０…ピン ３３…金属配線層 ４０、４００…ボンディングワイヤ ５０、５１、５２、５００…封止樹脂 ６０…リードフレーム ６１…ダイパッド ６２…インナーリード ６３…アウターリード
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 BE05 BE07 5F067 AA01 AA19 AB02 BB15
Claims (11)
- 【請求項１】 通常動作時における信号の入出力に使用
される第１動作パッド群と、テスト時における信号の入
出力に使用される第１テストパッド群とを有する半導体
チップと、 前記半導体チップを搭載し、前記第１動作パッド群に電
気的に接続されると共に外部との入出力を行うための外
部接続端子に接続される第２動作パッド群と、前記第１
テストパッド群に電気的に接続されると共に前記外部接
続端子に接続されない第２テストパッド群とを有するパ
ッケージとを具備することを特徴とする半導体装置。 - 【請求項２】 前記第２テストパッド群は前記第２動作
パッド群よりも前記半導体チップの外側へ延長された形
状を有し、 前記第２テストパッド群の前記半導体チップの近傍側が
前記第１テストパッド群との接続を行うボンディング領
域となり、外側の領域は空き領域となっていることを特
徴とする請求項１記載の半導体装置。 - 【請求項３】 前記パッケージは、前記半導体チップが
設置、接着されるベース基板と、 前記半導体チップ及び該ベース基板を被覆する第１封止
材とを備えることを特徴とする請求項１または２記載の
半導体装置。 - 【請求項４】 前記第１封止材は、第２封止材と第３封
止材との多層構造を有し、 前記第２封止材は、前記半導体チップ、前記第２動作パ
ッド群、前記第２テストパッド群の各々の一部、並びに
前記第１、第２動作パッド群及び第１、２テストパッド
群とを電気的に接続する接続手段を被覆し、 前記第３封止材は、少なくとも前記第２封止材から露出
されている前記第２テストパッド群の全てを被覆するこ
とを特徴とする請求項３記載の半導体装置。 - 【請求項５】 前記ベース基板は、リードフレーム、Ｔ
ＡＢテープ、セラミックベースからなるグループのうち
のいずれか１つの一部であることを特徴とする請求項３
または４記載の半導体装置。 - 【請求項６】 前記第１、第２テストパッド群は一定電
位に固定されていることを特徴とする請求項１乃至５い
ずれか１項記載の半導体装置。 - 【請求項７】 前記パッケージ内に設けられ、一定の固
定電位に接続される前記外部接続端子に接続される固定
電位パッドと、 前記パッケージ内に設けられ、前記第２テストパッド群
の前記空き領域を共通に接続し、且つ前記固定電位パッ
ドに接続される金属配線層とを更に備えることを特徴と
する請求項１乃至６いずれか１項記載の半導体装置。 - 【請求項８】 前記固定電位パッドは、一定の固定電位
に接続される前記第２動作パッドであることを特徴とす
る請求項７記載の半導体装置。 - 【請求項９】 半導体ウェハに半導体素子を形成する工
程と、 前記半導体ウェハを個々の半導体チップに分離する工程
と、 前記半導体チップをベース基板上にダイボンディングす
る工程と、 前記半導体チップの第１動作パッド群及び第１テストパ
ッド群を、前記ベース基板の第２動作パッド群及び第２
テストパッド群にそれぞれボンディングワイヤにより接
続する工程と、 前記第２テストパッド群に直接テスト装置のプローブを
接触させてテストを行う工程と、 前記半導体チップ及び前記ベース基板を気密封止する工
程とを具備することを特徴とする半導体装置の製造方
法。 - 【請求項１０】 半導体ウェハに半導体素子を形成する
工程と、 前記半導体ウェハを個々の半導体チップに分離する工程
と、 前記半導体チップをベース基板上にダイボンディングす
る工程と、 前記半導体チップの第１動作パッド群及び第１テストパ
ッド群を、前記ベース基板の第２動作パッド群及び第２
テストパッド群にそれぞれボンディングワイヤにより接
続する工程と、 前記ボンディングワイヤに直接に接触していない前記第
２テストパッド群の空き領域を除く前記ベース基板、及
び前記半導体チップを気密封止する工程と、 前記気密封止されていない前記第２テストパッド群の前
記空き領域に直接テスト装置のプローブを接触させてテ
ストを行う工程と、 少なくとも前記気密封止されていない前記第２テストパ
ッド群の前記空き領域を被覆するようにして気密封止を
行う工程とを具備することを特徴とする半導体装置の製
造方法。 - 【請求項１１】 前記テストを行う工程の後、 前記第２テストパッド群を共通に接続し、且つ一定の固
定電位に接続される固定電位パッドに接続する金属配線
層を形成する工程を更に備えることを特徴とする請求項
９または１０記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000400831A JP2002203945A (ja) | 2000-12-28 | 2000-12-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000400831A JP2002203945A (ja) | 2000-12-28 | 2000-12-28 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002203945A true JP2002203945A (ja) | 2002-07-19 |
Family
ID=18865349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000400831A Pending JP2002203945A (ja) | 2000-12-28 | 2000-12-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002203945A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017092212A (ja) * | 2015-11-09 | 2017-05-25 | 株式会社東芝 | 半導体装置およびその製造方法 |
-
2000
- 2000-12-28 JP JP2000400831A patent/JP2002203945A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017092212A (ja) * | 2015-11-09 | 2017-05-25 | 株式会社東芝 | 半導体装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6933610B2 (en) | Method of bonding a semiconductor die without an ESD circuit and a separate ESD circuit to an external lead, and a semiconductor device made thereby | |
| US7700404B2 (en) | Large die package structures and fabrication method therefor | |
| JP2002040095A (ja) | 半導体装置及びその実装方法 | |
| KR20050071637A (ko) | 광 센서 패키지 | |
| KR20040053902A (ko) | 멀티 칩 패키지 | |
| US20070029668A1 (en) | Package module having a stacking platform | |
| US20200343168A1 (en) | Lead stabilization in semiconductor packages | |
| KR100370529B1 (ko) | 반도체 장치 | |
| JPH05299456A (ja) | 樹脂封止型半導体装置 | |
| US7327044B2 (en) | Integrated circuit package encapsulating a hermetically sealed device | |
| US7579680B2 (en) | Packaging system for semiconductor devices | |
| US6772510B1 (en) | Mapable tape apply for LOC and BOC packages | |
| US20100129962A1 (en) | Electronic package structure and method | |
| JP2002203945A (ja) | 半導体装置及びその製造方法 | |
| KR100207902B1 (ko) | 리드 프레임을 이용한 멀티 칩 패키지 | |
| KR20000040586A (ko) | 회로배선이 형성된 기판을 갖는 멀티 칩 패키지 | |
| JP2682200B2 (ja) | 半導体装置 | |
| JPH08250651A (ja) | 半導体パッケージ | |
| JP2005347470A (ja) | 半導体パッケージ用中継基板、半導体サブパッケージおよび半導体装置 | |
| KR100192395B1 (ko) | 다층 패키지 구조 및 제조방법 | |
| JPH05259360A (ja) | 樹脂封止型半導体装置 | |
| KR100419950B1 (ko) | 가용성회로기판을이용한볼그리드어레이반도체패키지의제조방법 | |
| JP2004031946A (ja) | 半導体装置及びその製造方法 | |
| KR0134816Y1 (ko) | 다면 패키지 | |
| KR20010037241A (ko) | 반도체패키지 및 그 제조 방법 |