CN1989609A - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置，在半导体衬底(10)的I/O区域(11)的拐角附近，相距间隔(55)地配置多个具有布线接合用电极垫片(13)的I/O单元(14)，并且在这些I/O单元(14)的彼此之间，配置了安装有未经布线接合的、具有ESD(静电放电)保护晶体管的ESD保护电路(40)的电源分离单元(16)。由于如此考虑到电极垫片的配置，因此能够缩小芯片尺寸。

Description

半导体装置
技术领域
本发明涉及具有集成电路的半导体装置，特别涉及半导体装置中的集成电路的电极垫片(pad)的布局。
背景技术
在以往的半导体装置中，伴随着半导体工艺的微细化，有可能缩小作为I/O(In/Out：输入/输出)区域以外的区域的核心区域。但是，该半导体装置的芯片尺寸不能与缩小的核心区域相一致地缩小。其理由例举以下几个因素：
(1)由于配置在I/O区域中的集成电路的电极垫片没有象核心区域的电路那样缩小，因此，由排列在I/O区域内的电极垫片来确定芯片的尺寸；
(2)集成电路的布局是使用单元(cell)来进行的，但这种布局在安装上具有如下限制：为了防止在布线接合后的树脂封装时布线接触到单元，需要半导体装置的芯片拐角附近的电极垫片之间的间隔比没有间隙地配置包含电极垫片的单元时的间隙大；
(3)由于在进行晶片(wafer)状态下的加速试验(以后，称为晶片水平预烧(wafer level burn in)：WLBI)以排除半导体装置的初期不良的情况下，通过将WLBI用信号和电流等提供给半导体装置的探针等可靠地执行了与单元的接触，因此，需要在各半导体装置上配置比用于使半导体装置执行通常操作的布线连接用电极垫片大的WLBI用垫片，而且，在将这样的多个WLBI用垫片邻接配置在半导体装置上的情况下，需要充分确保WLBI用垫片之间的间隔，即存在WLBI上的制约。
图11是以往的半导体装置拐角部的布局模式图。
如图11所示，以往的半导体装置在其拐角部，使I/O区域51以及核心区域52设置在半导体衬底50上。
在I/O区域51中，配置了具有集成电路中的I/O用电极垫片53的多个单元54。在核心区域52内配置了集成电路以及其他电路。I/O区域51沿着半导体衬底50的周围设置，在半导体衬底50的拐角部配置有拐角单元57。核心区域52设置在半导体衬底50的中央部。电极垫片53是用于与外部进行布线接合的垫片，电极垫片53彼此之间相距间隔55而配置，该间隔55被设定为满足上述安装制约的值。
例如，如图11所示，在半导体装置的设计中为了遵守安装上的制约，需要在相邻的电极垫片例如53a和53b之间设置间隔55a。由此，能够防止接触到电极垫片的布线与树脂封装时的布线彼此接触，从而能够防止成品率降低。但是，由于因该安装上的制约而确定的电极垫片53之间的间隔55决定了芯片尺寸，所以即便使用了微细工艺也难以缩小芯片尺寸。
图12是以往的其他半导体装置的边缘部的布局模式图。
在图12中，与图11相同的标记表示相同和相当的部分，在半导体衬底50边缘部的I/O区域51内，相隔间隔88配置了2个具有WLBI用电极垫片81的WLBI用I/O单元80。该间隔88被设定为满足上述WLBI制约的值。
所谓WLBI是为了在半导体芯片的安装工序、即布线接合、树脂封装等工序之前排除初期不良品而执行的加速试验。通过执行该加速试验而得到了削减安装成本的效果。通常，WLBI使形成于晶片上的多个半导体装置保持晶片状态下的高温不变并加湿，进而对半导体装置的各芯片在施加了电源电压、时钟信号等信号的状态下进行保持并恶化。为此，在WLBI时，存在如下WLBI用电极垫片布局上的制约：需要生成用于施加所述信号的信号施加用探针板(プロ一ブカ一ド)，并且无不良地形成该探针板，以能够正确取得与晶片上各芯片的接触。具体而言，如图12所示，WLBI用垫片81使用了尺寸比被布线接合的标准尺寸的电极垫片要大、通常比布线接合用电极垫片宽3成左右的电极垫片。另外，在配置了多个WLBI用垫片81的情况下，需要在该垫片彼此之间确保间隔88。
发明内容
发明要解决的问题
如上所述，在以往的半导体装置中，即便为了缩小芯片尺寸而采用了微细工艺，也会按照所谓安装上的制约、WLBI上的制约等半导体装置的集成电路的本来操作中所必需的电极垫片和WLBI所需的电极垫片的布局上的制约，来确定芯片尺寸。其结果是存在：难以缩小芯片尺寸、淡化了采用微细工艺的优势等缺陷。
本发明是为了解决所述问题而作出的，其目的在于提供一种通过考虑到电极垫片的配置而得以缩小芯片尺寸的半导体装置。
用于解决问题的手段
本发明的半导体装置是在半导体衬底上具有集成电路的半导体装置，多个布线连接用电极垫片沿着半导体衬底拐角附近的周围、彼此相隔规定间隔地配置；在该多个布线连接用电极垫片中的各个布线连接用电极垫片之间配置有未布线连接的集成电路构成元件。
在所述半导体装置中，邻近于所述多个布线连接用电极垫片中的1个布线连接用电极垫片地配置有与该布线连接用电极垫片选择性布线连接的电极垫片
根据本发明的半导体装置是在半导体衬底上具有集成电路的半导体装置。多个加速试验用电极垫片沿着半导体衬底的周围、彼此相隔规定间隔地配置；在所述多个加速试验用电极垫片中的各个加速试验用电极垫片之间配置有集成电路构成元件。
在所述半导体装置中，配置在所述多个加速试验用电极垫片中的各个加速试验用电极垫片之间的集成电路构成元件是布线连接用电极垫片。
根据本发明的半导体装置是在半导体衬底上具有集成电路的半导体装置。沿着半导体衬底的周围配置1个加速试验用电极垫片，以与集成电路内的、设计为被供以不同电源或信号的多个电路连接；沿着半导体衬底的周围，以与所述1个加速试验用电极垫片邻近的方式配置1个与所述多个电路连接的布线连接用电极垫片。
在所述半导体装置中，具有：测试开始信号生成电路，产生用以指示开始针对所述多个电路的加速试验的测试开始信号；以及，延迟电路，延迟所述生成的测试开始信号，其中，在所述多个电路中设置了：第1电路，输入来自所述测试开始信号生成电路的测试开始信号；以及，第2电路，输入经所述延迟电路延迟后的测试开始信号，所述第1电路和第2电路在加速试验时动作的时间带彼此不同。
根据本发明的半导体装置是在半导体衬底上具有集成电路的半导体装置。多个布线连接用电极垫片沿着半导体衬底的周围、相互邻近地配置在离开半导体衬底拐角部的位置上；多个加速试验用电极垫片沿着半导体拐角附近的周围、彼此相隔规定间隔地配置。
发明效果
根据本发明，由于多个布线连接用电极垫片沿着半导体衬底拐角附近的周围、彼此相隔规定间隔地配置，并且在该多个布线连接用电极垫片中的各个布线连接用电极垫片之间配置有未布线连接的集成电路构成元件，因此，通过使相邻电极垫片之间的间隔维持不变，在电极垫片的布线连接中不会发生不匹配的情况，半导体衬底的单边长度缩短了未被布线连接的集成电路构成元件的宽度，从而具有能够缩小芯片尺寸的效果。
由于邻近于所述多个布线连接用电极垫片中的1个布线连接用电极垫片地配置有与该布线连接用电极垫片选择性布线连接的电极垫片，因此，能够选择半导体装置的安装方。另外，还有能够将半导体衬底单边的长度缩短了邻近配置的电极垫片之间的间隔宽度，从而具有能够缩小半导体装置的芯片尺寸的效果。
由于多个加速试验用电极垫片沿着半导体衬底的周围、彼此相隔规定间隔地配置，并在所述多个加速试验用电极垫片中的各个加速试验用电极垫片之间配置有集成电路构成元件，因此，相邻的加速试验用电极垫片之间的间隔保持不变，而半导体衬底单边的长度缩短达集成电路的构成元件的宽度，从而具有能够缩小芯片尺寸的效果。
由于配置在所述多个加速试验用电极垫片中的各个加速试验用电极垫片之间的集成电路构成元件是布线连接用电极垫片，因此，在维持相邻的加速试验用电极垫片之间的间隔不变的同时，电极垫片的布线连接中不会产生不匹配，而且半导体衬底单边的长度缩短达布线连接用的电极垫片宽度，从而具有能够缩小芯片尺寸的效果。
根据本发明，由于沿着半导体衬底的周围配置1个加速试验用电极垫片，以与集成电路内的、设计为供以不同电源或信号的多个电路连接，并沿着半导体衬底的周围，以与所述1个加速试验用电极垫片邻近的方式配置1个与所述多个电路连接的布线连接用电极垫片，因此，具有削减加速试验用电极垫片和布线连接用电极垫片之间的空间，从而缩小芯片尺寸的效果。
另外，还具有：测试开始信号生成电路，产生用以指示开始针对所述多个电路的加速试验的测试开始信号；以及，延迟电路，延迟所生成的测试开始信号，其中，在所述多个电路中设置了：第1电路，输入来自所述测试开始信号生成电路的测试开始信号；以及，第2电路，输入经所述延迟电路延迟后的测试开始信号，所述第1电路和第2电路在加速试验时动作的时间带彼此不同，因此，在加速试验时流过加速试验用电极垫片的电流量为满足垫片的允许电流量，从而具有能够防止破坏电源布线等半导体装置的损坏、提高工作可靠性的效果。
根据本发明，由于多个布线连接用电极垫片沿着半导体衬底的周围、相互邻近地配置在离开半导体衬底拐角部的位置上，并且多个加速试验用电极垫片沿着半导体拐角附近的周围、彼此相隔规定间隔地配置，因此，在同时满足安装制约和WLBI制约的同时，能够使半导体衬底单边的长度缩短达邻近配置的电极垫片之间的间隔宽度，从而具有能够缩小芯片尺寸的效果。
附图说明
图1是有关本发明实施方式1的半导体装置的拐角部的布局模式图。
图2是一张模式图，它表示有关本发明实施方式1的半导体装置的I/O单元的例子。
图3是一张模式图，它表示有关本发明实施方式1的半导体装置的I/O单元的其他例子。
图4是有关本发明实施方式1的半导体装置的电源分离单元的模式图。
图5是有关本发明实施方式2的半导体装置的拐角部的布局模式图。
图6是用于说明本发明实施方式3的半导体装置的、半导体装置边缘部的布局模式图。
图7是有关本发明实施方式4的半导体装置的边缘部的布局模式图。
在图8中，(a)是用于说明有关本发明实施方式5的半导体装置的、半导体装置边缘部的布局模式图，(b)是用于说明有关本发明实施方式5的半导体装置的、半导体装置边缘部的布局模式图。
在图9中，(a)是有关本发明实施方式6的半导体装置的边缘部的布局模式图，(b)是用于说明有关本发明实施方式6的半导体装置的操作的图，(c)是用于说明有关本发明实施方式6的半导体装置的操作的图。
图10是有关本发明实施方式7的半导体装置的拐角部以及边缘部的布局模式图。
图11是以往的半导体装置的拐角部的布局模式图。
图12是以往的其他半导体装置的边缘部的布局模式图。
符号说明
10    半导体衬底
11    I/O区域
12                        核心区域
13，13a，13b，21，31，91  电极垫片
14，14a，14b，20，30，90  I/O单元
15，77                    单元间的间隔
16，76                    电源分离单元
22a，22b                  缓冲器
23，32，41a，41b          布线
40                        ESD保护电路
70，70a，70b              WLBI用I/O单元
71，71a，71b              WLBI用缓冲器
101                       第1电路块
102                       第2电路块
200                       测试开始信号生成电路
210                       延迟电路
220                       测试开始信号
具体实施方式
实施方式1
图1是有关本发明实施方式1的半导体装置拐角部的布局模式图。
在图1中，在半导体衬底10上的I/O区域11中配置了具有电极垫片13的多个I/O单元14、以及电源分离单元16等。在核心区域12中，配置有配置在I/O区域11内的I/O单元14和电源分离单元16以外的集成电路的构成元件。
I/O区域11是沿着半导体衬底10的周围的、配置了主要与输入输出相关的集成电路的电路元件的区域，配置有多个电极垫片13和多个电源分离单元16。另外，在该半导体衬底10的拐角部分上配置有拐角单元17。
电极垫片13是用于通过布线接合与外部进行连接的垫片，它沿着半导体衬底10的周围而配置。在半导体衬底10的拐角附近，电极垫片13彼此相隔间隔15而配置。该间隔15被设定为在布线接合后的树脂封装时，能够防止经布线接合在该电极垫片13上的布线彼此接触、即相互接触的值，即被设定成满足安装制约的值以上。
多个电源分离单元16分别配置在电极垫片13相互的间隔之间，配置为与具有该电极垫片13的I/O单元14相接。电极垫片13的宽度、即沿着半导体衬底10的边的方向上的长度被设定为I/O单元14的宽度的大致9成左右的宽度。该宽度根据设计等的需要而设定。
核心区域12是配置有配置在I/O区域11内的I/O单元14和电源分离单元16以外的集成电路构成元件的区域，被设置于半导体衬底10的中央部。
须指出的是，这里省略了对于核心区域12的详细结构、I/O单元14和电源分离单元16以外的集成电路构成元件的详细结构、它们与I/O单元14和电源分离单元16的连接关系、它们的相互连接等方面的说明。
图2图示了根据本发明实施方式1的半导体装置的、包含被布线接合的电极垫片的I/O单元的结构的一个例子。
如图2所示，I/O单元20具有被布线接合的电极垫片21、与电极垫片21相连的输入输出布线23、以及插入到输入输出布线2内的缓冲器22a和缓冲器22b。缓冲器22a对向电极垫片21输出的信号执行除噪和电平移动。缓冲器22b对从电极垫片21输入的信号执行除噪和电平移动等。该I/O单元20用于数字信号的输入输出。例如，在图1所示的半导体装置中，在将该I/O单元20用作I/O单元14的情况下，电极垫片21相当于电极垫片13。
图3图示了有关本发明实施方式1的半导体装置的、包含被布线接合的电极垫片的I/O单元的结构的其他例子。
如图3所示，I/O单元30具有被布线接合的电极垫片31、以及与电极垫片31相连的布线32。该I/O单元30用于电源的输入输出。例如，在图1所示的半导体装置中，在将该I/O单元30用作I/O单元14的情况下，电极垫片31相当于电极垫片13。
图4图示了根据本发明实施方式1的半导体装置的电源分离单元的结构。
如图4所示，电源分离单元16包括具有ESD(静电放电)保护晶体管的ESD保护电路40、针对该ESD保护电路40的输入布线41a及输出布线41b。ESD保护电路40具有配置在集成电路的电源、地线之间且用于静电破坏保护的晶体管，不产生与半导体装置外部的信号、电压的交换。为此，单元分离单元16不需要I/O垫片，也不需要布线接合。
通常，在集成了数字电路和模拟电路等的具有多个电源、接地系统的半导体装置的情况下，大多设置了如图4所示的在这些电源、地线之间具有ESD保护晶体管的电源分离单元16。在这种情况下，不需要布线接合的电路大多像该电源分离单元16等那样被配置在I/O区域11内。
在本实施方式1中，有效利用成为未使用区域的、被夹持在半导体衬底10拐角附近的I/O单元14之间的区域，将配置在半导体衬底10拐角附近以外的I/O区域11上的区域内的电源分离单元16配置到位于半导体衬底10拐角附近的I/O单元14之间。由此，能够削减配置在半导体衬底10拐角附近以外的I/O区域11上的区域内的电源分离单元16的数目，从而能够提高I/O区域11中集成电路构成元件的集成度。另外，半导体衬底10的单边的长度可以减少达配置在I/O单元14之间的电源分离单元16的宽度。
由于电源分离单元16不需要用以与外部进行连接的布线接合，因此，即便将它邻近于需要布线接合的电极垫片13地进行配置，也不会产生在树脂封装时发生布线接触的问题。
如上所述，根据本实施方式1，由于使多个布线连接用的电极垫片13沿着半导体衬底10拐角附近的周围，彼此相隔间隔15地进行配置，并在该多个布线连接用电极垫片13中的各个布线连接用电极垫片之间配置未经布线接合的电源分离单元16，所以得到了能够防止在电极垫片13的布线连接时发生布线相互接触，同时能够提高半导体衬底10周围的I/O区域的集成度，并能够缩短半导体衬底10单边的长度，从而能够缩小芯片尺寸的效果。
在本实施方式1中，说明了使用图2或图3所示的I/O单元20或I/O单元30作为具有布线连接用电极垫片的单元的例子的情况，但是在本发明中，只要是具备了与外部进行布线连接所需的电极垫片即可，无论配置何种结构的电源分离单元，都可以实现与所述实施方式1相同的效果。
在本实施方式1中，使用了图4所示的电源分离单元16作为电源分离单元进行了说明，但是，在本发明中，只要是不具备布线连接用电极垫片的单元，无论配置何种结构的电源分离单元，都可以实现与所述实施方式1相同的效果。
在本实施方式1中，对电源分离单元16配置在电极垫片13之间的情况进行了说明，但在本发明中，只要是不具备布线连接用电极垫片的单元即可，无论如何配置在半导体装置的单元中，都可以实现与所述实施方式1相同的效果。
例如，在所述实施方式1中，也可以配置具有不与外部进行布线连接的电极垫片的单元来代替电源分离单元，可以实现与所述实施方式1相同的效果。
实施方式2
图5是有关本发明实施方式2的半导体装置的拐角部的布局模式图。在图中，与图1相同的符号表示相同或相应的部分。
依据本实施方式2的半导体装置是将所述实施方式1中的半导体装置的一个包含位于拐角部的电极垫片13的I/O单元14替换为以彼此相接的方式并列配置的选择性使用的I/O单元14a及I/O单元14b。
该I/O单元14a内的电极垫片13a以及I/O单元14b内的电极垫片13b在与外部进行布线连接时，不是同时与布线相连接，而是仅与其中一方选择性地布线连接。
例如，在性能评价用半导体装置中，设置了具有彼此不同的电流供给能力的2个I/O单元14a及I/O单元14b。通过选择性地与它们进行布线连接以构成半导体装置，能够进行对某一个I/O单元的使用是否适当等评价。此时，由于选择使用的I/O单元14a及I/O单元14b不是同时进行布线连接，在这两者之间不会产生布线连接后的布线接触等问题，所以能够将2个单元配置为彼此相接。即，能够使选择性使用的电极垫片彼此邻接配置。由此，没有必要在I/O单元14a和I/O单元14b之间设置间隔。
如上所述，根据本实施方式2，通过使选择性布线连接使用的多个电极垫片之间邻接配置，能够选择半导体装置的安装方，而且能够使这些电极垫片间的间隔变窄，从而具有能够缩小半导体装置的芯片尺寸的效果。
实施方式3
图6是根据本发明实施方式3的半导体装置的边缘部的布局模式图。在图中，与图1相同的标记表示相同或相应的部分，在半导体衬底50的边缘部的I/O区域11内，以隔开间隔77的方式配列有2个具有WLBI用电极垫片71的WLBI用I/O单元70。在夹持该WOBI用I/O单元70的区域上，配置了与所述实施方式1相同的电源分离单元76。
在WLBI时，需要使用用于施加加速试验用信号的信号施加用探针板，考虑到该探针板结构上的制约，需要满足WLBI用垫片71的布局上的制约。即，2个WLBI用垫片71需要隔开规定间隔来配置，间隔77被设定成满足这样的WLBI用垫片71的制约的值以上。
在本实施方式3中，原本通过有效利用被夹持在已成为未使用区域的WLBI用I/O单元70之间的区域，将电源分离单元76配置在WLBI用I/O单元70之间，能够削减配置在I/O区域上除WLBI用I/O单元70之间的区域以外的区域内的电源分离单元16的数目，提高I/O区域11中的集成电路构成元件的集成度，并可以将半导体衬底10的单边的长度缩短达配置在WLBI用I/O单元70之间的电源分离单元76的宽度。
如上所述，根据本实施方式3，使多个布线连接用电极垫片71相隔间隔77地沿着半导体衬底10的周围配置，并在该电极垫片71之间配置没有布线连接的电源分离单元76，因此得到了能够提高半导体衬底10周围的I/O区域的集成度、缩短半导体衬底10单边的长度，从而缩短芯片尺寸的效果。
在本实施方式3中，对具有2个WLBI用垫片71的情况进行了说明，但是，在本发明中，也可以配列3个以上的多个WLBI用垫片，并在各个垫片之间配置电源分离单元，以实现与实施方式3相同的效果。
实施方式4
图7是本发明实施方式4的半导体装置的边缘部的布局模式图。在图中，与图6相同的标记表示相同或相当的部分。该半导体装置是在所述实施方式3所示的半导体装置内，将配置在2个WLBI用垫片71间的单元设定为具有经布线连接的电极垫片91的I/O单元90。本实施方式4的WLBI用垫片71是在加速试验时与电极接触的垫片，在安装时不接触电极从而未被布线连接。
电极垫片91由于在晶片(wafer)状态下没有被布线连接，因此，即便在邻近WLBI用垫片71配置的情况下，也不会成为WLBI的阻碍，另外，在WLBI用垫片71上，由于不进行布线连接，因此，也不产生相对连接至电极垫片19的布线的布线接触等问题。由此，若是以前那样，通过将配置在除WLBI用I/O单元70之间的区域以外的I/O区域11上的区域内的、需要布线接合的电极垫片91配置在WLBI用I/O单元70之间，能够提高上述I/O区域11中集成电路构成元件的集成度，从而实现与所述实施方式3相同的效果。
在所述实施方式3和实施方式4中，将插入WLBI用垫片之间的单元作为具有电源分离单元和被布线接合的电极垫片的I/O单元，但是，在本发明中，插入到WLBI用垫片之间的单元如果是包含集成电路构成元件的单元，即使是其他单元也可以，能够实现与所述实施方式3和4相同的效果。
实施方式5
图8(a)和(b)是用于说明本发明实施方式5的半导体装置的、半导体装置边缘部的布局图。在图中，与图7相同的标记表示相同或相应的部分。
在图8(a)中，WLBI用垫片71a、71b是与不同电源连接的垫片，WLBI用垫片71a与核心区域12的第1电路块101连接，WLBI用垫片71b与核心区域12的第2电路块102连接。
在图8(b)中，WLBI用垫片71与核心区域12的第1电路块101和第2电路块102连接，并且被布线接合的电极垫片91与核心区域12的第1电路块101和第2电路块102连接。
本发明的实施方式5涉及具有多电源系统的半导体装置的WLBI用垫片的配置。例如，在将模拟电源和地线、以及数字电源和地线作为不同的电源在一个半导体集成电路内使用等情况下，即便将不同电源设为施加同一电压，也会如图8(a)所示，这些电源在半导体集成电路内大多是分离的。
这里，研究在当WLBI时以及实际使用时，应从不同电源施加同一电压的2个WLBI用垫片71a、71b相邻配置的情况下，在核心区域内部能否将同一电源用作第1电路块101及第2电路块102的电源。于是，得到了没有产生噪声影响或容许电流量的问题等研究结果，在判断为能够在核心区域12内部设定同一电源的情况下，第1电路块101、以及第2电路块102与WLBI用垫片71a相连接。之后，将WLBI用垫片71b替换为具有比WLBI用垫片小的电极垫片91的I/O单元90，将电极垫片91连接到第1电路块101和第2电路块102。另外，取消了WLBI用垫片71a和电极垫片91的间隔，并使WLBI用垫片71a和电极垫片91邻近配置。
如上所述，由于将WLBI用垫片71b替换为比该WLBI用垫片小的电极垫片91，能够使半导体衬底一边的长度减小对应于WLBI用垫片71b与布线连接用电极垫片91的尺寸之差的宽度。由于WLBI用垫片和布线连接用电极垫片之间没有WLBI上的制约而不需要分开间隔，因此，如图8(a)所示，在WLBI用垫片彼此相邻配置的情况下，能够消除因WLBI制约而成为需要的间隔77。
如此，根据本实施方式5，通过将WLBI用垫片71a配置为与设计为提供不同电源或信号的第1、第2电路块101、102相连接，并将被布线连接的电极垫片91配置为与该WLBI用垫片71a邻近，因此，削减了用于向第1、第2电路块101、102提供电源或信号的WLBI用垫片71b，从而能够缩短半导体衬底10的单边长度，缩小芯片尺寸，同时，能够削减WLBI用垫片71a和电极垫片91之间的空间，从而得到能够缩短半导体衬底10单边的长度、缩小芯片尺寸的效果。
在本实施方式5中，对使2个电路块与1个WLBI用垫片和1个电极垫片连接的情况进行了说明，但在本发明中，也可以将3个以上的多个电路块连接到1个WLBI用垫片和1个电极垫片上，以实现与所述实施方式5相同的效果。
实施方式6
图9(a)图示了依据本发明实施方式6的半导体装置的结构。在图中，与图8(b)相同的标记表示相同或相当的部分。
如图9(a)所示，在核心区域10中，第1电路块101与测试开始信号生成电路200连接，第2电路块102经由延迟电路210与测试开始信号生成电路200连接。
第1电路块101输入了来自测试开始信号生成电路200的测试开始信号220。第2电路块102输入经延迟电路210延迟后的测试开始信号220。
图9(b)和(c)用于说明图9(a)所示的半导体装置的电路块的、在WLBI时的工作状况。横轴表示时间，纵轴表示消耗电流，实线300表示第1电路块101的时间与消耗电流的关系，虚线310表示第2电路块120的时间与消耗电流的关系。
像上述实施方式5中的半导体装置那样，在将原本被供以不同电源的2个WLBI用垫片分别连接到不同的2个电路块的半导体装置中，如图9(a)所示，被共用化为WLBI用垫片71a，从该共用化的WLBI垫片71a向不同的2个电路即第1电路块101及第2电路块102提供电流。在同时驱动2个电路的情况下，由于电源共用化，所以在WLBI时超过了单一的WLBI垫片71a的容许电流量，从而存在金属熔化等危险。例如，如图9(b)所示，由于第1电路块101和第2电路块102在同一时间带内执行操作而消耗电流，因此，在第1电流块101和第2电流块102工作的时间带内的消耗电流成为第1电路块101和第2电流块102的消耗电流相加后的结果。
为此，在本实施方式6中，设定为使实施方式5中的半导体装置的、在WLBI时作为不同电路块的第1电路块101和第2电路块102针对从WLBI用垫片71a输入的电源或信号进行分时操作，即，将第1电路块101及第2电路块102的工作时间带设为不同。
这里，第1电路块101以及第2电路块102基于来自测试开始信号生成电路200的测试开始信号进行操作。此时，由于第1电路块101直接从测试开始信号生成电路200输入测试开始信号220，而与此相对，第2电路块102则输入经延迟电路210延迟后的测试开始信号220，因此，第2电路迟于第1电路块101执行操作。这样，能够将第1电路块101和第2电路块102在WLBI时的工作时间带控制为不同。
如图9(c)所示，由于使第1电路块101和第2电路块102分时操作，因此，能够减少同时工作的时间、满足容许电流量，从而能够提高可靠性。
如此，根据本实施方式6，在所述实施方式5的半导体装置中，具有：生成用以指示开始第1、第2电路块101、102的加速试验的测试开始信号的测试开始信号生成电路200；以及，延迟所述测试开始信号的延迟电路210。向第1电路块101输入来自所述测试开始信号生成电路200的测试开始信号220，向第2电路块102输入经所述延迟电路210延迟后的测试开始信号220。由于将与1个WLBI用垫片71a连接的第1电路块101、以及第2电路块102的工作时间带设定为不同，因此，使WLBI时流过WLBI垫片71a的电流量满足垫片的容许电流量，从而得到能够防止电源布线断线等半导体装置的破损、进而提高工作可靠性的效果。
在本实施方式6中，对将与1个WLBI用垫片连接的2个电路块的工作时间带设定为不同的情况进行了说明，但在本发明中，也可以将与1个WLBI用垫片连接的3个以上的多个电路块的工作时间带设定为不同，以实现与所述实施方式5相同的效果。
实施方式7
图10是用于说明依据本发明实施方式7的半导体装置的、半导体装置拐角部以及边缘部的布局模式图。在图中，与图1和图6相同的标记表示相同或相应的部分。
本实施方式7的半导体装置在I/O区域11内具有多个WLBI用垫片71、以及多个被布线接合的电极垫片13，并且将WLBI用垫片71配置在比电极垫片13更靠近拐角部的位置上。
需要布线接合的多个电极垫片13如前所述，在由于布线接合的制约而相邻配置在拐角部附近的情况下，相邻的多个电极垫片13相互之间需要间隔配置，但在配置在拐角部附近以外的区域的情况下，也可以不相隔相邻电极垫片13之间的间隔来配置。因此，从减小芯片尺寸的观点来看，还是将需要布线接合的多个电极垫片13配置在拐角部以外的区域更为有利。
另一方面，不论是拐角部附近还是其他区域，多个WLBI用垫片71之间都必须空开间隔来配置，但是该间隔是由探针板等的制约决定的，无论是在拐角附近还是在其它区域都不会有很大差异。
为此，通过将间隔不随配置场所的不同而不同的多个WLBI用垫片71配置在靠近拐角部的区域，而在拐角附近，将间隔变宽的多个电极垫片13与拐角部相分离地配置，从而使相邻电极垫片13之间没有必要空开间隔，从而能够使半导体衬底10单边的长度缩短达在配置在拐角附近时所需的、相邻电极垫片之间的间隔。
如此，根据本实施方式7，通过在I/O区域11内具备多个WLBI用垫片71、以及多个被布线接合的电极垫片13，并且将WLBI用垫片71配置在靠近拐角部的位置上，将电极垫片13配置在离开拐角部的位置上，能够得到缩小半导体衬底10单边的长度、从而缩小芯片尺寸的效果。
产业上的可实用性
本发明作为具有集成电路的半导体装置是有用的，特别是，作为具有使用微细工艺制造的集成度高的集成电路的半导体装置是有用的。

Claims (7)

1.一种在半导体衬底上具有集成电路的半导体装置，其特征在于：
多个布线连接用电极垫片沿着半导体衬底拐角附近的周围、彼此相隔规定间隔地配置；和
在该多个布线连接用电极垫片中的各个布线连接用电极垫片之间配置有未布线连接的集成电路构成元件。
2.如权利要求1所述的半导体装置，其特征在于，
邻近于所述多个布线连接用电极垫片中的1个布线连接用电极垫片地配置有与该布线连接用电极垫片选择性布线连接的电极垫片。
3.一种在半导体衬底上具有集成电路的半导体装置，其特征在于：
多个加速试验用电极垫片沿着半导体衬底的周围、彼此相隔规定间隔地配置；和
在所述多个加速试验用电极垫片中的各个加速试验用电极垫片之间配置有集成电路构成元件。
4.如权利要求3所述的半导体装置，其特征在于，
配置在所述多个加速试验用电极垫片中的各个加速试验用电极垫片之间的集成电路构成元件是布线连接用电极垫片。
5.一种在半导体衬底上具有集成电路的半导体装置，其特征在于：
沿着半导体衬底的周围配置1个加速试验用电极垫片，以与集成电路内的、设计为被供以不同电源或信号的多个电路连接；和
沿着半导体衬底的周围，以与所述1个加速试验用电极垫片邻近的方式配置1个与所述多个电路连接的布线连接用电极垫片。
6.如权利要求5所述的半导体装置，其特征在于，具有：
测试开始信号生成电路，产生用以指示开始针对所述多个电路的加速试验的测试开始信号；以及，
延迟电路，延迟所生成的测试开始信号，
其中，在所述多个电路中设置了：第1电路，输入来自所述测试开始信号生成电路的测试开始信号；以及，第2电路，输入经所述延迟电路延迟后的测试开始信号，
所述第1电路和第2电路在加速试验时动作的时间带彼此不同。
7.一种在半导体衬底上具有集成电路的半导体装置，其特征在于：
多个布线连接用电极垫片沿着半导体衬底的周围、相互邻近地配置在离开半导体衬底拐角部的位置上；和
多个加速试验用电极垫片沿着半导体拐角附近的周围、彼此相隔规定间隔地配置。
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