CN102404002B - 半导体集成电路装置 - Google Patents
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Abstract
本发明提供了一种半导体集成电路装置,其包括:电路模块,形成在半导体衬底上;导电图案,形成在所述电路模块的要被保护的部分的上层中;振荡电路,与所述导电图案连接,并且被配置为以由所述导电图案的电路常数确定的振荡频率振荡;以及检测电路,被配置为确定预设范围是否包括所述振荡电路的所述振荡频率。
Description
技术领域
本发明涉及半导体集成电路装置。
背景技术
已经出现了保护安装在用于保持诸如个人信息之类的要求高安全性的数据的半导体集成电路装置上的电路以防止物理的改变和分析的要求。在日本专利公开No.2006-012159中描述的半导体集成电路装置中,布线线路被形成在要保护的电路上。在检测到该布线线路的电压的变化时,半导体集成电路装置的检测电路确定该布线线路已经被改变(alter)。然而,聚焦离子束(FIB)设备近来已经变得可用。在使用FIB设备时,可以通过从半导体集成电路装置的正面发射离子束来切断布线线路,并且沉积布线金属。因此,即使在使用在日本专利公开No.2006-012159中描述的技术来保护电路时,如果FIB设备被用来沉积布线金属从而绕过(bypass)要被分析的部分并且施加预定的电压,则也有可能导致识别错误,也就是说,有可能导致检测电路的确定操作检测到正常状态而不是异常状态。
发明内容
上述的在要被保护的电路模块上形成导电图案并且检测该导电图案的电位变化的方法不能准确地检测到导电图案的改变。因此,本发明的一个方面提供了用于提高对形成在要被保护的电路模块上的导电图案的改变的检测的精确度的技术。
本发明的一个方面提供了一种半导体集成电路装置,其包括:电路模块,形成在半导体衬底上;导电图案,形成在所述电路模块的要被保护的部分的上层中;振荡电路,与所述导电图案连接,并且被配置为以由所述导电图案的电路常数确定的振荡频率振荡;以及检测电路,被配置为确定预设范围是否包括所述振荡电路的所述振荡频率。
从以下示例性实施例的描述(参考附图)中本发明更多的特征将变得清晰。
附图说明
被加入且构成说明书一部分的附图示出了本发明的实施例,并且与描述一起用来说明本发明的原理。
图1是用于说明本发明的实施例的半导体集成电路装置的布置的示例的视图;
图2是用于说明本发明的实施例的检测电路的详细配置的示例的视图;
图3A和图3B是用于说明本发明的实施例的振荡电路的详细配置的示例的视图;
图4是用于说明本发明的实施例的计数器电路的时序图的示例的视图;
图5是用于说明本发明的实施例的比较电路的电路配置的示例的视图;
图6A~6F是用于说明本发明的实施例的导电图案105的形状的变型的视图;
图7是用于说明本发明的实施例的检测电路的详细配置的示例的视图;
图8是用于说明本发明的实施例的半导体集成电路装置的布置的另一示例的视图;以及
图9是用于说明根据本发明实施例的检测电路104被分散的示例的视图。
具体实施方式
下面将参考附图说明本发明的实施例。现在将参考图1说明根据本发明实施例的半导体集成电路装置100的配置示例。半导体集成电路装置100可以包括形成在半导体衬底101上方的存储电路102、控制电路103、处理电路108以及检测电路104。存储电路102可以包括非易失性存储器和易失性存储器中的至少一种,并且保持数据。控制电路103是例如CMOS逻辑电路,并且可以控制处理电路108对保持在存储电路102中的数据的访问。即,控制电路103可以控制通过处理电路108向存储电路102写入数据,并且通过处理电路108从存储电路102中读取数据。处理电路108可以处理保持在存储电路102中的数据,并且向例如输出装置输出产生的数据。存储电路102、控制电路103和处理电路108可以形成电路模块106。电路模块106可以经由端子107与外部装置连接。
导电图案105被形成在电路模块106上。在图1所示出的示例中,导电图案105由一条弯曲的导电线形成,并且蜿蜒从而覆盖存储电路102、控制电路103和检测电路104的所有表面。导电图案105不必被形成在所有电路上,并且需要至少被形成在要被保护的部分上方。例如,导电图案105可以被形成在电路模块106的一部分上。即,导电图案105可以被形成在存储电路102、控制电路103和处理电路108中的仅仅一个上。导电图案105还可以被密集地形成,从而防止从导电图案105上面分析要被保护的电路。为了增大在导电图案105被改变前后电路常数的变化,还可以通过半导体集成电路装置100的制造工艺的关键尺寸(critical dimension)来形成导电图案105。在本实施例中,“在电路模块106上方”意指在基于半导体衬底101的形成电路模块106的层之上的任何层。此外,导电图案105可以被绝缘体包围。该绝缘体可以由例如作为半导体装置的层间电介质膜的硅氧化物膜形成。
检测电路104与导电图案105连接,并且可以检测到导电图案105已经被改变。导电图案105的改变的一个示例是导电图案105的去除或者诸如切断或再连接之类的图案变化。稍后将描述在检测电路104与导电图案105之间的连接和检测电路104的详细配置。检测电路104和控制电路103通过例如布线线路和引线接合来连接,并且检测电路104可以向控制电路103输出检测结果。如果检测电路104检测到导电图案105已经被改变,则控制电路103可以防止处理电路108使用保持在存储电路102中的数据。例如,为了防止使用数据,控制电路103可以禁止处理电路108访问存储电路102,或者使保持在存储电路102中的数据复位。在此提到的数据复位是改变存储电路102的状态以使得没有数据被保持在存储电路102中的操作。示例是数据擦除和随机数据重写。在存储电路102包括易失性存储器时,控制电路103可以通过停止向存储电路102供电来使数据复位。
接下来,将参考图2说明检测电路104的详细配置的示例。检测电路104可以包括振荡电路210和确定电路220。确定电路220可以包括计数器电路221和比较电路222。振荡电路210与导电图案105连接,并且以由导电图案105的电路常数确定的振荡频率振荡。导电图案105的电路常数包括导电图案105的寄生电阻值和寄生电容值。将从振荡电路210输出的信号Sf供应给计数器电路221。还将控制信号Sa供应给计数器电路221,并且在控制信号Sa为高的同时计数器电路221计数振荡频率。由计数器电路221获得的计数值Sb被供应给比较电路222。还将确定值Sc供应给比较电路222,并且比较电路222可以确定由确定值Sc限定的范围是否包括计数值Sb。通常,在确定电路220中的比较电路222至少被配置为确定预设范围是否包括振荡电路210的振荡频率。检测电路220还可以被配置为如果预设范围不包括振荡频率则检测到导电图案105已经被改变。可以预设确定值Sc和控制信号Sa的脉冲宽度。例如,这些值可以在制造半导体集成电路装置100时被设定并且保持在检测电路104中,并且还可以在半导体集成电路装置100被发货之后用户开始使用半导体集成电路装置100时被设定。在用户自由地设定确定值Sc和控制信号Sa的脉冲宽度时,用户可以将这些值的参考信息保持在存储电路102中,并且控制电路103可以基于该信息来产生确定值Sc和控制信号Sa的脉冲宽度。存储电路102的非易失性存储器也可以保持确定值Sc和控制信号Sa的脉冲宽度。在该情况下,如果导电图案105被改变,则不能再使用确定值Sc和控制信号Sa的脉冲宽度。然而,由于用户或许抛弃其中导电图案105被改变的半导体集成电路装置100,因此仍然可以将这些值保持在存储电路102中。
以下布置可以作为检测电路104的另一配置示例。具有与导电图案105的电路常数相等的电路常数的有源元件被形成在半导体衬底上,并且与另一振荡电路(第二振荡电路)连接,该另一振荡电路被形成为具有与连接到导电图案105的振荡电路210(第一振荡电路)相同的布置。从振荡电路210输出的信号Sf和从第二振荡电路输出的信号经由“与”(AND)电路被输入到计数器电路221,并且从计数器电路221输出的信号Sb被输入到比较电路222。然而,在该布置中,如果从振荡电路210输出的信号Sf的频率和从第二振荡电路输出的信号的频率稍有不同,则可能从“与”电路输出毛刺(glitch)或者短脉冲信号作为输出信号,并且计数器电路221的操作可能变得不稳定。
如果确定值Sc的范围包括计数值Sb,则检测电路104检测到导电图案105没有被改变,并且向控制电路103输出检测结果。如果确定值Sc的范围不包括计数值Sb,则检测电路104检测到导电图案105已经被改变,并且向控制电路103输出检测结果。
下面将参考图3A和图3B来说明振荡电路210的详细配置的两个示例。图3A和图3B都示出了其中振荡电路包括环形振荡器电路的配置,并且彼此不同之处在于在振荡电路与导电图案105之间的连接。图3A和图3B所示出的导电图案105的点A和B分别与图1所示出的导电图案105的点A和B对应。
图3A所示出的振荡电路310包括环形振荡器电路311,在该环形振荡器电路311中以环形形式连接多个并且奇数个(例如,三个)反相器电路。在形成环形振荡器电路311的反相器电路中,第一反相器电路(在图3A的左边)的输入端子与导电图案105的点A(第一部分)连接。此外,导电图案105的点B(第二部分)与基准电位线(例如,GND)连接。在该布置中,导电图案105的电阻成分和电容成分可以被认为是它们被并联地连接在点A与B之间。在形成环形振荡器电路311的反相器电路中,最后的反相器电路(在图3A的右边)的输出端子经由反相器电路与确定电路220连接。
图3B所示出的振荡电路320包括环形振荡器电路321,在该环形振荡器电路321中经由导电图案105以环形形式连接多个奇数个(例如,三个)反相器电路。在形成环形振荡器电路321的反相器电路中,第一反相器电路(在图3B的左边)的输入端子与导电图案105的点B(第二部分)连接。此外,在形成环形振荡器电路321的反相器电路中,最后的反相器电路(在图3B的右边)的输出端子与导电图案105的点A(第一部分)连接。在该布置中,导电图案105的电阻成分可以被认为是被连接在点A与B之间,而电容成分可以被认为是被连接在基准电位线与点A和B之间。在形成环形振荡器电路321的反相器电路中,最后的反相器电路(在图3B的右边)的输出端子经由反相器电路与确定电路220连接。
无论振荡电路210是具有图3A所示出的配置还是具有图3B所示出的配置,导电图案105的电路常数都确定振荡频率。因此,如果导电图案105被改变,则振荡电路210的振荡频率变化。例如,如果导电图案105被去除或者切断,则图3A所示出的振荡电路310的振荡频率增大。此外,如果导电图案105被去除或者切断,则图3B所示出的振荡电路320停止工作,因为环形振荡器电路321的环路被切断。因此,振荡频率变为零。振荡电路210不限于使用环形振荡器电路的电路,并且还可以是使用施密特触发器电路的电路或者使用多谐振荡器(multi-vibrator)电路的电路。
下面将参考图4说明计数器电路221的时序图的示例。图4示出了计数器电路221的四位(bit)操作来作为示例。如先前描述的,来自振荡电路210的信号Sf和控制信号Sa被供应给计数器电路221。基于这些信号,计数器电路221计数在控制信号Sa为高的同时信号Sf从低变到高的次数。结果,输出计数值Sb。在图4所示出的示例中,计数值Sb被输出为四位信号Sb0~Sb3。Sb0表示计数值Sb的最低有效位,并且Sb3表示计数值Sb的最高有效位。虽然未示出,但是在计数完成之后,也就是说,在控制信号Sa变为低之后,信号Sb0~Sb3被复位到低。
下面将参考图5说明比较电路222的电路配置的示例。上述的计数值Sb0~Sb3以及形成确定值Sc的位Sc2和Sc3被供应给比较电路222。在图5所示出的示例中,比较电路222通过将计数值Sb的高位的两位与确定值Sc进行比较来确定由确定值Sc限定的范围是否包括计数。Sb3和Sc3都被供应给“与”电路501,并且来自“与”电路501的输出被输入到“与”电路502。这类似地适用于Sb2和Sc2。Sb1和Sb0被丢弃。来自“与”电路502的输出作为检测结果被输入到控制电路103。
如果Sb3和Sc3匹配并且Sb2和Sc2匹配,则来自“与”电路502的输出变为高。这表示检测电路104检测到导电图案105没有被改变。如果这些对中的至少一对的值不匹配,则来自“与”电路502的输出变为低。这表示检测电路104检测到导电图案105已经被改变。可以通过增加或者减少计数值Sb的比较目标位的数量来增加或者减少包括在由确定值Sc限定的范围内的值的数量。例如,为了确定计数值Sb是否被包括在具有四个值的范围内,仅仅需要将计数值Sb的除低位的两位之外的位与确定值Sc进行比较。为了确定计数值Sb是否被包括在具有一个值的范围内,也就是说,计数值Sb是否匹配预定值,将计数值Sb的所有位与确定值Sb进行比较。形成确定值Sc的位的数量取决于计数值Sb的比较目标位的数量。
在上述检测电路104中,控制信号Sa被供应给计数器电路221。作为替代,控制信号Sa可以被供应给振荡电路210。例如,还可以用一个“与非”(NAND)电路来代替形成环形振荡器电路的多个反相器电路中的一个反相器电路,并且将控制信号Sa供应给该“与非”电路。在该情况下,环形振荡器电路在控制信号Sa为低时不振荡,并且在控制信号Sa为高时振荡。
如上所述,通过在振荡电路210中使用环形振荡器电路、并且在确定电路220中使用计数器电路221和由“与”电路形成的比较电路222,检测电路104可以仅仅由逻辑电路形成。通过将这些逻辑电路分开布置在半导体衬底101上,可以使得更难以分析电路配置。
图9示出了在其中检测电路104被分开的示例。在半导体衬底101上,检测电路104被分成例如十个电路模块104a~104j,并且它们被分散在控制电路103和处理电路108的模块中。电路模块104a~104j中的一些可以或者可以不被布置在存储电路102的模块中。由于控制电路103和处理电路108是所谓的逻辑电路,因此它们在一定程度上被随机地布置在半导体衬底101上。因此,在检测电路104被分散在这些区域中时,通过观察逻辑电路的配置来指定检测电路104的风险低。然而,在存储电路102中,在很多情况下形成存储器的各个位以阵列形式有规则地布置。如果将检测电路104分散在其中位如这样被有规则地布置的存储电路102中,则存储电路102的布置的规则性被扰乱,并且存在通过观察规则性的扰乱来指定检测电路104的风险。因此,检测电路104可以不被布置在存储电路102中,而是被布置在布置有控制电路103和处理电路108的区域中。在该实施例中,检测电路104被布置在控制电路103和处理电路108两者中。然而,检测电路104还可以被布置在控制电路103和处理电路108中的一个中。此外,如果存在其它逻辑电路部分,则检测电路104可以被布置在该部分中。
接下来,下面将参考图6A~6F说明导电图案105的形状的变型。下面要说明的所有导电图案可以由制造半导体集成电路装置100的半导体工艺的关键尺寸形成。此外,每个导电图案的点A和B分别与图1示出的导电图案105的点A和B对应。
图6A所示出的导电图案610具有其中多个矩形图案通过比该矩形图案更细的导电线来连接的形状。导电图案610可以在抑制寄生电阻增大的同时增大寄生电容。多个矩形图案可以具有不同的尺寸。图6B所示出的导电图案620具有从位于外周边中的点A朝向中心部分螺旋地延伸、并且随后从中心部分朝向位于外周边中的点B螺旋地延伸的图案。图6C所示出的导电图案630具有梳状的图案。图6D所示出的导电图案640具有其中一条导电线蜿蜒的图案。点A位于该导电线的中心附近,并且点B位于两个端部中的每个端部处。图6E所示出的导电图案650具有梳状并且与具有另一梳状的导电图案651啮合(mesh)。导电图案651的点C与基准电位线(例如,GND)连接。该布置可以增大导电图案650的寄生电容。图6F所示出的导电图案660具有其中一条导电线蜿蜒的图案,并且导电图案661和662与导电图案660平行地布置。导电图案661的点C和导电图案662的点D连接到基准电位线(例如,GND)。该布置可以增大导电图案650的寄生电容。
在图1所示出的示例中,说明了其中一个导电图案105被形成在电路模块106上方的布置。然而,形成在电路模块106上的导电图案还可以被分成多个部分。下面将参考图7说明包括多个导电图案的布置的示例。参考图7,四个导电图案702a、702b、702c和702d分别被形成在半导体衬底700上的不同的区域701a、701b、701c和701d上。导电图案702a~702d中的每一个与参考图1说明的导电图案105对应,并且参考图6A~6F说明的变型是可适用的。导电图案702a、702b、702c和702d分别连接到检测电路703a、703b、703c和703d。检测电路703a~703d中的每一个与上述检测电路104对应。导电图案702a~702d可以具有不同的电路常数。导电图案702a~702d可以部分地或者完全地彼此交迭。这可以使得导电图案702a~702d在其上彼此交迭的电路模块的分析更困难。
在上述示例中,说明了其中通过在电路模块106上方形成导电图案105而使得形成在半导体衬底101上的电路模块106的分析困难的布置。然而,在通过将半导体衬底101安装在安装板上来制造半导体集成电路装置时,可以从半导体衬底101的背面来分析电路模块106。可以通过使用诸如LVP(激光电压探测)方法或背面发射式显微镜之类的近来的分析技术来从半导体衬底101的背表面确认晶体管的工作状态。因此,在要参考图8说明的本发明的另一实施例中,导电图案还保护半导体衬底101的背表面。
通过将半导体衬底101安装在安装板801上来制造图8所示出的半导体集成电路装置800。导电图案803被形成在其上要安装半导体衬底101的安装板801的区域802上方。导电图案803可以如图8所示地被形成在区域802的整个表面上,并且还可以被形成在区域802的至少一部分上。在导电图案803被形成在区域802的仅仅一部分上时,该部分的安全性提高。导电图案803的布置与导电图案105的布置相同,并且将省略重复的说明。导电图案803可以连接到在半导体衬底101上形成的检测电路804。因此,振荡电路210以由导电图案105的电路常数和导电图案803的电路常数确定的振荡频率来振荡。因此,如果导电图案105和803中的至少一个被改变,则振荡电路210的振荡频率变化,并且检测电路104可以检测到该改变。
此外,半导体衬底101被安装在安装板801上,使得半导体衬底101的背表面面向区域802。这使得可以通过导电图案105保护半导体衬底101的正面,并且通过导电图案803保护半导体衬底101的背面。导电图案105和803可以连接到不同的检测电路。在该情况下,来自这些检测电路的输出被输入到控制电路103。如果至少一个检测电路输出表示检测到改变的信号,则控制电路103可以使得存储在存储电路102中的数据不可用。要连接到导电图案803的检测电路可以位于半导体衬底101上,并且还可以位于安装板801上。另外,在本实施例中,导电图案803可以被形成在安装板801的表面上,并且还可以被形成在多层电路板的夹层中。
在如上所述的本发明的各个实施例中,可以检测到形成在电路模块上的导电图案已经被改变。为了分析电路模块,导电图案必须被改变。然而,即使在使用诸如FIB设备之类的处理设备时,也很难在维持其电路常数的同时改变导电图案。因此,本发明检测由导电图案的电路常数确定的振荡频率的变化。这使得可以更准确地检测导电图案的改变,并且因此提高保持在半导体集成电路装置中的数据的安全性。
虽然已经参考示例性实施例描述了本发明,但是应当理解,本发明不限于所公开的示例性实施例。以下权利要求的范围将被给予最宽的解释从而包括所有这样的修改、等同的结构与功能。
Claims (8)
1.一种半导体集成电路装置,包括:
电路模块,形成在半导体衬底上;
导电图案,覆盖所述电路模块的要被保护的部分;
振荡电路,与所述导电图案连接,并且被配置为以由所述导电图案的电路常数确定的振荡频率振荡;以及
检测电路,形成在所述半导体衬底上,被配置为确定预设范围是否包括所述振荡电路的所述振荡频率,并被配置为在确定所述预设范围不包括所述振荡频率的情况下则检测到所述导电图案已经被改变。
2.根据权利要求1所述的半导体集成电路装置,其中
所述电路模块包括:
存储电路,被配置为保持数据;以及
控制电路,被配置为控制对保持在所述存储电路中的数据的访问,以及
所述控制电路还被配置为如果检测到所述导电图案已经被改变则执行使保持在所述存储电路中的数据复位的操作和禁止访问保持在所述存储电路中的数据的操作中的一个操作。
3.根据权利要求1所述的半导体集成电路装置,其中所述检测电路包括对所述振荡电路的振荡频率计数的计数器电路。
4.根据权利要求1所述的半导体集成电路装置,其中
所述振荡电路包括以环形形式连接多个奇数个的反相器电路的环形振荡器电路,
所述导电图案的第一部分与所述环形振荡器电路连接,以及
所述导电图案的第二部分与基准电位线连接。
5.根据权利要求1所述的半导体集成电路装置,其中所述振荡电路包括经由所述导电图案以环形形式连接多个奇数个的反相器电路的环形振荡器电路。
6.根据权利要求1所述的半导体集成电路装置,其中所述电路常数包括所述导电图案的寄生电阻和寄生电容。
7.根据权利要求1所述的半导体集成电路装置,还包括多对导电图案和振荡电路,
其中多个导电图案被布置在所述电路模块上方。
8.根据权利要求1所述的半导体集成电路装置,其中所述检测电路被分成多个电路,并且所述多个电路被分散在所述电路模块中。
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---|---|---|---|---|
US10140570B2 (en) * | 2015-08-18 | 2018-11-27 | William P Gulas | Microprocessor-controlled tamper detection system |
US9959496B2 (en) * | 2015-08-18 | 2018-05-01 | Franklin J. Camper | Microprocessor-controlled tamper detection system |
CN108701193B (zh) * | 2016-02-12 | 2022-08-30 | 汉阳大学校产学协力团 | 安全半导体芯片及其工作方法 |
FR3057088A1 (fr) | 2016-09-30 | 2018-04-06 | Stmicroelectronics (Rousset) Sas | Detecteur laser picosecondes |
EP3704609A1 (en) * | 2017-11-02 | 2020-09-09 | Raytheon Company | Multi-ghz guard sensor for detecting physical or electromagnetic intrusions of a guarded region |
WO2020069541A1 (de) * | 2018-10-04 | 2020-04-09 | Riddle & Code Gmbh | Elektronische markierung |
KR20210097259A (ko) * | 2020-01-29 | 2021-08-09 | 삼성전자주식회사 | 반도체 장치의 테스트 방법 |
TWI755771B (zh) * | 2020-06-24 | 2022-02-21 | 新唐科技股份有限公司 | 處理電路及處理方法 |
USD1003738S1 (en) * | 2021-02-26 | 2023-11-07 | Zhejiang Orient Gene Biotech Co., LTD | Calibrator device |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1256565A (zh) * | 1998-12-04 | 2000-06-14 | 富士通株式会社 | 半导体集成电路 |
US7489204B2 (en) * | 2005-06-30 | 2009-02-10 | International Business Machines Corporation | Method and structure for chip-level testing of wire delay independent of silicon delay |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR940009250B1 (ko) * | 1991-12-18 | 1994-10-01 | 삼성전자 주식회사 | 복수개의 동작전압에 대응하는 리프레쉬 타이머 |
EP0558879B1 (en) * | 1992-03-04 | 1997-05-14 | Astra Aktiebolag | Disposable inhaler |
JPH08115267A (ja) | 1994-10-19 | 1996-05-07 | Tech Res & Dev Inst Of Japan Def Agency | 情報秘匿機構 |
WO1997004376A1 (en) * | 1995-07-20 | 1997-02-06 | Dallas Semiconductor Corporation | Secure module with microprocessor and co-processor |
US5815043A (en) * | 1997-02-13 | 1998-09-29 | Apple Computer, Inc. | Frequency controlled ring oscillator having by passable stages |
JPH10270644A (ja) * | 1997-03-21 | 1998-10-09 | Nec Corp | 半導体集積回路装置 |
DE10101330A1 (de) * | 2001-01-13 | 2002-07-18 | Philips Corp Intellectual Pty | Elektrische oder elektronische Schaltungsanordnung und Verfahren zum Schützen der selben von Manipulation und/oder Missbrauch |
US20040212017A1 (en) | 2001-08-07 | 2004-10-28 | Hirotaka Mizuno | Semiconductor device and ic card |
JP4275110B2 (ja) * | 2001-08-07 | 2009-06-10 | 株式会社ルネサステクノロジ | 半導体装置およびicカード |
US7525330B2 (en) | 2001-11-28 | 2009-04-28 | Nxp, B.V. | Semiconductor device, card, system, and methods of initializing and checking the authenticity and the identity of the semiconductor device |
JP3592316B2 (ja) * | 2002-06-21 | 2004-11-24 | 株式会社半導体理工学研究センター | 半導体特性評価装置 |
JP4748929B2 (ja) * | 2003-08-28 | 2011-08-17 | パナソニック株式会社 | 保護回路および半導体装置 |
US7986193B2 (en) * | 2007-01-03 | 2011-07-26 | Apple Inc. | Noise reduction within an electronic device using automatic frequency modulation |
JP2009277085A (ja) * | 2008-05-15 | 2009-11-26 | Nippon Telegr & Teleph Corp <Ntt> | 情報削除機能付きlsi |
-
2011
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1256565A (zh) * | 1998-12-04 | 2000-06-14 | 富士通株式会社 | 半导体集成电路 |
US7489204B2 (en) * | 2005-06-30 | 2009-02-10 | International Business Machines Corporation | Method and structure for chip-level testing of wire delay independent of silicon delay |
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