JP2000269431A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 ICカードの普及に伴い、チップの薄型加工が
要求され、それと共にチップ割れによる回路の誤動作が
問題になってきている。このチップの割れを回路的に検
出し、回路の動作を完全に停止させることが必要にな
る。 【解決手段】 チップの割れを検出したい箇所の外周に
抵抗を配置し、この抵抗が割れた時の抵抗値の変化を検
出する。この抵抗値の変化を利用し、ローパスフィルタ
回路の周波数特性を変化させ、内部信号の伝搬特性を変
えることで、回路の誤動作を防ぐことを可能にする。 【効果】 チップ割れを検出し回路の誤動作を防ぐこと
が可能になると共に、システムのセキュリティ性を向上
することが可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関するものである。特に半導体集積回路素子（ICチ
ップ）が割れた場合に該装置が誤動作しない技術に関す
るものである。

【０００２】

【従来の技術】近年、半導体集積回路装置を搭載した、
いわゆるICカードが普及しつつある。従来のICカード
は、リーダ・ライタと該半導体集積回路装置の間で情報
の交換を行い、現在磁気カードで行われている様々な機
能を実現する。

【０００３】ICカードはその加工において、カード自体
を厚くしチップに応力がかからないようにしたり、チッ
プ自体に応力がかからないカード構造にしたり、チップ
に補強用の板を付けるなどの手段を採ることでチップが
割れないように保護されているものがある。

【０００４】

【発明が解決しようとする課題】ICカードの普及に伴
い、ICカードの薄型化に対する要求が強くなってきてい
る。しかし、薄型化によりICチップも薄型化が要求さ
れ、チップ自体は衝撃に弱くなり、チップ割れを起こし
やすくなっている。チップが割れても回路全体が機能し
なくなるのであれば問題はない。しかし、動作する回路
と動作しない回路が混在してしまうことでLSIが誤動作
するという問題があった。

【０００５】したがって、本発明の目的は、チップ割れ
があっても誤動作しない半導体集積回路装置を提供する
ことにある。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、チップの割れを回路的に検出し、回路
の動作を停止させ誤動作を防ぐ。

【０００７】チップ割れを回路的に検出する手段として
チップ割れを検出したい箇所の外周に抵抗を配置する。
配置された抵抗R01はチップが割れることによって、そ
の切断箇所の抵抗値は高くなり、抵抗R01としての抵抗
値も高くなる。該抵抗R01を構成要素としたフィルタ回
路を設け、チップが割れたことによる該抵抗R01の抵抗
値の変化で該フィルタ回路の周波数特性を変化させ、例
えばクロック信号などの内部信号の伝搬特性を変えるこ
とで、全ての回路の動作を止め、回路の誤動作を防ぐこ
とを可能にする。

【０００８】

【発明の実施の形態】図２に示すようにチップ割れ検出
回路用の抵抗はチップ割れを検出したい箇所のｙ軸方向
及びｘ軸方向の少なくとも１辺ずつに抵抗R01を配置す
る。チップが外部からの衝撃を受けた場合、抵抗R01は
チップが割れることにより、その切断箇所の抵抗値は高
くなる。したがって、抵抗R01としての抵抗値も高くな
る。このようにチップが割れたことによる抵抗R01の抵
抗値の変化を利用し、回路の誤動作を防ぐ。

【０００９】本発明のチップ割れ検出回路を図１に示
す。

【００１０】これは、前述のチップ割れを検出したい箇
所の外周の少なくとも２辺に１つ以上に設置された抵抗
を構成要素とした周波数特性を持つチップ割れ検出部と
電位変化を検出する検出回路を接続した回路である。該
チップ割れ検出部F1は周波数特性を持つ回路であり、チ
ップ割れによって該抵抗R01の抵抗値が変化すること
で、該チップ割れ検出部の周波数特性が変化する回路で
ある。これにより、チップが割れたときは、該チップ割
れ検出部が入力信号S1の周波数成分を変えるので、該検
出回路には入力信号S1とは異なった信号が入力されるた
め、出力信号S2はチップが割れていないときと異なった
信号になる。

【００１１】上記の抵抗R01を利用したチップ割れ検出
回路の実施例の基本構成を図３に示す。これは、抵抗R0
1と容量C01を入力端子S1とグランドの間に直列接続し、
その接続点N1を検出回路G1の入力端子に接続した構成で
ある。この回路は、上記の周波数特性の変化を利用し
て、チップが割れた時は、クロック信号などの内部信号
を止めることで、回路の誤動作を防ごうというものであ
る。容量C01は素子を付加するという方法だけでなく、
寄生容量によっても形成することが考えられる。

【００１２】この回路において、チップが割れ該抵抗R0
1の抵抗値が変化した場合、図４に示すように該回路の
周波数特性が変化する。このとき、チップ割れ検出前の
周波数特性G1と、検出後の周波数特性G2を入力信号S1の
周波数f1を跨ぐように該抵抗R01と該容量C01を設定する
ことで、チップ割れ検出前・検出後の該入力信号S1に対
する利得がA1からA2に変化する。チップの割れを検出し
た場合・検出した場合の各部信号波形を図５(a)(b)に示
す。チップの割れを検出しない場合は、時間taだけ遅延
するが、出力信号S2＝入力信号S1である。しかし、チッ
プの割れを検出した場合は遅延時間tbが大きくなり、入
力信号が検出回路の検出レベルVrefに達しなくなるので
出力信号S2＝"H"となり、該回路の後段回路には該信号S
1が入力されなくなる。

【００１３】上記のような周波数特性を利用した回路構
成にすることで、チップが割れた時はクロック信号等の
内部信号を止め、全ての回路動作を止めることができ
る。

【００１４】該検出回路は、いわゆるローパスフィルタ
回路であり、他のローパスフィルタ回路の抵抗値の変化
によっても同様の効果が得られる。また、このローパス
フィルタ回路はハイパスフィルタ回路やバンドパスフィ
ルタ回路としても同様の効果を得ることができる。その
際には、容量C01に変えて、インダクタンス、又は容量C
01とインダクタンスの組合せを用いればよい。周波数に
対してインピーダンスが変化する素子と抵抗を組み合わ
せることにより本発明を実現することができる。

【００１５】

【発明の効果】以上説明した如く、本発明によれば、チ
ップ割れによる抵抗の変化を検出することでチップ割れ
が生じたか否かの検出ができ、これらによる回路の誤動
作を防ぎ、システムのセキュリティ性を向上させること
が可能になる。

【００１６】

【図面の簡単な説明】

【図１】チップ割れ検出回路の基本構成。

【図２】チップ割れ検出用抵抗の配置。

【図３】本願発明の実施例。

【図４】周波数特性の変化。

【図５】図１の各部信号波形。

【符号の説明】

R01……… 抵抗 C01……… 容量 VDD……… 電源電圧 Vref …… 検出レベル G1 ……… 検出回路 Inv1 …… インバータ G1,G2…… 周波数特性 A1,A2…… 利得 S1,S2…… 内部信号。

Claims (7)

【特許請求の範囲】
1. 【請求項１】抵抗と第１素子を有する第１回路と、 上記第１回路内の電位変化を検出する第２回路とを具備
   し、 上記抵抗はチップ割れを検出したい箇所の外周の一部に
   設置され、かつチップ割れにより抵抗値が変化し、 上記第１素子は周波数に対してインピーダンスが変化す
   る素子であり、 上記第１回路と第２回路は同一シリコンウェハチップ上
   に形成されることを特徴とする半導体集積回路装置。
2. 【請求項２】上記第１素子は容量若しくはインダクタン
   スで有ることを特徴とする請求項１に記載の半導体集積
   回路装置。
3. 【請求項３】抵抗と容量を具備する第１回路と、 上記抵抗と容量の接続点と、その入力が接続された第２
   回路を具備し、 上記抵抗と容量は上記第１回路の入力信号を受ける第１
   電位点と第２電位点の間に直列に接続し、 上記抵抗はチップ割れを検出したい箇所の外周の一部に
   設置され、 該抵抗の抵抗値がチップ割れに伴い高くなったときに該
   第２回路が上記入力信号を通さず、 上記第１と第２回路は同一シリコンウェハチップ上に形
   成されることを特徴とする半導体集積回路装置。
4. 【請求項４】上記抵抗は上記チップの外周の少なくとも
   ２辺に１つ以上に設置することを特徴とする請求項１乃
   至請求項３のいずれかに記載の半導体集積回路装置。
5. 【請求項５】該第２回路がインバータであることを特徴
   とする請求項１乃至請求項４のいずれかに記載の半導体
   集積回路装置。
6. 【請求項６】上記第２回路をチップの割れを検出したい
   箇所ごとに搭載したことを特徴とする請求項１乃至請求
   項５のいずれかに記載の半導体集積回路装置。
7. 【請求項７】上記第２回路を搭載した請求項１乃至請求
   項６のいずれかに記載の半導体集積回路装置を有するIC
   カード。