JP2006324385A - 半導体集積回路装置 - Google Patents

Abstract

【課題】
第１の電源系と第２の電源系の間で信号の伝送を行う信号線の電圧上昇を抑制することが可能となり、非常に高い異常電圧が発生した場合においても、回路の破壊を抑止することが可能な半導体集積回路を提供する。
【解決手段】
第１の電源線に接続された第１の回路１１１を有する第１の電源系１１と、第２の電源線に接続された第２の回路１２１を有する第２の電源系１２と、第１の回路１１１と第２の回路１２１との間に接続され、第１の回路１１１と第２の回路１２１との間で信号を伝送する信号線１４と、信号線１４とは異なり、第１の電源系１１と第２の電源系１２の間に異常電圧が発生したときに異常電流が流れる放電経路１３と、異常電圧が発生したときに、異常電流が流れている放電経路１３内の二点間の電位差に基づいて動作し、信号線１４の電圧上昇を抑制する保護回路１２３と、を備えた半導体集積回路装置
【選択図】 図１

Description

本発明は、半導体集積回路装置に関する。特に、複数の電源系に生じる異常電圧に対する保護回路に関する半導体集積回路装置に関する。

近年、半導体集積回路における微細化、高速化が進められている。それに伴い、半導体集積回路における低電圧化が要求されている。また、それと同時に、ノイズに比較的弱い回路のために、複数の電源系を用いた電源配線を設けることが多用されるようになってきた。

例えば、アナログ回路とディジタル回路を半導体装置が有する場合、アナログ回路が電位変動に対して比較的に高感度であるため、アナログ回路とディジタル回路を異なる電源系に接続することが良くある。

これらの複数の電源系を持つ半導体集積回路において、サ一ジ電圧や静電気などの異常電圧による破壊を回避するための保護回路が開発されている。従来の保護回路を設けた、複数の電源系における半導体集積回路を図１６に示す。信号線９０９で接続されたアナログ部９０１の電源電圧の低電位側９０３の電源線とディジタル部９０２の電源電圧の低電位側９０５の電源線とを、スイッチング回路である保護回路９１０を介して接続することによって、異常電圧による破壊を回避している（例えば特許文献１）。

この回路においては、一定量を超える電位差がアナログ部９０１の電源電圧の低電位側９０３の電源線とディジタル部９０２の電源電圧の低電位側９０５の電源線の間が生じた場合に、保護回路９１０が導通することによって、異常電圧によって生じる異常電流を放電している。

これにより、電源線の電位上昇に伴って信号線９０９の電位が上昇し、入力回路９０８を構成するＭＯＳ型トランジスタのゲート電位が過度に上昇して、ＭＯＳ型トランジスタのゲートが破壊されることを、抑止することができる。
特開平９−１７２１４６号公報

しかしながら、この方法において、ＭＯＳ型トランジスタの寄生バイポーラのスナップバック動作によって信号線９０９を保護しているので、入力回路９０８のＭＯＳ型トランジスタが極薄膜で形成されている場合、スナップバック動作が機能する前にゲート酸化膜を破壊してしまう可能性が高いという問題点がある。

上述のように、従来の保護回路では、ＭＯＳ型トランジスタのスナップバック動作後のクランプ電圧がゲート酸化膜破壊電圧と同程度かそれ以上になると、複数の電源系を持つ半導体装置における信号線の異常電圧に対して十分に保護することができなかった。

本発明の一つの態様に係る半導体集積回路は、第１の電源線に接続された第１の回路を有する第１の電源系と、第２の電源線に接続された第２の回路を有する第２の電源系と、前記第１の回路と前記第２の回路との間に接続され、前記第１の回路と前記第２の回路との間で信号を伝送する信号線と、当該信号線とは異なり、前記第１の電源系と前記第２の電源系の間に異常電圧が発生したときに異常電流が流れる放電経路と、前記異常電圧が発生したときに、前記異常電流が流れている前記放電経路内の二点間の電位差に基づいて動作し、前記信号線の電圧上昇を抑制する保護回路と、を備えたものである。

本発明における他の態様に係る半導体集積回路は、電源線に接続された回路を有する電源系と、前記回路と前記電源系の外の回路との間で信号を伝送する信号線と、当該信号線とは異なり、前記電源系に異常電圧が発生したときに異常電流が流れる放電経路と、前記異常電圧が発生したときに、前記異常電流が流れている前記放電経路内の任意の二点間の電位差に基づいて動作し、前記信号線の電圧上昇を抑制する保護回路と、を備えたものである。

本発明に係る半導体集積回路によれば、異常電圧が発生したときに、異常電流が流れている放電経路内の二点間の電位差に基づいて保護回路を動作させることによって、第１の電源系と第２の電源系の間で信号の伝送を行う信号線の電圧上昇を抑制することが可能となり、非常に高い異常電圧が発生した場合においても、回路の破壊を抑止することが可能な半導体集積回路を作成することが可能である。

実施の形態１．
以下に、本発明を適用可能な実施の形態を説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。又、各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略されている。

本実施の形態の半導体集積回路について説明する。本実施の形態の半導体集積回路のブロック図を図１に示す。第１の回路１１１を有する第１の電源系１１では、電源線として、高電位側の電源線ＶＤＤ１と低電位側の電源線ＧＮＤ１が設けられている。第１の回路１１１は、高電位側の電源線ＶＤＤ１と低電位側の電源線ＧＮＤ１に接続されている。

また、第２の回路１２１を有する第２の電源系１２は、電源線として、高電位側の電源線ＶＤＤ２と低電位側の電源線ＧＮＤ２が設けられている。第２の回路１２１は、高電位側の電源線ＶＤＤ２と低電位側の電源線ＧＮＤ２に接続されている。

電源線保護回路１１２と電源線保護回路１２２は、通常時には動作することはなく、静電気やサージ電圧などの異常電圧発生時に動作し、異常電流を流すために放電経路１３に接続された保護回路である。

さらに、本実施の形態においては、ＶＤＤ１とＶＤＤ２の間に異常電圧が発生した場合の放電経路１３としてＧＮＤ１の電源線とＧＮＤ２の電源線とが接続されている。放電経路１３は、ＶＤＤ１→電源線保護回路１１１→ＧＮＤ１→ＧＮＤ２→電源線保護回路１１１→ＶＤＤ２と接続された経路であり、電源線に異常電圧が発生した場合に、異常電圧による異常電流を放電するために電源線保護回路１１１、１２１を構成要素として有する経路である。

さらにまた、第１の回路１１１と第２の回路１２１との間には、信号線１４が接続され、第１の回路１１１と第２の回路１２１との間で信号を伝送している。異常電圧発生時において、ほとんどの電流は放電経路１３を流れるが、信号線１４に一部の異常電流が流入することによって、信号線１４の電圧が上昇すると、第２の回路１２１を破壊してしまうことがある。

そこで、本実施の形態においては、信号線１４と放電経路１３との間に、信号線保護回路１２３が接続されている。また、信号線保護回路１２３に接続され、異常電圧が発生したときに、異常電流が流れている放電経路１３内の二点間の電位差を検出する検出手段１２４が設けられている。信号線保護回路１２３は、検出手段１２４が検出した電位差がある閾値を超えたときに動作するように設けられている。

信号線保護回路１２３が動作することによって、信号線１４に流入する一部の異常電流を放電経路１３に放電している。この放電により、信号線１４の電圧上昇を抑えている。この検出回路が測定する二点間の電位差は、通常動作時の電位差では検出されないように検出回路を設計するか、あるいは異常電流発生時のみ検出回路を動作させることができる電位差が発生するような放電経路１３上の任意の二点であり、通常動作時に信号線保護回路１２３を動作させないことによって、通常動作に影響を及ぼさないようにしている
ここで、第１の電源系１１における高電位側の電源線ＶＤＤ１とＧＮＤ２の間に異常電圧が発生した場合を考える。第１の電源系１１における高電位側の電源線ＶＤＤ１に異常電圧が発生すると、このときに発生した異常電流は、電源線保護回路１１２を介してＧＮＤ１とＧＮＤ２に流れていく。

このとき、第１の回路１１１にも異常電流は流れ、信号線１４を介して第２の回路１２１に流れてしまう。そして、信号線１４の電圧がある閾値を超えると、第２の回路は破壊されてしまう。

そこで、本実施の形態においては、放電経路上の二点間の電位差を測定し、ある所定値を超えたときに、信号線１４に接続された信号線保護回路１２３を動作させている。信号線保護回路１２３が動作すると、信号線１４に流れた異常電流は信号線保護回路１２３を介して放電経路１３に流され、第２の回路を破壊する破壊限界電圧に信号線１４の電圧が到達するのを抑止することが可能となる。

また、本実施の形態においては、第１の回路１１内の高電位側の電源線ＶＤＤ１から信号線１４までのインピーダンスと、信号線保護回路１２３のインピーダンスとの比で、信号線１４の電圧を抑止する度合いを変化させることが可能である。そのため、信号線保護回路１２３のインピーダンスを低くすることによって、信号線１４の電圧上昇がより抑止でき、第２の回路１２１の破壊限界電圧に到達する異常電圧の大きさを大きくすることが可能である。

さらに、信号線保護回路１２３と検出回路１２４の両方の機能を有するものとして、ＭＯＳ型トランジスタを用いるとよい。これは、信号線保護回路１２３と検出回路１２４の両方の機能を有するものとしてＭＯＳ型トランジスタを用いることにより、信号線保護回路１２３と検出回路１２４のためのスペースを少なくすることができるため、省スペース化に役立つからである。

本実施の形態の一例の図を図２に示す。この例においては、第１の回路１１１として出力回路１１３、第２の回路１２１として入力回路１２５を用いている。また、信号線保護回路１２３としては、ＭＯＳ型トランジスタ１２６が設けられている。さらに、放電経路１３上には、放電手段として双対性ダイオード１２７が設けられている。

ここでいう放電手段とは、異常電圧発生時に異常電流を流し、通常時には何も動作をおこさないものである。放電手段は放電経路１３上に設けられている。また、放電経路１３上に設けられた双対性ダイオード１２７の両端の電位差を検知することによって、異常電流が流れているか否かの判断を鮮明にすることが可能となる。

ＭＯＳ型トランジスタ１２６は、双対性ダイオード１２７の両端に接続している。ＭＯＳ型トランジスタのゲートを双対性ダイオード１２７の一端に、ソースを双対性ダイオード１２７の他端に、ドレインを信号線１４に接続している。このことから、ＭＯＳ型トランジスタ１２６は、双対性ダイオード１２７の両端の電位差が所定以上の電位差になると動作するようになる。

ＶＤＤ１に異常電圧が印加された場合、放電経路１３によって、ＶＤＤ１→ＧＮＤ１→ＧＮＤ２と異常電流が流れる。このときに、双対性ダイオード１２７の両端に電位差が生じ、ＭＯＳ型トランジスタ１２６は動作するようになり、ＭＯＳ型トランジスタ１２６のゲートとソース間の電位差が閾値電圧異常になれば、ドレインからソースに異常電流が流れることになり、入力回路１２５を介して信号線１４に流入した電流は、ＭＯＳ型トランジスタ１２６を介して放電経路１３に流れることになる。

図３（ａ）において、図２に示した半導体集積回路のＶＤＤ１−ＧＮＤ２間の電位差とＣ−Ｂ間電位差の関係を実線で、ＶＤＤ１−ＧＮＤ２間の電位差とＭＯＳ型トランジスタ１２６を流れる電流との関係を破線で示す。Ｂは、ＭＯＳ型トランジスタ１２６と放電経路１３が接続されているノードであり、ＣはＭＯＳ型トランジスタ１２６と信号線１４が接続されているノードである。

この比較対象として、図１６において示された従来の保護回路を用いた場合のＶＤＤ１−ＧＮＤ２間の電位差と、Ｃ−Ｂ間電位差を実線又はＭＯＳ型トランジスタ１２６を流れる電流との関係を図３（ｂ）に示す。実線は、ＶＤＤ１−ＧＮＤ２間の電位差とＣ−Ｂ間電位差の関係であり、破線は、ＶＤＤ１−ＧＮＤ２間の電位差と従来例である図１６における保護トランジスタを流れる電流との関係である。

ＶＤＤ１−ＧＮＤ２間の電位差が異常電圧であり、Ｃ−Ｂ間の電位差が第２の回路１２１を破壊する電圧となる。より大きなＶＤＤ１−ＧＮＤ２間の電位差が加わっても、Ｃ−Ｂ間の電位差を破壊電圧以下に抑えられることが、良い保護回路の指標となる。

従来の保護回路を用いた場合においては、ＭＯＳ型トランジスタの寄生バイポーラのスナップバック動作によって信号線を保護している。通常のＭＯＳ型トランジスタのスナップバック後のクランプ電圧は５Ｖ程度と高い電圧であるため、５Ｖより小さな電位差では小さな電圧をクランプすることはできない。つまり、５Ｖまでは、ＶＤＤ１−ＧＮＤ２間電位差がそのままＣ−Ｂ間電位差となる。そのため、第２の回路の破壊限界電圧が５Ｖ以下であると、保護回路が機能する前に第２の回路が破壊されてしまう。スナップバック動作がおこる電位差が第２の回路の破壊限界電圧より大きい場合、保護回路が動作する前に第２の回路が破壊されてしまう。

それに対して、本実施の形態においては、低い電圧でＭＯＳ型トランジスタ１２６のゲート・ソース間電圧（＝検出電圧）がトランジスタの閾値電圧以上になればＭＯＳ型トランジスタ１２６が動作するので、ＶＤＤ１−ＧＮＤ２間の電位差が５Ｖ以下の領域であっても、Ｃ−Ｂ間の電位差を抑えることができる。つまり、Ｃ−Ｂ間電位差が第２の回路１２１の破壊限界電圧に到達するときのＶＤＤ１−ＧＮＤ２間の電圧を、従来例に比べて高くすることができる。そのため、本実施の形態に係る半導体集積回路は、より高電圧の異常電圧に対しても耐久可能な回路構成になっている。

本実施の形態の他の一例として、放電手段として放電経路１３内に設置した双対性ダイオード１２７を抵抗１２８に置き換えたものがある。抵抗１２８の両端にＭＯＳ型トランジスタを接続した例を図４に示す。この抵抗１２８は、配線抵抗、ビア抵抗などの寄生抵抗であってもよいし、検出感度を上げるため、抵抗素子として付け加えたものであっても良い。

この例において、ＶＤＤ１に異常電圧が印加された場合、異常電流が抵抗１２８に流れることによって、抵抗１２８の両端には電位差が生じる。この電位差によってＭＯＳ型トランジスタ１２６が動作を開始し、信号線１４から異常電流を、ＭＯＳ型トランジスタ１２６を介して放電経路１３に流すことができる。このことにより、第２の回路１２１を破壊することを抑止することが可能となる。

さらに、本実施の形態の他の一例として、信号線保護回路１２３としてサイリスタ（ＳＣＲ）１２９を用いてもよい（図５（ａ）参照）。この場合、ＭＯＳ型トランジスタ１２６が放電経路１３内の双対性ダイオード１２７の両端間の電位差を検知する手段となる。ＭＯＳ型トランジスタ１２６のゲートを双対性ダイオード１２７の一端に、ソースを双対性ダイオード１２７の他端に、ドレインをＳＣＲ１２９に接続している。

この例においては、ＳＣＲ１２９は、ＭＯＳ型トランジスタ１２６がトリガーとなって動作することになる。ＶＤＤ１に異常電圧が印加された場合、双対性ダイオード１２７の両端には電位差が生じ、ＭＯＳ型トランジスタ１２６が動作を開始することになる。

このため、ＭＯＳ型トランジスタ１２６に電流が流れ、それに伴いサイリスタ１２９にも電流が流れるようになる。また、ＳＣＲ１２９のインピーダンスがＭＯＳ型トランジスタ１２６のインピーダンスに比べて非常に小さいため、ＶＤＤ１に異常電圧が印加された場合の信号線１４における電圧を非常に小さくすることが可能となる。

さらに、ＳＣＲ１２９は、ＭＯＳ型トランジスタ１２６に流れる電流よりも多くの電流を流すことが可能であり動作後のクランプ電圧が１Ｖ程度と低電圧であるため、非常に強力な信号線保護回路１２３として働くことができる。

図５（ａ）に示すようにＳＣＲ１２９を信号線保護回路１２３として用い、ＳＣＲのトリガーとしての役割を果たすＭＯＳ型トランジスタ１２６を設けた場合のＶＤＤ１−ＧＮＤ２間電位差と、Ｂ−Ｃ間電位差又はＳＣＲ動作電流の関係を図６（ａ）に示す。それに対して、図５（ｂ）に示すようにＳＣＲ１２９のトリガーとなるＭＯＳ型トランジスタ１２６を設けない場合のＶＤＤ１−ＧＮＤ２間電位差と、Ｃ−Ｂ間電位差又はＳＣＲ動作電流の関係を図６（ｂ）に示す。

ＶＤＤ１に異常電圧が印加されたとき、ＭＯＳ型トランジスタ１２６を設けている場合、双対性ダイオード１２７の両端に電位差が生じることによってＭＯＳ型トランジスタ１２６が動作を開始する。ＭＯＳ型トランジスタ１２６が動作を開始することによって、ＳＣＲ１２９内にも電流が流れ、信号線１４から異常電流を放電経路１３に流すことが可能となる。ＳＣＲ１２９は大電流を流すことが可能であるため、ＶＤＤ１−ＧＮＤ２の電位差が増大しても、信号線１４の電圧（＝Ｃ−Ｂ間電位差）は、第２の回路１２１の破壊限界電圧に到達しなくなる。

それに対して、図６（ｂ）においては、トリガーとなるＭＯＳ型トランジスタ１２６がないため、ＳＣＲ１２９のスナップバック動作開始電圧は１０Ｖ以上となってしまい、ＶＤＤ１−ＧＮＤ２間電位差（＝Ｃ−Ｂ間電位差）が１０ＶまでＳＣＲ１２９は、電流を流すことができない。そのため、信号線保護回路１２３として動作することができず、信号線１４の電圧は第２の回路１２１の破壊限界電圧に到達してしまう。

これらのことから、ＳＣＲ１２９とＭＯＳ型トランジスタ１２６の両方を設けた半導体集積回路を用いることによって、より強力な保護機能を有する半導体集積回路を作成することができる。

さらに、異常電圧発生時に異常電流が流れる放電経路内の二点は、上記の半導体集積回路においては、上記の半導体集積回路においては、双対性ダイオード１２７や抵抗１２８の両端にしていたが、放電経路１３内の任意の二点でよい。ここでいう放電経路１３とは、保護素子のみを通る放電経路である。その一例を図７に示す。

この例においては、ＶＤＤ１−ＧＮＤ１間に、電源線保護回路１１２と並列に接続されたコンデンサ１１４と抵抗１１５を設けている。このコンデンサ１１４と抵抗１１５の間のＤ点と第２の回路１２の低電位側の電源線ＧＮＤ２の一点をＭＯＳ型トランジスタ１２６に接続している。

この場合、ＶＤＤ１に異常電圧発生時に、異常電流の大半が電源線保護回路１１２を介して流れ、少量の変位電流が、コンデンサ１１４及び抵抗１１５を介して流れ、双対性ダイオード１２７を介して第２の電源系１２の低電位側の電源線ＧＮＤ２に流れ込む。そのため、異常電圧が生じた場合、信号線保護回路１２３であるＭＯＳ型トランジスタ１２６は動作を開始し、信号線１４に流れ込む異常電流を放電経路１３に放電することが可能となる。

さらに、これらの半導体集積回路において、信号線保護回路１２３としてのＭＯＳ型トランジスタ１２６のゲート部分に、第２の保護回路１３０を接続するとよい（図８参照）。第２の保護回路は、放電経路１３とＭＯＳ型トランジスタ１２６のゲートと接続した導線上に抵抗を設け、この導線と放電経路１３を接続する導線上にダイオードを配置している。

これは、異常電圧発生時に異常電流が流れる放電経路内の二点間の電位差が、信号線保護回路１２３の破壊耐圧よりも大きくなってしまう可能性がある場合に、第２の保護回路１３０を用いることによって、信号線保護回路１２３の破壊を抑制することができる。

図９（ａ）に第２の保護回路１３０が設けられている場合のＶＤＤ１−ＧＮＤ２間電位差と、Ａ−Ｂ間電位差又はＣ−Ｂ間電位差の関係を、図９（ｂ）に、第２の保護回路１３０が設けられていない場合のＶＤＤ１−ＧＮＤ２間電位差と、Ａ−Ｂ間電位差又はＣ−Ｂ間電位差の関係を示す。この場合、第２回路の破壊限界電圧と信号線保護回路１２３の破壊限界電圧は同一電圧であると仮定している。

第２の保護回路１３０が設けられていない場合、ＶＤＤ１−ＧＮＤ２間の電位差が上昇するに従って、Ａ−Ｂ間、Ｃ−Ｂ間両方ともが上昇してしまうため、Ｃ−Ｂ間の電位差が第２の回路１２１の破壊限界電圧に到達するよりも前に、Ａ−Ｂ間の電位差がＭＯＳ型トランジスタ１２６の破壊限界電圧に到達してしまう可能性がある。このとき、保護回路１２３が破壊してしまうため、信号線１４の保護機能がなくなるため、実質的にＬＳＩ自体が耐えることのできるＶＤＤ１−ＧＮＤ２間の電圧が低くなってしまう。

それに対して、第２の保護回路１３０が設けられている場合には、ＶＤＤ１−ＧＮＤ２間の電位差が高い場合、第２の保護回路１３０が動作し、Ａ−Ｂ間の電位差を一定にするため、ＶＤＤ１−ＧＮＤ２間の電位差が大きくなったときに、Ａ−Ｂ間の電位差を抑制することができるため、信号線保護回路１２３としてのＭＯＳ型トランジスタ１２６は破壊されない。そのため、信号線１４の電圧上昇による第２の回路１２１の破壊を抑止する方向に信号線保護回路１２３が働き、第２の回路１２１の破壊限界電圧に到達するＶＤＤ１−ＧＮＤ２間の電圧を上昇させる結果となる。

さらに、第２の信号線保護回路１２３は、出力回路１１３が並列に接続され、それに対応する入力回路１２５が存在し、複数の信号のやり取りがある場合において、電位差を検出する点や第２の保護回路は、共通化して単一のものを用いることが可能である（図１０参照）。

以上のように、検出回路を含む信号線保護回路１２３を放電経路１３上の二点間の電位差によって動作させることによって、信号線１４の電圧上昇を抑制することが可能となる。また、信号線保護回路１２３の保護動作時のインピーダンスを制御することによって、異常電圧発生時の信号線１４の電圧を変化することが可能となり、第２の回路１２１の破壊限界電圧に到達する異常電圧の大きさを制御することが可能となる。

以上では、信号線保護回路１２３が第２の回路１２１に位置するような図を用いたが、図１１のように、第１の回路１１１側に信号線保護回路１２３が存在してもよい。また、上記の半導体集積回路における放電経路１３は、第１の電源線の低電位側と第２の電源線の低電位側とに接続されている例を示したが、第１の電源線の高電位側と第２の電源線の高電位側とに接続されていてもよい。

実施の形態２．
実施の形態２に係る半導体集積回路は、信号線保護回路１２３が第１の電源線の高電位側ＶＤＤ１に接続されている。半導体集積回路のブロック図を図１２に示す。構成要素や動作原理で実施の形態１と同様のものは省略する。

本実施の形態においては、信号線保護回路１２３が第１の電源線の高電位側ＶＤＤ１に接続されているため、異常電圧発生時に、ＶＤＤ１から直接異常電流を流すことが可能となる。つまり、保護回路のみを経由する放電経路１３が増加したことになる。そのことから、信号線１４には異常電流が流れにくくなり、第２の回路１２１を破壊することを抑制することが可能となる。

本実施の形態の一例として、信号線保護回路１２３としてＳＣＲ１２９を用い、ＳＣＲ１２９のトリガーとしての役割をはたすＭＯＳ型トランジスタ１２６を、異常電圧発生時に異常電流が流れる放電経路１３内の二点に接続した半導体集積回路を図１３（ａ）に示す。

この例においては、異常電流が流れることによって双対性ダイオード１２７の両端に電位差が生じ、ＭＯＳ型トランジスタ１２６が動作を開始する。そのことによって、ＳＣＲ１２９にも電流が流れることが可能となり、異常電流を第１の高電位側の電源線ＶＤＤ１から直接流すことが可能となる。これらのことより、信号線１４にかかる電圧も抑制されることになる。

また、図１３（ｂ）には、検出回路であるＭＯＳ型トランジスタ１２６が、保護回路としても動作し、このＭＯＳ型トランジスタ１２６のドレインが、第１の高電位側の電源線ＶＤＤ１に接続されている半導体集積回路を示す。この場合においても、異常電流が流れることによって、双対性ダイオード１２７の両端に電位差が生じ、ＭＯＳ型トランジスタ１２６が動作を開始する。そのことによって、異常電流を第１の高電位側の電源線ＶＤＤ１から直接流すことが可能となる。これらのことより、信号線１４にかかる電圧も抑制される。

以上より、信号線保護回路１２３が第１の電源線の高電位側ＶＤＤ１に接続することによって、耐圧の高い半導体集積回路を作成することが可能となる。

実施の形態３．
実施の形態３に係る半導体集積回路は、第１の電源系２１と第２の電源系２２を接続する放電経路を限定している。本実施の形態に係る半導体集積回路の上面図を図１４（ａ）に示す。比較対象として、従来の複数の電源系を有する半導体集積回路の上面図を図１４（ｂ）に示す。構成要素や動作原理で実施の形態１と同様のものは省略する。

図１４において、第１の回路２０１を有する第１の電源系２１は、第１の回路２０１の周りに放電経路２０６を有している。放電経路２０６は、第１の電源系２１の高電位側のパッド２０２ａ、２０２ｂが設けられ、電源線保護回路２０４、２０５を介して、第１の電源系２１の低電位側のパッド２０３に接続されている。

また、第２の回路２１１を有する第２の電源系２２は、放電経路２０６が第２の回路２１１の周りに設けられている。放電経路２０６は、第２の電源系の高電位側のパッド２１２と第２の電源系の低電位側のパッド２１３を、電源線保護回路２１４、２１５を介して接続している。

従来の複数の電源系を有する半導体集積回路においては、放電経路２０６を幅広くするために、第１の電源系２１と第２の電源系２２との間の放電経路２２１を第１の電源系２１と第２の電源系２２が接する領域に設けていた。しかしながら、本実施の形態においては、第１の電源系２１と第２の電源系２２との間の放電経路２２２を、第１の電源系２１内の放電経路と第２の電源系２２内の放電経路とが対抗している部分の長さより短い幅を有する領域の放電経路に限定している。

これは、放電経路２０６が限定されることによって、第１の電源系２１と第２の電源系２２との間の放電経路２２２内に有する信号線保護回路１２３が検知する電位差を精度良く検知するためである。

以上のようにすることによって、異常電圧発生時に精度良く異常電流を検知することができる半導体集積回路を作成することが可能となる。

実施の形態４．
上記の実施の形態１．実施の形態２．及び実施の形態３において、すべての電源系が単一のチップ３１上に載置されたもの（ＳＯＣ：System On a chip）を考えていたが、本実施の形態においては、各電源系が載置したチップ３１を複数有するパッケージを考えている（ＳＩＰ：System in a package）。図１５に、ＳＯＣの場合（図１５（ａ））とＳＩＰの場合（図１５（ｂ））における構成図を示す。

ＳＯＣの場合、第１の回路１１１及び電源線保護回路１１２を有する第１の電源系を載置しているチップ３１と第２の回路１２１、電源線保護回路１２２、及び信号線保護回路１２３を有する第２の電源系両方と信号線１４が一枚のチップ３１上に載置されている。

ＳＩＰの場合、第１の回路１１１及び電源線保護回路１１２を有する第１の電源系が載置された第１のチップ３２と、第２の回路１２１、電源線保護回路１２２、及び信号線保護回路１２３を有する第２の電源系が載置された第２のチップ３３が存在する。第１のチップ３２と第２のチップ３３は、信号線１４で接続されている。また、放電経路１３として、第１のチップ３２内のＧＮＤ１と第２のチップ３３内のＧＮＤ２間が接続されている。なお、信号線保護回路１２３は、第１のチップ３２に設けられてもよい。

ＳＩＰの場合は、例えば、第１のチップ３２が他社製品であって、信号線を保護する保護回路が載置されているかわからない場合に、第２のチップ３３に信号線保護回路１２３を設けることによって、異常電圧発生時における信号線１４の電圧の上昇を抑止することが可能となる。

なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。

実施の形態１に係る半導体集積回路のブロック図 放電経路上のダイオードの両端の電位差を用いた実施の形態１に係る半導体集積回路の例１ 放電経路上のダイオードの両端の電位差を用いた実施の形態１に係る半導体集積回路の例１における、ＶＤＤ１−ＧＮＤ２間の電位差と、Ｂ−Ｃ間電位差又はＭＯＳ型トランジスタ１２６を流れる電流との関係 放電経路上の抵抗の両端の電位差を用いた実施の形態１に係る半導体集積回路の例２ サイリスタを用いた実施の形態１に係る半導体集積回路実施の形態１に係る半導体集積回路の例３ サイリスタを用いた実施の形態１に係る半導体集積回路実施の形態１に係る半導体集積回路の例３における、ＶＤＤ１−ＧＮＤ２間の電位差と、Ｂ−Ｃ間電位差又はＭＯＳ型トランジスタ１２６を流れる電流との関係 実施の形態１に係る半導体集積回路の例４ 保護回路を保護する第２の保護回路を用いた実施の形態１に係る半導体集積回路の例５ 保護回路を保護する第２の保護回路を用いた実施の形態１に係る半導体集積回路の例５におけるＶＤＤ１−ＧＮＤ２間の電位差と、Ａ−Ｂ間電位差又はＢ−Ｃ間電位差との関係 並列された回路における実施の形態１に係る半導体集積回路の例６ 信号線保護回路を第１の電源系に載置した実施の形態１に係る半導体集積回路の例６ 実施の形態２に係る半導体集積回路のブロック図 実施の形態２に係る半導体集積回路の例１ 実施の形態３に係る半導体集積回路の上面図 ＳＩＰの場合とＳＯＣの場合における半導体集積回路の構成図 従来の保護回路が設けられた複数の電源系を有する半導体集積回路の構成図

符号の説明

１１ 第１の電源系 １２ 第２の電源系 １３ 放電経路 １４ 信号線
２１ 第１の電源系 ２２ 第２の電源系 ３１ チップ
３２ 第１のチップ ３３ 第２のチップ
１１１ 第１の回路 １１２ 電源線保護回路 １１３ 出力回路 １１４ コンデンサ
１１５ 抵抗 １２１ 第２の回路 １２２ 電源線保護回路 １２３ 信号線保護回路
１２５ 入力回路 １２６ ＭＯＳ型トランジスタ １２７ ダイオード １２８ 抵抗
１２９ サイリスタ １３０ 第２の保護回路
２０１ 第１の回路 ２０２ａ、ｂ 第１の電源系の高電位側パッド
２０３ 第１の電源系の低電位側パッド ２０４、２０５ 電源線保護回路
２０６ 放電経路 ２１１ 第２の回路 ２１２ 第２の電源系の高電位側パッド
２１３ 第２の電源系の低電位側パッド ２１４、２１５ 電源線保護回路
２２２ 第１の電源系と第２の電源系との間の放電経路
９０１ アナログ部 ９０２ ディジタル部
９０３ アナログ部の電源電圧の低電位パッド ９０４ 印加端子
９０５ ディジタル部の電源電圧の低電位パッド ９０６ 出力回路
９０７ 入力保護回路 ９０８ 入力回路 ９０９ 信号線 ９１０ 保護回路

Claims (13)

1. 第１の電源線に接続された第１の回路を有する第１の電源系と、
   第２の電源線に接続された第２の回路を有する第２の電源系と、
   前記第１の回路と前記第２の回路との間に接続され、前記第１の回路と前記第２の回路との間で信号を伝送する信号線と、
   当該信号線とは異なり、前記第１の電源系と前記第２の電源系の間に異常電圧が発生したときに異常電流が流れる放電経路と、
   前記異常電圧が発生したときに、前記異常電流が流れている前記放電経路内の二点間の電位差を検出する検出回路と、
   その検出回路の出力に基づいて動作し、前記信号線の電圧上昇を抑制する保護回路と、を備えた半導体集積回路装置。
2. 前記二点は、前記放電経路内の放電手段を挟む位置にある、請求項１に記載の半導体集積回路装置。
3. 前記検出回路が、前記二点に接続されたＭＯＳ型トランジスタであり、
   前記二点の内の一点が前記ＭＯＳ型トランジスタのゲートに接続され、他点が前記ＭＯＳ型トランジスタのソースに接続されている請求項１又は請求項２に記載の半導体集積回路装置。
4. 前記検出回路であるＭＯＳ型トランジスタが、保護回路としても動作し、前記ＭＯＳ型トランジスタのドレインが、前記信号線に接続されている請求項３に記載の半導体集積回路装置。
5. 前記検出回路であるＭＯＳ型トランジスタが、保護回路としても動作し、前記ＭＯＳ型トランジスタのドレインが、前記第１の電源系の高電位側の電源線に接続されている請求項３に記載の半導体集積回路装置。
6. 前記保護回路がサイリスタであり、
   前記サイリスタと接続された前記検出回路であるＭＯＳ型トランジスタが設けられ、
   前記ＭＯＳ型トランジスタのゲートが前記二点の内の一点に接続され、他点が前記ＭＯＳ型トランジスタのソースに接続され、
   前記ＭＯＳ型トランジスタのドレインが、前記サイリスタを構成するバイポーラのベース部分に接続され、
   前記ＭＯＳ型トランジスタが前記二点間の電位差によって動作し、当該動作によって前記サイリスタが動作を開始する請求項１乃至請求項３のいずれか一項に記載の半導体集積回路装置。
7. 前記検出回路を保護する第２の保護回路をさらに有する請求項１乃至請求項６のいずれか一項に記載の半導体集積回路装置。
8. 前記第２の保護回路が、抵抗とダイオードを有する、請求項７に記載の半導体集積回路装置。
9. 前記第１の回路と前記第２の回路の間に位置する前記放電経路内に前記二点が位置し、
   前記第１の回路と前記第２の回路の間に位置する前記放電経路が、
   前記異常電圧が発生したときに、前記二点間の電位差を検出でき、前記第１の電源系内の放電経路と前記第２の電源系内の放電経路とが対抗している部分の長さより短い幅を有する領域に位置する請求項１乃至請求項８のいずれか一項に記載の半導体集積回路。
10. 電源線に接続された回路を有する電源系と、
    前記回路と前記電源系の外の回路との間で信号を伝送する信号線と、
    当該信号線とは異なり、前記電源系に異常電圧が発生したときに異常電流が流れる放電経路と、
    前記放電経路上と異なる場所に位置し、前記放電経路上の二点の電位差に基づいて動作する保護回路と、を備えた半導体集積回路装置。
11. 前記保護回路が前記放電経路内の放電手段の両端に接続されている請求項１０に記載の半導体集積回路装置。
12. 前記保護回路が、前記二点に接続されたＭＯＳ型トランジスタであり、
    前記二点の内の一点が前記ＭＯＳ型トランジスタのゲートに接続され、他点が前記ＭＯＳ型トランジスタのソース又はドレインに接続されている請求項１０又は請求項１１に記載の半導体集積回路装置。
13. 前記保護回路がサイリスタであり、
    前記サイリスタと接続されたＭＯＳ型トランジスタが設けられ、
    前記ＭＯＳ型トランジスタのゲートが前記二点の内の一点に接続され、他点が前記ＭＯＳ型トランジスタのソース又はドレインに接続されている請求項１０又は請求項１１に記載の半導体集積回路装置。

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