JP2006324385A - 半導体集積回路装置 - Google Patents
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Abstract
第1の電源系と第2の電源系の間で信号の伝送を行う信号線の電圧上昇を抑制することが可能となり、非常に高い異常電圧が発生した場合においても、回路の破壊を抑止することが可能な半導体集積回路を提供する。
【解決手段】
第1の電源線に接続された第1の回路111を有する第1の電源系11と、第2の電源線に接続された第2の回路121を有する第2の電源系12と、第1の回路111と第2の回路121との間に接続され、第1の回路111と第2の回路121との間で信号を伝送する信号線14と、信号線14とは異なり、第1の電源系11と第2の電源系12の間に異常電圧が発生したときに異常電流が流れる放電経路13と、異常電圧が発生したときに、異常電流が流れている放電経路13内の二点間の電位差に基づいて動作し、信号線14の電圧上昇を抑制する保護回路123と、を備えた半導体集積回路装置
【選択図】 図1
Description
以下に、本発明を適用可能な実施の形態を説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。又、各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略されている。
ここで、第1の電源系11における高電位側の電源線VDD1とGND2の間に異常電圧が発生した場合を考える。第1の電源系11における高電位側の電源線VDD1に異常電圧が発生すると、このときに発生した異常電流は、電源線保護回路112を介してGND1とGND2に流れていく。
実施の形態2に係る半導体集積回路は、信号線保護回路123が第1の電源線の高電位側VDD1に接続されている。半導体集積回路のブロック図を図12に示す。構成要素や動作原理で実施の形態1と同様のものは省略する。
実施の形態3に係る半導体集積回路は、第1の電源系21と第2の電源系22を接続する放電経路を限定している。本実施の形態に係る半導体集積回路の上面図を図14(a)に示す。比較対象として、従来の複数の電源系を有する半導体集積回路の上面図を図14(b)に示す。構成要素や動作原理で実施の形態1と同様のものは省略する。
上記の実施の形態1.実施の形態2.及び実施の形態3において、すべての電源系が単一のチップ31上に載置されたもの(SOC:System On a chip)を考えていたが、本実施の形態においては、各電源系が載置したチップ31を複数有するパッケージを考えている(SIP:System in a package)。図15に、SOCの場合(図15(a))とSIPの場合(図15(b))における構成図を示す。
21 第1の電源系 22 第2の電源系 31 チップ
32 第1のチップ 33 第2のチップ
111 第1の回路 112 電源線保護回路 113 出力回路 114 コンデンサ
115 抵抗 121 第2の回路 122 電源線保護回路 123 信号線保護回路
125 入力回路 126 MOS型トランジスタ 127 ダイオード 128 抵抗
129 サイリスタ 130 第2の保護回路
201 第1の回路 202a、b 第1の電源系の高電位側パッド
203 第1の電源系の低電位側パッド 204、205 電源線保護回路
206 放電経路 211 第2の回路 212 第2の電源系の高電位側パッド
213 第2の電源系の低電位側パッド 214、215 電源線保護回路
222 第1の電源系と第2の電源系との間の放電経路
901 アナログ部 902 ディジタル部
903 アナログ部の電源電圧の低電位パッド 904 印加端子
905 ディジタル部の電源電圧の低電位パッド 906 出力回路
907 入力保護回路 908 入力回路 909 信号線 910 保護回路
Claims (13)
- 第1の電源線に接続された第1の回路を有する第1の電源系と、
第2の電源線に接続された第2の回路を有する第2の電源系と、
前記第1の回路と前記第2の回路との間に接続され、前記第1の回路と前記第2の回路との間で信号を伝送する信号線と、
当該信号線とは異なり、前記第1の電源系と前記第2の電源系の間に異常電圧が発生したときに異常電流が流れる放電経路と、
前記異常電圧が発生したときに、前記異常電流が流れている前記放電経路内の二点間の電位差を検出する検出回路と、
その検出回路の出力に基づいて動作し、前記信号線の電圧上昇を抑制する保護回路と、を備えた半導体集積回路装置。 - 前記二点は、前記放電経路内の放電手段を挟む位置にある、請求項1に記載の半導体集積回路装置。
- 前記検出回路が、前記二点に接続されたMOS型トランジスタであり、
前記二点の内の一点が前記MOS型トランジスタのゲートに接続され、他点が前記MOS型トランジスタのソースに接続されている請求項1又は請求項2に記載の半導体集積回路装置。 - 前記検出回路であるMOS型トランジスタが、保護回路としても動作し、前記MOS型トランジスタのドレインが、前記信号線に接続されている請求項3に記載の半導体集積回路装置。
- 前記検出回路であるMOS型トランジスタが、保護回路としても動作し、前記MOS型トランジスタのドレインが、前記第1の電源系の高電位側の電源線に接続されている請求項3に記載の半導体集積回路装置。
- 前記保護回路がサイリスタであり、
前記サイリスタと接続された前記検出回路であるMOS型トランジスタが設けられ、
前記MOS型トランジスタのゲートが前記二点の内の一点に接続され、他点が前記MOS型トランジスタのソースに接続され、
前記MOS型トランジスタのドレインが、前記サイリスタを構成するバイポーラのベース部分に接続され、
前記MOS型トランジスタが前記二点間の電位差によって動作し、当該動作によって前記サイリスタが動作を開始する請求項1乃至請求項3のいずれか一項に記載の半導体集積回路装置。 - 前記検出回路を保護する第2の保護回路をさらに有する請求項1乃至請求項6のいずれか一項に記載の半導体集積回路装置。
- 前記第2の保護回路が、抵抗とダイオードを有する、請求項7に記載の半導体集積回路装置。
- 前記第1の回路と前記第2の回路の間に位置する前記放電経路内に前記二点が位置し、
前記第1の回路と前記第2の回路の間に位置する前記放電経路が、
前記異常電圧が発生したときに、前記二点間の電位差を検出でき、前記第1の電源系内の放電経路と前記第2の電源系内の放電経路とが対抗している部分の長さより短い幅を有する領域に位置する請求項1乃至請求項8のいずれか一項に記載の半導体集積回路。 - 電源線に接続された回路を有する電源系と、
前記回路と前記電源系の外の回路との間で信号を伝送する信号線と、
当該信号線とは異なり、前記電源系に異常電圧が発生したときに異常電流が流れる放電経路と、
前記放電経路上と異なる場所に位置し、前記放電経路上の二点の電位差に基づいて動作する保護回路と、を備えた半導体集積回路装置。 - 前記保護回路が前記放電経路内の放電手段の両端に接続されている請求項10に記載の半導体集積回路装置。
- 前記保護回路が、前記二点に接続されたMOS型トランジスタであり、
前記二点の内の一点が前記MOS型トランジスタのゲートに接続され、他点が前記MOS型トランジスタのソース又はドレインに接続されている請求項10又は請求項11に記載の半導体集積回路装置。 - 前記保護回路がサイリスタであり、
前記サイリスタと接続されたMOS型トランジスタが設けられ、
前記MOS型トランジスタのゲートが前記二点の内の一点に接続され、他点が前記MOS型トランジスタのソース又はドレインに接続されている請求項10又は請求項11に記載の半導体集積回路装置。
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