JP2009081307A

JP2009081307A - Ｅｓｄ保護回路

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Publication number: JP2009081307A
Application number: JP2007250133A
Authority: JP
Inventors: Kentaro Watanabe; 健太郎渡邊
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-09-26
Filing date: 2007-09-26
Publication date: 2009-04-16
Anticipated expiration: 2027-09-26
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Abstract

【課題】急峻なサージ電流から内部回路を保護できるＥＳＤ保護回路を提供する。
【解決手段】放電回路１４は、内部回路２および入力端子１１が接続される電源電位端ＶＤＤ、基準電位端ＶＳＳに印加された過電流を放電することによって電源電位端と基準電位端との間の電位差を所定値に保つ。第１ｐ型、第１ｎ型ＭＯＳＦＥＴ１５、１６の各ゲート端子は入力端子と接続される。第２ｐ型ＭＯＳＦＥＴ１８は、第１ｐ型ＭＯＳＦＥＴと電源電位端との間に接続され、ゲートに第１制御信号が供給される。第２ｎ型ＭＯＳＦＥＴ１９は、第１ｎ型ＭＯＳＦＥＴと基準電位端との間に接続され、ゲートに第２制御信号が供給される。検出回路２１は、第２ｐ型、第２ｎ型ＭＯＳＦＥＴをオンさせる第１、第２制御信号を印出力し続け、第１電源電位端と基準電位端との間の電位差が所定値からずれている間、第２ｐ型、第２ｎ型ＭＯＳＦＥＴをオフさせる第１、第２制御信号を出力する。
【選択図】図１

Description

本発明は、ＥＳＤ（electrostatic discharge）保護回路に関し、例えば半導体装置に印加され得るサージ等の過電流から半導体装置を保護するＥＳＤ保護回路に関する。

ＬＳＩ（large scale integrated circuit）等の半導体装置のＩ／Ｏ部分には、パッドに印加される過電流から内部の回路を保護するためのＥＳＤ保護回路が、通常、設けられている。保護回路は、半導体装置の各入力ピン、出力ピン、電源ピンに対して設けられている。

例えば、入力ピンに接続されている保護回路の一例について説明する。保護回路は、入力パッド、２つのダイオード、入力バッファ、電源間保護素子等を含んでいる。２つのダイオードは直列接続され、この直列接続構造のアノードが共通電位（接地電位、基準電位（ＶＳＳ））線と接続され、カソードが電源電位（ＶＤＤ）線と接続されている。入力バッファは、直列接続されたｎ型、ｐ型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）からなる。すなわち、ｎ型ＭＯＳＦＥＴの一端（ドレイン端子）とｐ型ＭＯＳＦＥＴの一端（ドレイン端子）同士が接続され、ｎ型ＭＯＳＦＥＴの他端（ソース端子）は共通電位線と接続され、ｐ型ＭＯＳＦＥＴの他端（ソース端子）は電源電位線と接続されている。入力パッドは、２つのＭＯＳＦＥＴの各ゲート端子に接続されている。また、電源電位線と共通電位線との間には、電源間保護素子が接続されている。電源間保護素子は、電源電位線と共通電位線との間の電位差を一定に保つように動作する。

例えば、共通電位を基準として正の電位のサージ電流が入力パッドに入力されると、入力パッドの電位が上昇する。次いで、入力端子とダイオードを介して接続された電源電位線の電位も上昇する。すると、電源間保護素子は、サージ電流を放電して電源電位線の電位と共通電位線の電位との間の差を一定の値に保つように動作する。このように、保護回路が動作した後は、入力パッドと共通電位線との間の電位差を一定に保つことによって、電源電位線と共通電位線との間に設けられた回路が静電破壊されることが防止できる。

しかしながら、例えば電源間保護素子のサージ電流に対する応答速度が、サージ電流の立ち上がり速度に比べて十分に速くない場合、回路を保護できないことがある。この場合、入力パッドに印加されたサージ電流が電源間保護素子によって放電されず、共通電位線の電位が上昇する。すると、ｎ型ＭＯＳＦＥＴのソース端子とゲート端子との間に大きな電圧が印加される。この電位差が、ｎ型ＭＯＳＦＥＴの特性に応じた耐圧を超えると、ｎ型ＭＯＳＦＥＴが破壊されてしまう。共通電位を基準とする負の電位が入力パッドに印加された場合は、上記したのと同様のメカニズムによってｐ型ＭＯＳＦＥＴが破壊され得る。

このような問題は、特にＣＤＭ（charged device model）という試験方法に適合するための保護回路の実現の際に特に問題となる可能性が高い。ＣＤＭは、試験方法の一種であって、その特徴の１つとして、急峻なサージ電流が流れることが挙げられる。

この出願の発明に関連する先行技術文献情報としては次のもの（特許文献１）がある。
特開平08-275375号公報

本発明は、急峻なサージ電流から内部回路を保護できるＥＳＤ保護回路を提供しようとするものである。

本発明の一態様によるＥＳＤ保護回路は、第１電源電位を供給され、内部回路と接続された第１電源電位端と、前記内部回路と接続された基準電位端と、前記第１電源電位端および前記基準電位端と接続された入力端子と、前記第１電源電位端および前記基準電位端に印加された過電流を放電することによって前記第１電源電位端と前記基準電位端との間の電位差を所定値に保つ放電回路と、ゲート端子が前記入力端子と接続された第１ｐ型ＭＯＳＦＥＴと、前記第１ｐ型ＭＯＳＦＥＴと前記第１電源電位端との間に接続され、ゲートに第１制御信号が供給される第２ｐ型ＭＯＳＦＥＴと、ゲート端子が前記入力端子と接続された第１ｎ型ＭＯＳＦＥＴと、前記第１ｎ型ＭＯＳＦＥＴと前記基準電位端との間に接続され、ゲートに第２制御信号が供給される第２ｎ型ＭＯＳＦＥＴと、前記第１電源電位端と前記基準電位端との間に接続され、前記第２ｐ型ＭＯＳＦＥＴをオンさせる前記第１制御信号と前記第２ｎ型ＭＯＳＦＥＴをオンさせる前記第２制御信号とを出力し続け、前記第１電源電位端と前記基準電位端との間の電位差が所定値からずれている間、前記第２ｐ型ＭＯＳＦＥＴをオフさせる前記第１制御信号と前記第２ｎ型ＭＯＳＦＥＴをオフさせる前記第２制御信号を出力する、検出回路と、を具備することを特徴とする。

本発明の一態様によるＥＳＤ保護回路は、電源電位を供給され、内部回路と接続された電源電位端と、前記内部回路と接続された基準電位端と、前記電源電位端および前記基準電位端と接続された出力端子と、前記電源電位端および前記基準電位端に印加された過電流を放電することによって前記電源電位端と前記基準電位端との間の電位差を所定値に保つ放電回路と、ゲート端子に第１信号を供給される第１ｐ型ＭＯＳＦＥＴと、前記第１ｐ型ＭＯＳＦＥＴと前記第１電源電位端との間に接続され、ゲートに第１制御信号が供給される第２ｐ型ＭＯＳＦＥＴと、ゲート端子に第２信号を供給される第１ｎ型ＭＯＳＦＥＴと、前記第２ｐ型ＭＯＳＦＥＴと前記基準電位端との間に接続され、ゲートに第２制御信号が供給される第２ｎ型ＭＯＳＦＥＴと、前記第１電源電位端と前記基準電位端との間に接続され、前記第２ｐ型ＭＯＳＦＥＴをオンさせる前記第１制御信号と前記第２ｎ型ＭＯＳＦＥＴをオンさせる前記第２制御信号とを出力し続け、前記第１電源電位端と前記基準電位端との間の電位差が所定値からずれている間、前記第２ｐ型ＭＯＳＦＥＴをオフさせる前記第１制御信号と前記第２ｎ型ＭＯＳＦＥＴをオフさせる前記第２制御信号を出力する、検出回路と、を具備することを特徴とする。

本発明によれば、急峻なサージ電流から内部回路を保護できるＥＳＤ保護回路を提供できる。

以下に本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

また、以下に示す各実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

（第１実施形態）
図１は、本発明の第１実施形態に係るＥＳＤ保護回路を概略的に示している。図１に示すように、電源電位（電位ＶＤＤ）線ＶＤＤと共通電位（接地電位（電位ＶＳＳ））線ＶＳＳとの間には、様々な素子からなり、所定の動作を行なう回路（内部回路）１が接続されている。電源電位線ＶＤＤには、図示せぬ電源回路等から一定の電源電位ＶＤＤが印加されている。

また、電源電位線ＶＤＤと共通電位線ＶＳＳとの間には、ＥＳＤ保護回路（以下、単に保護回路を称する）２が設けられている。保護回路２は、回路１のＩ／Ｏ部の少なくとも一部を構成し、サージ電流等の過電流が回路１に印加されることを防止する。

保護回路２において、入力パッド１１は、ダイオード１２のアノードと接続されている。ダイオード１２のカソードは、電源電位線ＶＤＤと接続されている。入力パッド１１は、回路１への入力信号を受け取るためのものである。入力パッド１１は、また、ダイオード１３のカソードと接続されている。ダイオード１３のアノードは共通電位線ＶＳＳと接続されている。

電源電位線ＶＤＤと共通電位線ＶＳＳとの間には、電源間保護回路１４が設けられている。電源間保護回路１４は、電源電位線ＶＤＤと共通電位線ＶＳＳとの間の電位を一定に保つように動作する。電源間保護回路１４は、例えば、図２に示す構成を有する。図２に示すように、電源間保護回路１４は、いわゆるＧＧＮＭＯＳ（gate grounded n-type MOS）回路から構成される。ｎ型ＭＯＳＦＥＴ３１は、電源電位線ＶＤＤと共通電位線ＶＳＳとの間に接続されている。トランジスタ３１の基板およびゲート端子は、共通電位線ＶＳＳと接続されている。

電源間保護回路１４は、上記のように、電源電位線ＶＤＤと共通電位線ＶＳＳとの間の電位を一定に保つ機能を有する。しかしながら、電源間保護回路１４は、電源電位線ＶＤＤと共通電位線ＶＳＳとの間の電位差の変動が急激な場合は、動作が間に合わずに、この電位差が予め設定された所定に維持されない期間が生まれることがある。

図１に示すように、入力パッド１１は、また、ｐ型ＭＯＳＦＥＴ１５、ｎ型ＭＯＳＦＥＴ１６の各ゲート端子と接続されている。入力パッド１１は、抵抗（図示せず）を介してトランジスタ１５、１６の各ゲート端子と接続されていてもよい。トランジスタ１５の一端（ドレイン）とトランジスタ１６の一端（ドレイン）とは相互に接続されている。トランジスタ１５の基板は、電源電位線ＶＤＤと接続されている。トランジスタ１６の基板は、共通電位線ＶＳＳと接続されている。

トランジスタ１５の他端は、ｐ型ＭＯＳＦＥＴ１８の一端（ドレイン）と接続されている。トランジスタ１８の他端（ソース）は、電源電位線ＶＤＤと接続されている。トランジスタ１８の基板は、電源電位線ＶＤＤと接続されている。

トランジスタ１６の他端は、ｎ型ＭＯＳＦＥＴ１９の一端（ドレイン）と接続されている。トランジスタ１９の他端（ソース）および基板は、共通電位線ＶＳＳと接続されている。トランジスタ１９の基板は、共通電位線ＶＳＳと接続されている。

トランジスタ１８、１９の各ゲート端子には、検出回路２１からの制御信号ＣＮＴ１、ＣＮＴ２が、それぞれ供給されている。検出回路２１は、通常時は、トランジスタ１７、１８をオンさせておくための制御信号ＣＮＴ１、ＣＮＴ、すなわちローレベルの制御信号ＣＮＴ１とハイレベルの制御信号ＣＮＴ２を出力している。また、検出回路２１は、入力パッド１１に印加されたサージ電流の初期に発生し得るオーバーシュートの期間にトランジスタ１８、１９をオフさせる制御信号ＣＮＴ１、ＣＮＴ２を出力する。すなわち、オーバーシュートの期間中、ハイレベルの制御信号ＣＮＴ１、ローレベルの制御信号ＣＮＴ２を出力する。

検出回路２１は、サージ電流の印加の開始から所定期間に亘ってハイレベルの制御信号ＣＮＴ１とローレベルの制御信号ＣＮＴ２を出力できればよい。この期間として、電源間保護回路１４が、サージ電流の印加の開始から、サージ電流を放電することができない期間よりも長い期間であればよい。例えば、検出回路２１は、ＣＭＤ検査規格に適合するための観点から、サージ電流の発生から１ｎｓ程度の間、ハイレベルの制御信号ＣＮＴ１およびローレベルの制御信号ＣＮＴ２を出力できればよい。

検出回路２１は、例えば図３に示す構成を有する。図３に示すように、検出回路２１は、ＲＣトリガ回路から構成される。電源電位線ＶＤＤには、キャパシタ４１の一端が接続されている。キャパシタ４１の他端は、抵抗素子４２の一端と接続されている。抵抗素子４２の他端は、共通電位線ＶＳＳと接続されている。キャパシタ４１と抵抗素子４２との接続ノードは、制御信号ＣＮＴ１を出力する端子として、トランジスタ１８のゲート端子と接続されている。キャパシタ４１と抵抗素子４２の接続ノードは、また、インバータ回路４３の入力端子に接続されている。インバータ回路４３の出力端子は、制御信号ＣＮＴ２を出力する端子として、トランジスタ１９のゲート端子と接続されている。インバータ回路４３には、電源電位線ＶＤＤ、共通電位線ＶＳＳから、電源電位ＶＤＤ、共通電位ＶＳＳがそれぞれ供給されている。

検出回路２１が、サージ電流の印加の開始から１ｎｓに亘ってトランジスタ１８、１９をオフさせるための制御信号ＣＮＴ１、ＣＮＴ２を出力するためには、キャパシタ４１の容量は例えば１ｐＦであり、抵抗素子４２の抵抗は例えば１００Ωとすることができる。

図３の検出回路２１は、このサージ電流の発生から１ｎｓ程度の時間に亘って、制御信号ＣＮＴ１をハイレベルとし、制御信号ＣＮＴ２をローレベルとすることが可能である。図３のような回路構成であれば、比較的小さな面積で、検出回路２１を実現することができる。

次に、図１のＥＳＤ保護回路の動作について、図３を参照しながら説明する。まず、常時、図３のキャパシタ４１の電源電位線側の端子には電源電位が印加されているため、この端子はハイレベルとなっている。このため、容量結合により、キャパシタ４１の抵抗素子側の端子は、ローレベルとなっている。よって、制御信号ＣＮＴ１、ＣＮＴ２は、それぞれローレベル、ハイレベルとなっている。この結果、図１のトランジスタ１８、１９はオンしている。

次に、共通電位線ＶＳＳの電位（共通電位）に対して正のサージ電流が入力パッド１１に印加された例について説明する。サージ電流がダイオード１２を介して流れることによって電源電位線ＶＤＤの電位が上昇する。この上昇した電位は、サージ電流の電位の変動に対して電源間保護回路１４の応答速度が速い場合は、電源間保護回路１４によって放電される。この結果、電源電位線ＶＤＤと共通電位線ＶＳＳとの間の電位差は、一定の値に保たれる。

一方、電源間保護回路１４の応答速度が遅い場合、入力パッド１１から印加されたサージ電流は放電されない。この結果、電源電位線ＶＤＤの電位の波形にオーバーシュートが発生するとともに、サージ電流は共通電位線ＶＳＳに流れ込む。

検出回路２１は、このオーバーシュートを検出して、ハイレベルの制御信号ＣＮＴ１とローレベルの制御信号ＣＮＴ２を出力する。より詳しくは、サージ電流の流入によって電源電位線ＶＤＤの電位が上昇する。この結果、抵抗素子４２を電流が流れて、キャパシタ４１と抵抗素子４２との接続ノードの電位が上昇してハイレベルとなる。よって、制御信号ＣＮＴ１がハイレベルとなり、制御信号ＣＮＴ２がローレベルとなる。

制御信号ＣＮＴ２がローレベルとなることによって、トランジスタ１９がオフし、トランジスタ１６のソース端子は、共通電位線ＶＳＳから切り離されてフローティングとなる。これにより、トランジスタ１９がオンしていたならばトランジスタ１６のソース・ゲート間に印加されていたはずの高電位が、トランジスタ１６のソース・ゲート間に印加されることが回避される。

なお、上記のように、トランジスタ１６の基板も、ソース端子と同じく、共通電位線と接続されている。このため、トランジスタ１６の基板とゲート端子との間にも、大きな電位が印加される。しかしながら、基板とゲート端子の間の耐圧は、ソース端子とゲート端子との間の耐圧より通常高い。このため、電源間保護回路１４が放電できなかった過電流に対する対策を施さなくとも、サージ電流によって、トランジスタ１６の基板とゲート端子との間の絶縁膜（ゲート絶縁膜）の破壊は起こりにくい。

ここまでの説明では、入力パッド１１に正の電位が印加された場合について述べている。しかしながら、負の電位が印加された場合も同様である。すなわち、サージ電流が電源間保護回路１４で放電しなかったことが検出されると、トランジスタ１５のソース端子が電源電位線ＶＤＤから切り離される。この結果、トランジスタ１５のソース・ゲート間に高電圧が印加されることが回避される。

半導体チップは、通常、複数の入力パッド１１を有している。そして、各入力パッド１１に対して、保護回路２が設けられる。しかしながら、同じ電源電位線ＶＤＤおよび共通電位線ＶＳＳを複数の保護回路２が共有している場合、複数の保護回路２が１つの検出回路２１を共有していてもよい。

図４には、そのような例が示されている。図４は、第１実施形態の保護回路を有する半導体チップの一部を概略的に示している。図４に示すように、半導体チップ５１上に複数の入力パッド１１が設けられる。そして、各入力パッド１１に対して、図１の保護回路２から検出回路２１を除いた回路２ａ、２ｂ、２ｃが設けられる。回路２ａ、２ｂ、２ｃは、電源電位線ＶＤＤおよび共通電位線ＶＳＳを共有している。また、各入力パッド用の１対のトランジスタ１８、１９の各ゲート端子に、１つの検出回路２１からの制御信号ＣＮＴ１、ＣＮＴ２がそれぞれ供給されている。もちろん、各入力パッド１１に対して図１の保護回路２が設けられていてもよい。

本発明の第１実施形態に係る保護回路によれば、ゲート端子が入力パッド１１と接続されるトランジスタ１５、１６の各ソース端子は、電源間保護回路１４が放電しきれない電流が保護回路２を流れる間、それぞれ電源電位線ＶＤＤ、共通電位線ＶＳＳから分離される。このため、電源間保護回路１４の動作が間に合わない急峻なサージ電流によって、トランジスタ１５、１６の、各ゲート端子と各ソース端子との間に高電圧が印加されることが回避される。このため、トランジスタ１５、１６の破壊を防ぐことができる。

（第２実施形態）
第２実施形態では、検出回路２１の構成が第１実施形態と異なる。

図５は、本発明の第２実施形態に係るＥＳＤ保護回路を概略的に示す回路図である。図５に示すように、入力イネーブル端子５１は、キャパシタ５２を介して共通電位線ＶＳＳと接続されている。また、入力イネーブル端子５１は、バッファ回路５３の入力端子と接続されている。バッファ回路５３は、例えば直列接続された偶数個（例えば２個）のインバータから構成することができる。

バッファ回路５３には、電源電位線ＶＤＤ１、共通電位線ＶＳＳから、電源電位、共通電位がそれぞれ供給されている。電源電位線ＶＤＤ１は、電源電位ＶＤＤから独立しており、また、図示せぬ電源回路等から一定の電源電位ＶＤＤ１を供給されている。電源電位ＶＤＤ１は電源電位ＶＤＤと比較して高い電圧を供給する電源線である。バッファ回路５３は、電源電位ＶＤＤ１をハイレベルとし、共通電位ＶＳＳをローレベルとする信号を出力する。

バッファ回路５３の出力端子は、ローレベルシフタ５４の入力端に接続されている。ローレベルシフタ５４には、電源電位線ＶＤＤ、共通電位線ＶＳＳから、それぞれ電源電位ＶＤＤ、共通電位ＶＳＳが供給されている。ローレベルシフタ５４は、入力端子に供給される信号の反転信号を、ローレベルシフタ５４に供給される電源電位のレベルへと変換した上で出力する機能を有する。すなわち、ローレベルシフタ５４は、電源電位ＶＤＤをハイレベルとし、共通電位ＶＳＳをローレベルとする信号を出力する。このような機能を有するあらゆる形態の構成を、ローレベルシフタとして用いることができる。

ローレベルシフタ５４の出力端子からは、制御信号ＣＮＴ１が取り出される。また、ローレベルシフタ５４の出力端子は、インバータ５５の入力端子と接続される。インバータ５５の出力端子からは、制御信号ＣＮＴ２が取り出される。

次に、第２実施形態の検出回路２１の動作について、図１および図５を参照して説明する。まず、通常時、入力イネーブル端子５１には、電源電位ＶＤＤ（すなわち、ハイレベル）が印加されている。このため、バッファ回路５３を介したローレベルシフタ５４の入力端には、ハイレベルの信号が供給されている。このため、ローレベルシフタの出力は、ローレベルとなり、この結果、制御信号ＣＮＴ１はハイレベルであり、制御信号ＣＮＴ２はローレベルである。したがって、図１のトランジスタ１８、１９はオンしている。

一方、入力パッド１１にサージ電流が印加されると、電源電位線ＶＤＤの電位が上昇する。電源電位線ＶＤＤの上昇によってローレベルシフタ５４の入力端の電位は上昇せず、ハイレベルを維持する。したがって、ローレベルシフタ５４の入力端子もハイレベルである。しかしながら、ローレベルシフタ５４の入力端子の電位は、サージ電流によって上昇した電源電位線ＶＤＤの電位に対して相対的にローレベルとなる。この結果、サージ電流にオーバーシュートが生じている間（電源間保護回路１４の放電が間に合わない間）、制御信号ＣＮＴ１はハイレベルとなり、制御信号ＣＮＴ２はローレベルとなる。よって、図１のトランジスタ１８、１９がオフして、トランジスタ１５、１６が、それぞれ電源電位線ＶＤＤ、共通電位線ＶＳＳから切り離される。

この後、サージ電流が放電されて電源電位線ＶＤＤの電位が元の状態に戻ると、再び制御信号ＣＮＴ１がローレベルとなり、制御信号ＣＮＴ２がハイレベルとなる。この結果、トランジスタ１８、１９がオンする。

第２実施形態に係るＥＳＤ保護回路によれば、第１実施形態と同じく、ゲート端子が入力パッド１１と接続されるトランジスタ１５、１６の各ソース端子は、電源間保護回路１４が放電できない電流が保護回路２を流れる間、電源電位線ＶＤＤ、共通電位線ＶＳＳから分離される。このため、第１実施形態と同じ効果を得られる。

（第３実施形態）
第３実施形態は、出力部に適用されるＥＳＤ保護回路に関する。

図６は、本発明の第３実施形態に係るＥＳＤ保護回路を概略的に示す回路図である。図６に示すように、出力パッド６１は、ダイオード１２のアノードとダイオード１３のカソードとの接続ノードに接続されている。出力パッド６１は、ｐ型ＭＯＳＦＥＴ６２の一端（ドレイン端子）と、ｎ型ＭＯＳＦＥＴ６３の一端（ドレイン端子）と接続される。トランジスタ６２の他端は、トランジスタ１８の一端（ドレイン端子）と接続されている。トランジスタ６３の他端は、トランジスタ１９の一端（ドレイン端子）と接続されている。出力パッド６１は、抵抗を介してトランジスタ６２の一端およびトランジスタ６３の一端と接続されていてもよい。トランジスタ６２、６３の各ゲート端子は、図示せぬプリバッファ回路の出力端子と接続されている。その他の構成は、第１実施形態と同じである。また、検出回路２１は、第１実施形態に記載の構成を有していてもよいし、第２実施形態の構成を有していてもよい。また、図４と同様に、複数の出力パッド６１のそれぞれに対して図３から検出回路２１が除かれた回路が設けられ、１つの検出回路２１が複数の回路によって共有されていてもよい。

動作も第１実施形態と同様である。概略を記載すると、通常時は、図３のキャパシタ４１の電源電位線側の端子には電源電位ＶＤＤが印加されているため、制御信号ＣＮＴ１、ＣＮＴ２は、それぞれローレベル、ハイレベルとなっている。この結果、図１のトランジスタ１８、１９はオンしている。

共通電位線ＶＳＳの電位に対して正のサージ電流が出力パッド６１に印加されると、電源電位線ＶＤＤの電位が上昇する。電源間保護回路１４の応答速度が遅い場合、出力パッド６１から印加されたサージ電流は放電されない。この結果、電源電位線ＶＤＤの電位の波形にオーバーシュートが発生するとともに、サージ電流は共通電位線ＶＳＳに流れ込む。

検出回路２１は、このオーバーシュートを検出して、ハイレベルの制御信号ＣＮＴ１とローレベルの制御信号ＣＮＴ２を出力する。この結果、トランジスタ１８、１９がオフして、トランジスタ６２、６２の各ソース端子は、電源電位線ＶＤＤ、共通電位線ＶＳＳから切り離される。

トランジスタ６２内にはｎｐｎ型のバイポーラトランジスタが形成されており、トランジスタ６３内にはｐｎｐ型のバイポーラトランジスタが形成されている。サージ電流が出力パッド６１に印加されると、これら各寄生バイポーラトランジスタの両端に高電圧が印加される。この結果、これらのバイポーラトランジスタが意図せずに動作して、トランジスタ６２、６３が破壊されることがある。

これに対して、本実施形態では、サージ電流によるオーバーシュート電圧が発生している間、トランジスタ６２、６３のソース端子は、それぞれ電源電位線ＶＤＤ、共通電位線ＶＳＳから切り離される。このため、オーバーシュート電圧がトランジスタ６３の両端に印加されることを防止できる。

なお、トランジスタ６３の基板も共通電位線と接続されているので、トランジスタ６３の基板とドレイン端子との間にもオーバーシュート電圧が印加される。しかしながら、基板とドレイン端子の間の耐圧は、ソース端子とゲート端子との間の耐圧より通常高いため、電源間保護回路１４が放電できなかった過電流に対する対策を施さなくとも、トランジスタ６３のソース端子とゲート端子との間の絶縁破壊は起こりにくい。

ここまでの説明では、入力パッド１１に正の電位が印加された場合について述べている。しかしながら、負の電位が印加された場合も同様である。すなわち、サージ電流が電源間保護回路１４で放電しなかったことが検出されると、トランジスタ６２のソース端子が電源電位線ＶＤＤから切り離される。この結果、トランジスタ６２のソース端子とゲート端子との間に高電圧が印加されることが回避される。

第３実施形態に係るＥＳＤ保護回路によれば、ドレイン端子が出力パッド６１と接続されるトランジスタ６２、６３の各ソース端子は、電源間保護回路１４が放電しきれない電流が保護回路３を流れる間、それぞれ電源電位線ＶＤＤ、共通電位線ＶＳＳから分離される。このため、電源間保護回路１４の動作が間に合わない急峻なサージ電流によって、トランジスタ６２、６３の両端に高電圧が印加されることが回避される。このため、トランジスタ６２、６３が、寄生バイポーラトランジスタが動作することによって、破壊されることを防ぐことができる。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

第１実施形態に係るＥＳＤ保護回路を概略的に示す回路図。電源間保護回路の例を示す回路図。検出回路の例を示す回路図。第１実施形態の保護回路を有する半導体チップの一部を概略的に示す図。第２実施形態に係るＥＳＤ保護回路を概略的に示す回路図。第３実施形態に係るＥＳＤ保護回路を概略的に示す回路図。

符号の説明

ＶＤＤ…電源電位線、ＶＳＳ…共通電位線、１…回路、２…ＥＳＤ保護回路、１１…入力パッド、１２、１３…ダイオード、１４…電源間保護回路、１５、１６、１８、１９…ＭＯＳＦＥＴ、２１…検出回路。

Claims

第１電源電位を供給され、内部回路と接続された第１電源電位端と、
前記内部回路と接続された基準電位端と、
前記第１電源電位端および前記基準電位端と接続された入力端子と、
前記第１電源電位端および前記基準電位端に印加された過電流を放電することによって前記第１電源電位端と前記基準電位端との間の電位差を所定値に保つ放電回路と、
ゲート端子が前記入力端子と接続された第１ｐ型ＭＯＳＦＥＴと、
前記第１ｐ型ＭＯＳＦＥＴと前記第１電源電位端との間に接続され、ゲートに第１制御信号が供給される第２ｐ型ＭＯＳＦＥＴと、
ゲート端子が前記入力端子と接続された第１ｎ型ＭＯＳＦＥＴと、
前記第１ｎ型ＭＯＳＦＥＴと前記基準電位端との間に接続され、ゲートに第２制御信号が供給される第２ｎ型ＭＯＳＦＥＴと、
前記第１電源電位端と前記基準電位端との間に接続され、前記第２ｐ型ＭＯＳＦＥＴをオンさせる前記第１制御信号と前記第２ｎ型ＭＯＳＦＥＴをオンさせる前記第２制御信号とを出力し続け、前記第１電源電位端と前記基準電位端との間の電位差が所定値からずれている間、前記第２ｐ型ＭＯＳＦＥＴをオフさせる前記第１制御信号と前記第２ｎ型ＭＯＳＦＥＴをオフさせる前記第２制御信号を出力する、検出回路と、
を具備することを特徴とするＥＳＤ保護回路。
前記検出回路は、
一端が前記第１電源電位端と接続された容量素子と、
他端が前記容量素子の他端と接続され、他端が前記基準電位端と接続され、他端から前記第１制御信号が取り出される抵抗素子と、
前記抵抗素子の他端の反転信号を前記第２制御信号として出力するインバータと、
を含むことを特徴とする請求項１に記載のＥＳＤ保護回路。
前記検出回路は、
制御信号入力端と、
前記制御入力端と前記基準電位端との間に設けられた容量素子と、
第２電源電位を有する第２電源電位端から供給された電位を用いて動作し、入力端が前記制御信号入力端と接続され、前記第２電源電位と前記基準電位とを用いて信号を出力するバッファと、
前記バッファの出力端の信号を前記第１電源電位と前記基準電位とを用いた信号に変換して出力端から前記第１制御信号として出力するレベルシフタと、
前記レベルシフタの前記出力端の反転信号を前記第２制御信号として出力するインバータと、
を含むことを特徴とする請求項１に記載のＥＳＤ保護回路。
電源電位を供給され、内部回路と接続された電源電位端と、
前記内部回路と接続された基準電位端と、
前記電源電位端および前記基準電位端と接続された出力端子と、
前記電源電位端および前記基準電位端に印加された過電流を放電することによって前記電源電位端と前記基準電位端との間の電位差を所定値に保つ放電回路と、
ゲート端子に第１信号を供給される第１ｐ型ＭＯＳＦＥＴと、
前記第１ｐ型ＭＯＳＦＥＴと前記第１電源電位端との間に接続され、ゲートに第１制御信号が供給される第２ｐ型ＭＯＳＦＥＴと、
ゲート端子に第２信号を供給される第１ｎ型ＭＯＳＦＥＴと、
前記第２ｐ型ＭＯＳＦＥＴと前記基準電位端との間に接続され、ゲートに第２制御信号が供給される第２ｎ型ＭＯＳＦＥＴと、
前記第１電源電位端と前記基準電位端との間に接続され、前記第２ｐ型ＭＯＳＦＥＴをオンさせる前記第１制御信号と前記第２ｎ型ＭＯＳＦＥＴをオンさせる前記第２制御信号とを出力し続け、前記第１電源電位端と前記基準電位端との間の電位差が所定値からずれている間、前記第２ｐ型ＭＯＳＦＥＴをオフさせる前記第１制御信号と前記第２ｎ型ＭＯＳＦＥＴをオフさせる前記第２制御信号を出力する、検出回路と、
を具備することを特徴とするＥＳＤ保護回路。