JPS63289833A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS63289833A JPS63289833A JP12422287A JP12422287A JPS63289833A JP S63289833 A JPS63289833 A JP S63289833A JP 12422287 A JP12422287 A JP 12422287A JP 12422287 A JP12422287 A JP 12422287A JP S63289833 A JPS63289833 A JP S63289833A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- cell
- cell rows
- integrated circuit
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000000034 method Methods 0.000 abstract description 7
- 230000010354 integration Effects 0.000 abstract description 4
- 239000012141 concentrate Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000002250 progressing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路装置に関するものである。
従来の技術
ＬＳＩ技術の進歩に伴い、ＬＳＩ高集積化、複雑化して
きており、電子計算機２用いた設計の自動化が進められ
ている。
きており、電子計算機２用いた設計の自動化が進められ
ている。
従来のレイアウト自動化方式では、セルを基本単位とし
て、セルを横方向に並べたセル列を縦方向に複数個列配
置したモデルにおいて、最適なセルの配置と最適なセル
間の配線を、計算機を用いて行う方式が用いられている
。
て、セルを横方向に並べたセル列を縦方向に複数個列配
置したモデルにおいて、最適なセルの配置と最適なセル
間の配線を、計算機を用いて行う方式が用いられている
。
従来のレイアウト自動化方式で用いられているセル列の
配置構造図の一例を、第３図に示す。図中、３１１〜３
１４は、セルの集合であるセル列である。３２１〜３２
４は、チップ外部との信号の授受に携わる入出力専用の
セル列（以後Ｉ１０セル列と呼ぶ）である。３３１〜３
３了は、信号配線の走る配線領域（以後チャネルと呼ぶ
）である。３４１，３４２は、セル列を構成する基本セ
ルである。第４図は、第３図の例で用いられている基本
セルの構造図である。計算機を利用する集積回路設計に
おいては、電源端子は第４図に示すようにセルの外枠４
１の左、石岡垂直辺の上、下部に設けるようにしている
。４２１，４２２゜４２３．４２４がその電源端子で、
集積回路がＣＭＯＳ０場合は４２１．４２２カー）−５
Ｖノ’４源端子、４２３．４２４が０■の電源端子とな
る。このようなセルを多数個水平方向に並べてセル列を
形成するのであるが、この際、隣接するセルの上部の電
源端子同士および下部の電源端子同士が重なり合うよう
に配置することにより電源配線を容易にしていた。
配置構造図の一例を、第３図に示す。図中、３１１〜３
１４は、セルの集合であるセル列である。３２１〜３２
４は、チップ外部との信号の授受に携わる入出力専用の
セル列（以後Ｉ１０セル列と呼ぶ）である。３３１〜３
３了は、信号配線の走る配線領域（以後チャネルと呼ぶ
）である。３４１，３４２は、セル列を構成する基本セ
ルである。第４図は、第３図の例で用いられている基本
セルの構造図である。計算機を利用する集積回路設計に
おいては、電源端子は第４図に示すようにセルの外枠４
１の左、石岡垂直辺の上、下部に設けるようにしている
。４２１，４２２゜４２３．４２４がその電源端子で、
集積回路がＣＭＯＳ０場合は４２１．４２２カー）−５
Ｖノ’４源端子、４２３．４２４が０■の電源端子とな
る。このようなセルを多数個水平方向に並べてセル列を
形成するのであるが、この際、隣接するセルの上部の電
源端子同士および下部の電源端子同士が重なり合うよう
に配置することにより電源配線を容易にしていた。
発明が解決しようとする問題点
このようなセル列を縦方向に複数個列配置したレイアウ
ト設計方式においては、チャネル中央部に配線が巣申し
、チャネル＠（配線トランク数）が広がシ、全体として
面積が大きくなったり未結線の問題が発生し、集積度や
信頼性の向上を妨げるという問題点を有していた。
ト設計方式においては、チャネル中央部に配線が巣申し
、チャネル＠（配線トランク数）が広がシ、全体として
面積が大きくなったり未結線の問題が発生し、集積度や
信頼性の向上を妨げるという問題点を有していた。
第３図で、セル列３１１の基本セル３４１から、セル列
３１４０基本セル３４２への配線要求があったときの配
線経路について説明する。最短経路の配Ｍ’を行おうと
すると、配線の混雑するチャネル中央部に配線を通さな
ければならない。したがって、チャネル幅が広がり、全
体として面積が大きくなってしまう。あるいは、チャネ
ル幅が固定されているゲートアレイ方式の半導体集積回
路装置では、未結線の問題が発生することがある。
３１４０基本セル３４２への配線要求があったときの配
線経路について説明する。最短経路の配Ｍ’を行おうと
すると、配線の混雑するチャネル中央部に配線を通さな
ければならない。したがって、チャネル幅が広がり、全
体として面積が大きくなってしまう。あるいは、チャネ
ル幅が固定されているゲートアレイ方式の半導体集積回
路装置では、未結線の問題が発生することがある。
本発明は、かかる点に鑑みてなされたもので、簡単な構
成で、チャネル中央部に配線が集中したり、未納縁の問
題が発生することを防ぎ、集積度の高い半導体集積回路
装置を提供することを目的としている。
成で、チャネル中央部に配線が集中したり、未納縁の問
題が発生することを防ぎ、集積度の高い半導体集積回路
装置を提供することを目的としている。
問題点を解決するだめの手段
本発明は上記目的を達成するため、複数の基本セルから
なる同心円状のセル列ヲ俵数個配列形成し、前記セル列
に、円周方向と半径方向の２方向の配線を施して所望の
機能回路１＝成するようにした半導体集積回路装置であ
る。
なる同心円状のセル列ヲ俵数個配列形成し、前記セル列
に、円周方向と半径方向の２方向の配線を施して所望の
機能回路１＝成するようにした半導体集積回路装置であ
る。
作 用
本発明は上記した構成により、チャネル中央部に配線が
集中し、チャネル幅（配線トラック数）が広がシ、全体
として面積が大きくなったシ、未結線の問題が発生する
ことを防ぎ、集積度の高いレイアウト方式を提供するこ
とができる。
集中し、チャネル幅（配線トラック数）が広がシ、全体
として面積が大きくなったシ、未結線の問題が発生する
ことを防ぎ、集積度の高いレイアウト方式を提供するこ
とができる。
実施例
まず、第１図を用いて本発明の詳細な説明する。
第１図は、本発明の一芙施例における同心円状のセル列
の配（を構造図である。図中、１１１，１１２はセルの
集合であるセル列である。１２はＩ１０セル列である。
の配（を構造図である。図中、１１１，１１２はセルの
集合であるセル列である。１２はＩ１０セル列である。
１３１〜１３３はチャネルである。
１４１．１４２はセル列を構成する基本セルである。第
２図は、第１図の実施例で用いられている、基本セルの
構造図である。図中、２１１，２１２はセルの外枠、２
２１〜２２６は、昭端子、２３１゜２３２は電源線、２
４１〜２４８は入出力信号線端子、２５１〜２５４はフ
ィードスル一端子、２６１゜２６２はフィードスルー線
である。
２図は、第１図の実施例で用いられている、基本セルの
構造図である。図中、２１１，２１２はセルの外枠、２
２１〜２２６は、昭端子、２３１゜２３２は電源線、２
４１〜２４８は入出力信号線端子、２５１〜２５４はフ
ィードスル一端子、２６１゜２６２はフィードスルー線
である。
次に、第１図で、セル列１１１の基本セル１４１から、
基本セル１４２への配線要求があったときの配＠経路に
ついて説明する。同心円状のセル列配置においては、各
チャネルの配線混雑度が均等化されているので、様々な
経路の最短経路配線を行うことができる。
基本セル１４２への配線要求があったときの配＠経路に
ついて説明する。同心円状のセル列配置においては、各
チャネルの配線混雑度が均等化されているので、様々な
経路の最短経路配線を行うことができる。
発明の効果
以上述べてきたように、本発明によれば、複数の基本セ
ルからなるセル列を複数個配列形成し、必要な配線を施
して所望の機能回路を構成する半導体集積回路装置にお
いて、きわめて容易にチャネル中央部に配線が集中し、
チャネル幅（配線トラック数）が広が９、全体として面
積が大きくなった９、未結線の問題が発生することを防
ぐことができ、集積度や信頼性の向上が期待できるので
、実用上きわめて有用である。また、ウェハースクール
の大規模なＬＳＩを用意に設計することが可能である。
ルからなるセル列を複数個配列形成し、必要な配線を施
して所望の機能回路を構成する半導体集積回路装置にお
いて、きわめて容易にチャネル中央部に配線が集中し、
チャネル幅（配線トラック数）が広が９、全体として面
積が大きくなった９、未結線の問題が発生することを防
ぐことができ、集積度や信頼性の向上が期待できるので
、実用上きわめて有用である。また、ウェハースクール
の大規模なＬＳＩを用意に設計することが可能である。
第１図は本発明の実施例における、同心円状のセル列の
配置構造図、第２図は第１図の例で用いられている基本
セルの構造図、第３図は従来のレイアウト自動化方式で
用いられているセル列の配置構造図、第４図は第３図の
例で用いられている基本セルの構造図である。 １１１．１１２・・・・・・セル列、１２・・・・・・
Ｉ１０セル列、１３１〜１３３・・・・・・チャネル、
１４１，１４２・・・・・・基本セル、２１１，２１２
・・・・・・外枠、２２１〜２２６・・・・・・電源端
子、２３１．２３２・・・・・・電源線、２４１〜２４
８・・・・・・入出力信号線端子、２５１〜２６４・・
・・・・フィードスル一端子、２６１．２６２・・・・
・・フィードスルー線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／２
−−− ｒ１０℃ル列 ／１１．１！？−−−ｔル列 Ｚ７１．Ｚ７Ｚ −一一タトネ管 ？２７〜２２ｂ−−−電源皇子 ？３１．２３２−ｆｉ濡職 ３７１〜３１４−−−’ＣＣ判 別２１−３２４−−１１０てル列 第 ３ 図 ３３１〜３３１−ｍ−
チャネル３４Ｌ３４２−一一基Ｘでル
配置構造図、第２図は第１図の例で用いられている基本
セルの構造図、第３図は従来のレイアウト自動化方式で
用いられているセル列の配置構造図、第４図は第３図の
例で用いられている基本セルの構造図である。 １１１．１１２・・・・・・セル列、１２・・・・・・
Ｉ１０セル列、１３１〜１３３・・・・・・チャネル、
１４１，１４２・・・・・・基本セル、２１１，２１２
・・・・・・外枠、２２１〜２２６・・・・・・電源端
子、２３１．２３２・・・・・・電源線、２４１〜２４
８・・・・・・入出力信号線端子、２５１〜２６４・・
・・・・フィードスル一端子、２６１．２６２・・・・
・・フィードスルー線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／２
−−− ｒ１０℃ル列 ／１１．１！？−−−ｔル列 Ｚ７１．Ｚ７Ｚ −一一タトネ管 ？２７〜２２ｂ−−−電源皇子 ？３１．２３２−ｆｉ濡職 ３７１〜３１４−−−’ＣＣ判 別２１−３２４−−１１０てル列 第 ３ 図 ３３１〜３３１−ｍ−
チャネル３４Ｌ３４２−一一基Ｘでル
Claims (1)
- 複数の基本セルからなる同心円状のセル列を複数個配列
形成し、前記セル列に、円周方向と半径方向の２方向の
配線を施して所望の機能回路を構成することを特徴とす
る半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12422287A JPS63289833A (ja) | 1987-05-21 | 1987-05-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12422287A JPS63289833A (ja) | 1987-05-21 | 1987-05-21 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63289833A true JPS63289833A (ja) | 1988-11-28 |
Family
ID=14880014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12422287A Pending JPS63289833A (ja) | 1987-05-21 | 1987-05-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63289833A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210854A (ja) * | 1988-06-29 | 1990-01-16 | Hitachi Ltd | 半導体装置 |
-
1987
- 1987-05-21 JP JP12422287A patent/JPS63289833A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210854A (ja) * | 1988-06-29 | 1990-01-16 | Hitachi Ltd | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63137A (ja) | 配線領域決定処理装置 | |
| JPH02177345A (ja) | 半導体集積回路装置 | |
| JPS63308343A (ja) | 半導体集積回路 | |
| JPS63139A (ja) | マスタ−スライス方式のゲ−トアレ−半導体集積回路装置 | |
| JPS63289833A (ja) | 半導体集積回路装置 | |
| JPH09185641A (ja) | 標準セルの配置設計法 | |
| JPH0329182B2 (ja) | ||
| JPH02201958A (ja) | ゲートアレイ方式の半導体集積回路装置 | |
| JPS63254744A (ja) | 半導体集積回路装置 | |
| JPH01125846A (ja) | マスタースライス方式集積回路装置 | |
| JPS58200570A (ja) | 半導体集積回路装置 | |
| JPH08161891A (ja) | 標準セルおよびレイアウト設計装置 | |
| JP2682423B2 (ja) | Ｌｓｉの複数線幅の配線方法 | |
| JPH01205547A (ja) | 半導体集積回路装置 | |
| JPH0555375A (ja) | Ｃｍｏｓ−ｌｓｉのセルのレイアウト方法 | |
| JPS601844A (ja) | 半導体集積回路装置 | |
| JPH03147349A (ja) | マスタースライス方式の半導体集積装置 | |
| JPH02205342A (ja) | 機能ブロック上を通過する配線の配線方法 | |
| JPH03116868A (ja) | 半導体集積回路装置 | |
| JPS6226186B2 (ja) | ||
| JPH0286145A (ja) | 半導体集積回路 | |
| JPH04196474A (ja) | 集積回路のセルのレイアウト方法 | |
| JPS62293641A (ja) | 集積回路装置 | |
| JPH04324678A (ja) | 半導体集積回路装置 | |
| JPS63241952A (ja) | 半導体装置 |