KR100225987B1 - 반도체 장치 - Google Patents
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Abstract
본 발명은 셀의 비대화를 방지하고, 또한 전원 핀수의 증가를 억제하여, 구성의 소형화를 달성할 수 있는 2개의 다른 고위 전원전압을 사용하는 반도체 장치를 제공한다.
본 발명은 입력버퍼의 I/O셀에 내부회로에서 사용되지 않는 제 2 전원전압을 공급하는 제 2 전원배선(1H)을 구비한 셀(I2H)과 구비하고 있지 않은 셀(I1L, I2L)을 설치하고, 제 1 전원전압을 받는 전원셀에 제 2 전원배선을 구비한 셀(V2H)과 구비하고 있지 않은 셀(V1L)을 설치하며, 기준 전원전압을 받는 기준 전원셀에 제 2 전원배선을 구비한 셀(V2G)과 구비하고 있지 않은 셀(V1G)을 설치하여, 제 2 전원배선을 구비한 셀을 집중하여 배치하도록 구성된다.
Description
본 발명은 2개의 다른 고위 전원전압을 사용하는 스탠다드셀 또는 게이트어레이 방식을 이용한 반도체 장치에 관한 것이며, 특히 반도체 장치의 내부회로의 동작전압과는 다른 전압의 신호가 다른 반도체 장치와의 인터페이스를 위해서 필요하게 되는 반도체 장치에 관한 것이다.
스탠다드셀 또는 게이트어레이 방식을 이용한 반도체칩의 내부가 예컨대 5V의 전원전압으로 동작하여(이하, 3V 또는 5V의 전원전압으로 동작한다고 하는 경우에는 저위측의 전원전압(0V)을 생략하고 있는 것으로 한다), 0V 부근의 신호를 L(로우)의 논리레벨, 5V 부근의 신호를 H(하이)의 논리레벨로 하고 있는 반도체칩이 예컨대 3V의 전압을 전원으로 하여, 0V 부근의 신호를 L의 논리레벨, 3V 부근의 신호를 H의 논리레벨로 하고 있는 반도체칩에 5V의 H 논리레벨을 출력하면, 3V의 전압을 전원으로 하는 반도체칩의 최대 인가전압을 넘어 버리는 경우가 있기 때문에, 어떠한 방식으로 5V의 H 논리레벨을 3V의 H 레벨로 변환할 필요가 있다.
또, 3V로 동작하여, 0V 부근의 신호를 L의 논리레벨, 3V 부근의 신호를 H의 논리레벨로 하는 반도체칩의 경우에는 다른 반도체칩과의 사이의 신호에 노이즈가 가해지고 오동작이 염려될 때에는 H의 논리레벨을 5V 부근의 신호로서 노이즈에 대한 내성을 높이는 경우가 있으며, 이 경우에는 H의 레벨을 5V 부근의 신호로서 출력한다.
이와 같이, 신호의 논리레벨을 변환하는 수법으로는 반도체칩이 탑재되는 회로기판 상에 전용의 레벨 컨버터를 설치하여, 본체의 반도체칩은 단일전원으로 동작시키는 방법이 있는데, 변환회로를 반도체칩 내에 구비하도록 하면 회로기판을 소형화할 수 있다.
신호의 논리레벨을 변환하는 구성으로서는 예컨대 도 5 또는 도 6에 나타내는 I/O셀이 이용된다.
도 5는 0V와 3V의 전원으로 동작하는 내부회로와 외부 사이의 신호를 인터페이스하는 I/O셀의 구성을 나타내는 도면이다.
도 5에 있어서, 도 5a에 나타내는 I/O셀은 내부회로와 같은 3V의 전원전압을 이용하여, 내부회로의 하이레벨의 신호를 내부회로와 같은 3V의 하이레벨의 신호로 출력하는 출력버퍼이며, 도 5b에 나타내는 I/O셀은 출력의 하이레벨과 같은 5V의 전원전압을 이용하여, 내부회로의 3V의 하이레벨의 신호를 5V의 하이레벨의 신호로 변환하여 출력하는 출력버퍼이며, 도 5c에 나타내는 I/O셀은 내부회로와 같은 3V의 전원전압을 이용하여, 외부로부터 부여되는 3V의 하이레벨의 신호를 내부회로와 같은 3V의 하이레벨의 신호로 입력하는 입력버퍼이며, 도 5d에 나타내는 I/O 셀은 3V 및 5V의 2개의 다른 전원전압을 이용하여, 외부로부터 부여되는 5V의 하이레벨의 신호를 내부회로와 같은 3V의 하이레벨의 신호로 변환하여 입력하는 입력버퍼이며, 도 5e에 나타내는 I/O셀은 내부회로와 같은 3V의 전원전압을 이용하여, 외부로부터 부여되는 5V의 하이레벨의 신호를 내부회로와 같은 3V의 신호로 변환하는 입력하는 입력버퍼이다.
도 6은 0V와 5V의 전원으로 동작하는 내부회로와 외부 사이의 신호를 인터페이스하는 I/O셀의 구성을 나타내는 도면이다.
도 6에 있어서, 도 6a에 나타내는 I/O셀은 내부회로와 같은 5V의 전원전압을 이용하여, 내부회로와 같은 3V의 하이레벨의 신호를 출력하는 출력버퍼이며, 도 6b에 나타내는 I/O셀은 3V 및 5V의 2개의 다른 전원전압을 이용하여, 내부회로의 5V의 하이레벨의 신호를 3V의 하이레벨의 신호로 변환하여 출력하는 출력버퍼이며, 도 6c에 나타내는 I/O셀은 내부회로와 같은 5V의 전원전압을 이용하여, 외부로부터 부여되는 3V 또는 5V의 하이레벨의 신호를 5V의 신호로 변환하여 입력하는 입력버퍼이며, 도 6d에 나타내는 I/O 셀은 3V와 5V의 2개의 다른 전원전압을 이용하여, 외부로부터 부여되는 3V의 하이레벨의 신호를 5V의 신호로 변환하여 입력하는 입력버퍼이다.
이와 같은 I/O셀에 대해서, 종래에는 도 7의 패턴 레이아웃에 나타내는 방법을 이용하여 전원을 공급하고 있었다.
도 7에 나타내는 방법에 있어서, 내부회로가 예컨대 3V의 전원전압으로 동작하고, 출력버퍼에 하이레벨을 3V로 출력하는 단자와 5V로 출력하는 단자가 있다고 하자. 모든 I/O셀(100)은 제 2 배선층으로 이루어지는 0V(GND), 5V, 3V의 3개의 전원배선(101)(101G, 101H, 101L)을 지니고 있다. 각각의 전원배선(101)은 인접하는 I/O셀(100)의 동종의 전원배선과 접속되며, 반도체칩(102)의 주위에 배치되어 있는 I/O셀(100)과, 외부로부터 각각의 전원배선에 전원전압을 공급하는 전원셀(103)(103G, 103H, 103L)로 이루어지는 I/O셀열의 위를 반도체칩(102)의 단에서 단까지 도중에 끊기는 일 없이 접속되어 있다. 각 I/O셀(100)에는 외부로부터 본딩패드(104)에 부여되는 전원전압이 GND의 전원셀(103G)에서부터 전원배선(101G)를 통해, 5V의 전원셀(103H)에서부터 전원배선(101H)을 통해, 3V의 전원셀(103L)에서부터 전원배선(101L)을 통해 각각 공급된다.
이 제 2 배선층의 전원배선(101)은 I/O셀(100) 사이에서의 접속부에 단차가 생기면 그 부분의 폭이 가늘어져, 다른 부분이 굵게 되어 있더라도 그 부분에서 전류용량이 제한되어, 전원셀(103)에서부터 I/O셀(100)로 공급할 수 있는 전류가 적어져 버린다. 이것을 피하기 위해서, 전원배선(103)에 단차가 생기지 않도록 반도체칩(102)의 각변을 따라서 배치되어 있는 I/O셀(100) 및 전원셀(103) 사이에서 이 전원배선(103)의 위치와 폭을 맞추어, 단차가 생기지 않도록 하고 있다.
즉, 미리 각 셀의 형상(패턴)을 작성해 두는 스탠다드셀 방식이나 게이트어레이 방식에 있어서는 I/O셀의 열방향에 대해서, 모든 I/O셀의 제 2 배선층의 폭과 위치를 맞추어 두면, 임의 종류의 I/O셀을 임의 위치에 두더라도 제 2 배선층의 전원배선이 도중에 끊기거나, 단차가 생겨서 전류용량이 감소되어 버리는 일이 없어진다. 이렇게 함으로써, 제 2 배선층으로 흘리는 전류의 용량을 유지하고 있었다.
그러나, 도 7에 나타내는 방식에서는 I/O셀(100) 상에, 제 2 배선층의 GND의 전원배선(101G)과 3V의 전원배선(101L) 및 5V의 전원배선(101H)의 3종류의 전원배선을 지닌다. 이 방식에서는 미리 3V와 5V의 전원배선(101L, 101H)의 폭이 결정되어 있기 때문에, 대부분의 셀이 5V의 전원전압을 사용하지 않는 I/O셀(100)이라고 하더라도, 어느 폭의 5V의 전원배선(101H)을 제 2 배선층에 지니기 때문에 낭비가 생긴다.
따라서, 미리 5V 전원을 사용하는 I/O셀(100)의 종류나 배치를 알고서 I/O셀(100)의 형상을 설계한다면, 그 종류나 비율을 기초로 하여 제 2 배선층의 전원배선의 폭을 최적화하여 설계할 수 있다.
그러나, 스탠다드셀 방식이나 게이트어레이 방식에서는 반도체칩을 설계할 때마다 셀의 설계도 매회 하는 것이 아니라, 한번 설계한 셀을 몇개나 되는 반도체칩에 사용하기 때문에, 어떤 칩에서의 사용셀의 종류나 배치를 알고 있다고 해도 다른 반도체칩에 사용했을 때에도 최적화된다고는 할 수 없다.
즉, 어느 설계의 칩에 있어서는 3V 전원과 5V 전원의 I/O셀의 소비전류의 비율을 기초로, GND, 3V, 5V의 제 2 배선층의 전원배선의 폭을 결정하여도, 같은 I/O셀을 사용하는 다른 설계의 칩에 있어서는 3V 전원의 배선폭이 부족하고, 5V 전원의 배선폭이 과잉이 되는 경우가 있다. 이러한 경우에는 3V의 전원셀을 추가하여 부족분을 보충해야만 한다.
전원셀의 전류용량이 부족하여도 I/O셀 상의 전원배선의 전류용량에 여유가 있는 경우에는 전원셀 배치의 제한은 적기 때문에 전원셀을 2개 늘어놓아 배치하여, 전원셀의 전류용량의 부족을 보충하는 것도 가능하다. 이렇게 하면, 반도체칩을 패키지에 밀봉할 때에 인접하는 2개의 같은 종류의 전원셀을 반도체칩과 회로기판 상의 배선을 접속하는 동일한 리드프레임에 접속할 수 있다. 이 때문에, 패키지의 핀수가 증가하는 일은 없다.
그러나, 전원셀의 용량이 문제가 아니라, I/O셀 상의 전원배선의 예컨대 3V의 전원배선의 폭이 충분하지 않은 경우에는 전원셀을 추가하지 않으면 안되는 점은 상기한 바와 같은데, 더욱이 전원셀을 분산하여 배치하고, I/O셀 상의 전원배선에 흐로는 전류를 분산시키어, 허용되는 전류밀도 이상의 전류를 집중하지 않도록 해야 한다. 이 경우에는 추가한 전원셀은 인접하여 배치되지 않기 때문에, 전원셀은 상기한 것과 같이 1 개의 리드프레임에 접속할 수 없으며, 추가한 전원셀에 전용의 리드프레임도 1 개 추가해야만 한다.
이러한 경우에, 패키지의 핀에 여우가 있어서, 리드프레임이 여분이 있는 경우에는 문제가 없지만, 핀수에 여우가 없는 경우에는 핀수가 보다 많은 패키지로 변경해야만 하며, 사용 신호수를 삭감하여 그것을 추가전원으로 할당하지 않으면 안된다.
한편, 이러한 일이 발생하지 않도록 하기 위해서 GND와 3V와 5V의 전원배선을 굵게 하여 I/O셀을 설계하면, I/O셀의 사이즈가 비대화되어 버려서, 칩사이즈의 증대를 초래하게 된다.
스탠다드셀 방식 혹은 게이트어레이 방식의 반도체 장치에 있어서의 전원배선에 관한 종래의 기술로서는 예컨대 특허공개 평3 - 263854호 공보 또는 특허공개 평3 - 129826호 공보에 기재되어 있는 것이 있다.
특허공개 평3 - 263854호 공보에는 개개의 기본셀에 병행하여 설치된 복수의 제 1 전원라인의 전부 또는 일부에, 그 배선폭을 넓게 형성한 부분을 설치함으로써, 전원라인의 강화를 꾀하여 신뢰성의 저하를 초래하지 않고서 전류의 공급량을 늘리는 발명이 기재되어 있다.
한편, 특허공개 평3 - 129828호 공보에는 전원배선의 배선피치 또는 배선폭을 변화시켜서 배치함으로써 전하의 부분적인 집중을 적게 하고, 하드매크로의 주회(周回) 전원배선의 배선폭을 가늘게 할 수 있도록 한 발명이 기재되어 있다.
이상 설명한 바와 같이, 2개의 다른 고위 전원전압을 사용하는 스탠다드셀 방식 혹은 게이트어레이 방식의 종래의 반도체 장치에 있어서, 소비전류에 비해 전원배선의 배선폭이 가는 경우에는 I/O셀열의 사이에 전원셀을 분산 배치하여 전원배선에 있어서의 전류의 집중을 피하도록 해야만 한다. 그러나, 이러한 경우에는 전원셀에 접속되는 리드프레임의 개수가 증가하여, 패키지의 대형화를 초래하고 있었다.
한편, 이것을 피하기 위해서, 전원배선의 배선폭을 굵게 하면, 전원배선의 배선폭에 따라서 I/O셀 및 전원셀도 비대화하여, 반도체 장치의 전체적 구성의 대형화를 초래하고 있었다.
그래서, 본 발명은 상기한 문제점을 고려하여 I/O셀의 비대화를 방지하고, 또한 전원 핀수의 증가를 억제하여, 구성의 소형화를 달성할 수 있는 2개의 다른 고위 전원전압을 사용하는 반도체 장치를 제공하는 데에 그 목적이 있다.
도 1은 청구항1에 기재한 발명의 한 실시형태에 따른 반도체 장치의 요부구성을 나타내는 도면.
도 2는 도 1에 나타내는 구성을 포함하는 반도체 장치의 구성을 나타내는 도면.
도 3은 청구항2, 3 또는 청구항4에 기재한 발명의 한 실시형태에 따른 반도체 장치의 구성을 나타내는 도면.
도 4는 청구항5에 기재한 발명의 한 실시형태에 따른 반도체 장치의 구성을 나타내는 도면.
도 5는 도 1∼도 4에 나타내는 반도체 장치의 I/O셀의 회로구성을 나타내는 도면.
도 6은 도 1∼도 4에 나타내는 반도체 장치의 I/O셀의 회로구성을 나타내는 도면.
도 7은 종래의 반도체 장치의 요부구성을 나타내는 도면.
도면의주요부분에대한부호의설명
1G, 1G2, 1L, 1L2, 1H, 12G, 1Ha, 1Hb : 전원배선
I1L, I2L, I2H, 01L, 02H : I/O셀
V1G, V2G, V1L, V2L, V2H : 전원셀
2 : 본딩패드
3 : 반도체칩
4 : 회로셀
5 : 제 1 전원단자
6 : 제 1 전원배선
7, 11 : 접속점
8 : 기준 전원전압단자
9 : 기준 전원배선
10 : 배선
12, 13 : 셀간 접속셀
16 : 경계 접속셀
상기한 목적을 달성하기 위해서, 청구항1에 기재한 발명은 장치의 주변을 따라서 배열되며, 기준의 전원전압 및 제 1 전원전압으로 동작하는 내부회로와 장치 외부와의 사이에서 신호의 레벨변환을 포함하여 인터페이스하는 I/O셀과, 이 I/O셀에 인접하여 배치되며, 외부로부터 부여되는 전원전압을 상기 I/O셀에 공급하는 전원셀을 지니고, 상기 I/O셀은 기준의 전원전압과 제 1 전원전압으로 동작하며, 기준의 전원전압을 공급하는 기준 전원배선 및 제 1 전원전압을 공급하는 제 1 전원배선을 구비한 제 1 형식의 입력버퍼와, 기준의 전원전압과 제 1 전원전압으로 동작하며, 상기 기준 전원배선과 제 1 전원배선 및 제 제 2 전원전압을 공급하는 제 2 전원배선을 구비한 제 2 형식의 제 1 입력버퍼와, 기준의 전원전압과 제 1 및 제 2 전원전압으로 동작하며, 상기 기준 전원배선과 제 1 전원배선 및 제 2 전원배선을 구비한 제 2 형식의 제 2 입력버퍼와, 기준의 전원전압과 제 1 전원전압으로 동작하며, 상기 기준 전원배선 및 제 1 전원배선을 구비한 제 1 형식의 출력버퍼와, 기준의 전원전압과 제 1 및 제 2 전원전압으로 동작하며, 상기 기준 전원배선과 제 1 전원배선 및 제 2 전원배선을 구비한 제 2 형식의 출력버퍼로 이루어지며, 상기 전원셀은 기준 전원전압의 공급을 받고, 상기 기준 전원배선과 제 1 전원배선을 구비한 제 1 형식의 기준 전원셀과, 기준 전원전압의 공급을 받고, 상기 기준 전원배선과 제 1 전원배선 및 제 2 전원배선을 구비한 제 2 형식의 기준 전원셀과, 제 1 전원전압의 공급을 받고, 상기 기준 전원배선과 제 1 전원배선을 구비한 제 1 형식의 전원셀과, 제 1 전원전압의 공급을 받고, 상기 기준 전원배선과 제 1 전원배선 및 제 2 전원배선을 구비한 제 2 형식의 제 1 전원셀과, 제 2 전원전압의 공급을 받고, 상기 기준 전원배선과 제 1 전원배선 및 제 2 전원배선을 구비한 제 2 형식의 제 2 전원셀로 이루어지며, 인접하는 상기 I/O셀 또는 상기 전원셀은 동종의 전원전압을 공급하는 전원배선이 접속되며, 접속된 전원배선을 통해 상기 전원셀에 공급된 전원전압이 상기 I/O셀에 공급되고, 상기 제 2 형식의 입력버퍼 및/또는 출력버퍼와 상기 제 2 형식의 전원셀이 집중하여 배열되어 구성된다.
청구항2에 기재한 발명은 청구항1에 기재한 반도체 장치에 있어서, 장치의 주변을 따라서 배열된 상기 I/O셀 및 전원셀과 상기 내부회로와의 사이에, 제 2 기준 전원배선을 설치하고, 상기 I/O셀은 상기 기준 전원배선과 상기 제 2 기준 전원배선을 접속하는 배선을 구비하며, 상기 내부회로에 있어서의 제 1 전원전압을 공급하는 전원배선은 상기 I/O셀 및 전원셀의 상기 제 1 전원배선에 접속되고, 상기 내부회로에 있어서의 기준 전원전압을 공급하는 전원배선은 상기 제 2 기준 전원배선에 접속되어 구성된다.
청구항3에 기재한 발명은 청구항1 또는 청구항2의 반도체 장치에 있어서, 한쪽 변의 경계부에 상기 기준 전원배선과 상기 제 1 및 제 2 전원배선이 접하고, 다른쪽 변의 경계부에 상기 기준 전원배선과 상기 제 1 전원배선이 접하며, 상기 제 2 형식의 출력버퍼 또는 상기 제 2 형식의 입력버퍼 혹은 상기 제 2 형식의 전원셀과 상기 제 1 형식의 출력버퍼 또는 상기 제 1 형식의 입력버퍼 혹은 상기 제 1 형식의 전원셀과의 사이에 배치되어, 인접하는 동종의 전원배선을 접속하는 경계 접속셀과, 상기 기준 전원배선과 상기 제 1 전원배선이 형성되며, 상기 제 1 형식의 출력버퍼 또는 상기 제 1 형식의 입력버퍼 혹은 상기 제 1 형식의 전원셀과 상기 제 1 형식의 출력버퍼 또는 상기 제 1 형식의 입력버퍼 혹은 상기 제 1 형식의 전원셀과의 사이에 배치되어, 인접하는 동종의 전원배선을 접속하는 제 1 형식의 셀간 접속셀과, 상기 기준 전원배선과 상기 제 1 및 제 2 전원배선이 형성되며, 상기 제 2 형식의 출력버퍼 또는 상기 제 2 형식의 입력버퍼 혹은 상기 제 2 형식의 전원셀과 상기 제 2 형식의 출력버퍼 또는 상기 제 2 형식의 입력버퍼 혹은 상기 제 2 형식의 전원셀과의 사이에 배치되어, 인접하는 동종의 전원배선을 접속하는 제 2 형식의 셀간 접속셀로 구성된다.
청구항4에 기재한 발명은 청구항3에 기재한 반도체 장치에 있어서, 상기 경계 접속셀은 전원셀로 구성된다.
청구항5에 기재한 발명은 장치의 주변을 따라서 배열되며, 기준의 전원전압 및 제 1 전원전압으로 동작하는 내부회로와 장치 외부와의 사이에서 신호의 레벨변환을 포함하여 인터페이스하는 I/O셀과, 이 I/O셀에 인접하여 배열되며, 외부로부터 부여되는 전원전압을 상기 I/O셀에 공급하는 전원셀을 지니고, 상기 I/O셀은 기준의 전원전압과 제 1 및 제 2 전원전압으로 동작하며, 기준의 전원전압을 공급하는 적어도 1개의 기준 전원배선 및 제 1 전원전압을 공급하는 적어도 1개의 제 1 전원배선과, 제 2 전원배선을 공급하는 배선폭이 다른 적어도 2개의 제 2 전원배선을 구비한 제 2 형식의 출력버퍼와, 기준의 전원전압과 제 1 전원전압으로 동작하며, 상기 제 2 형식의 출력버퍼와 같은 수의 기준 전원배선 및 제 1 전원배선과, 상기 제 2 출력버퍼의 제 2 전원배선보다도 적은 수의 제 2 전원배선을 구비한 제 1 형식의 출력버퍼와, 기준의 전원전압과 제 1 전원전압으로 동작하며, 상기 제 1 형식의 출력버퍼와 같은 수의 상기 기준 전원배선과 제 1 전원배선 및 제 2 전원배선을 구비한 제 1 형식의 입력버퍼와, 기준의 전원전압과 제 1 및 제 2 전원전압으로 동작하며, 상기 제 2 형식의 출력버퍼와 같은 수의 상기 기준 전원배선과 제 1 전원배선 및 제 2 전원배선을 구비한 제 2 형식의 입력버퍼로 이루어지며, 상기 전원셀은 기준 전원전압의 공급을 받고, 상기 제 1 형식의 출력버퍼와 같은 수의 상기 기준 전원배선과 제 1 전원배선 및 제 2 전원배선을 구비한 제 1 형식의 기준 전원셀과, 기준 전원전압의 공급을 받고, 상기 제 2 형식의 출력버퍼와 같은 수의 상기 기준 전원배선과 제 1 전원배선 및 제 2 전원배선을 구비한 제 2 형식의 기준 전원셀과, 제 1 전원전압의 공급을 받고, 상기 제 1 형식의 출력버퍼와 같은 수의 상기 기준 전원배선과 제 1 전원배선 및 제 2 전원배선을 구비한 제 1 형식의 전원셀과, 제 2 전원전압의 공급을 받고, 상기 제 2 형식의 출력버퍼와 같은 수의 상기 기준 전원배선과 제 1 전원배선 및 제 2 전원배선을 구비한 제 2 형식의 전원셀로 이루어지며, 인접하는 상기 I/O셀 또는 상기 전원셀은 인접하는 셀의 동종의 전원전압을 공급하는 동일한 폭의 전원배선이 접속되고, 접속된 전원배선을 통해 상기 전원셀에 공급된 전원전압이 상기 I/O셀에 공급되며, 상기 제 2 형식의 입력버퍼 및/또는 출력버퍼와 상기 제 2 형식의 전원셀이 집중하여 배열되고, 상기 제 2 형식의 출력버퍼의 출력단의 트랜지스터는 상기 제 1 형식의 I/O셀의 제 2 전원배선에 접속되지 않는 제 2 전원배선으로부터 전원의 공급을 받으며, 상기 제 2 형식의 출력버퍼의 출력단의 트랜지스터를 제외하는 트랜지스터와 제 2 형식의 입력버퍼의 트랜지스터는 상기 제 1 형식의 I/O셀의 제 2 전원배선에 접속되는 제 2 전원배선으로부터 전원의 공급을 받아서 구성된다.
실시예
이하, 도면을 이용하여 본 발명의 실시형태를 설명한다.
도 1은 청구항1에 기재한 발명의 한 실시형태의 반도체 장치의 요부 구성을 나타내는 도면이다.
도 1에 있어서, 반도체 장치는 기준의 전원전압(접지전위, GND) 및 제 1 전원전압 예컨대 3V로 동작하는 내부회로와 장치 외부와의 사이에서, 신호의 레벨을 3V에서 5V 또는 5V에서 3V로 변환하는 것을 포함하여 인터페이스하는 I/O셀과, 이 I/O셀에 인접하여 배치되며, 외부로부터 부여되는 전원전압을 I/O셀에 공급하는 전원셀을 지니고 있다.
I/O셀은 GND전압과 제 1 전원전압으로 동작하며, GND전압을 공급하는 GND배선(1G) 및 제 1 전원전압을 공급하는 제 1 전원배선(1L)이 제 2 배선층에 의해 형성되어 구비한 제 1 형식의 입력버퍼(I1L)와, GND전압과 제 1 전원전압으로동작하며, GND배선(1G)과 제 1 전원배선(1L) 및 제 2 전원전압 예컨대 5V를 공급하는 제 2 전원배선(1H)이 제 2 배선층에 의해 형성되어 구비한 제 2 형식의 제 1 입력버퍼(I2L)와, GND전압과 제 1 전원전압 및 제 2 전원전압으로 동작하며, GND배선(1G)과 제 1 전원배선(1L) 및 제 2 전원배선(1H)이 제 2 배선층에 의해 형성되어 구비된 제 2 형식의 제 2 입력버퍼(I2H)와, GND전압과 제 1 전원전압으로 동작하며, GND배선(1G) 및 제 1 전원배선이 제 2 배선층에 의해 형성되어 구비한 제 1 형식의 출력버퍼(O1L)와, GND전압과 제 1 전원전압 및 제 2 전원전압으로 동작하며, GND배선(1G)과 제 1 전원배선(1L) 및 제 2 전원배선(1H)이 제 2 배선층에 의해 형성되어 구비한 제 2 형식의 출력버퍼(O2H)로 이루어진다.
한편, 입력버퍼와 출력버퍼 및 이하에 설명하는 전원셀의 부호에 있어서 「I」는 입력버퍼를 나타내고, 「O」는 출력버퍼를 나타내며, 「V」는 전원셀을 나타내고, 「1」은 제 1 형식임을 나타내며, 「2」는 제 2 형식임을 나타내고, 「L」은 제 1 전원전압을 사용하거나 또는 받는 것을 나타내며, 「H」는 제 1 및 제 2 전원전압을 사용하거나 또는 받는 것을 나타내는 것으로 한다.
전원셀은 GND전압의 공급을 받고, GND배선(1G) 및 제 1 전원배선(1L)이 제 2 배선층에 의해 형성되어 구비한 제 1 형식의 기준 전원셀(V1G)과, GND전압의 공급을 받고, GND배선(1G)과 제 1 전원배선(1L) 및 제 2 전원배선(1H)이 제 2 배선층에 의해 형성되어 구비한 제 2 형식의 기준 전원셀(V2G)(도시하지 않음)과, 제 1 전원전압의 공급을 받고, GND배선(1G) 및 제 1 전원배선(1L)이 제 2 배선층에 의해 형성되어 구비한 제 1 형식의 전원셀(V1L)과, 제 1 전원전압의 공급을 받고, GND배선(1G)과 제 1 전원배선(1L) 및 제 2 전원배선(1H)이 제 2 배선층에 의해 형성되어 구비된 제 2 형식의 제 1 전원셀(V2L)(도시하지 않음)과, 제 2 전원전압의 공급을 받고, GND배선(1G)과 제 1 전원배선(1L) 및 제 2 전원배선(1H)이 제 2 배선층에 의해 형성되어 구비한 제 2 형식의 제 2 전원셀(V2H)로 이루어진다.
각각의 I/O셀 및 전원셀은 도 1에 나타내는 것과 같이, 본딩패드(2)를 통해 외부와 신호가 입출력되는 반도체칩(3)의 주변을 따라서 배열되고, 인접하는 I/O셀 또는 전원셀의 동종의 전원전압을 공급하는 전원배선이 접속되어, 즉 인접하는 각각의 I/O셀 또는 전원셀의 GND배선(1G)이 접속되며, 또 제 1 전원배선(1L)이 접속되고, 또한 제 2 전원배선(1H)이 접속되어, 각각의 전원배선이 직선상에 배열된 셀 위를 배열방향으로 연결되어 전기적으로 접속되며, 접속된 전원배선을 통해 전원셀에 공급된 전원전압이 I/O셀에 공급된다.
또, 제 2 형식의 입력버퍼 및 출력버퍼와 제 2 형식의 전원셀, 즉 입력버퍼(I2L, I2H) 및 출력버퍼(O2H)와 전원셀(V2H)은 연속하여 집중적으로 배열되어 있다.
보다 구체적으로는 내부회로에서 사용하지 않는 제 2 전원전압을 사용하는 제 2 형식의 출력버퍼(O2H)에는 제 2 배선층에 제 2 전원전압의 전원배선(1H)과, 내부회로에서 사용하는 전원전압의 전원배선(1L)을 지니게 한다. 제 2 전원전압을 사용하지 않고 제 1 전원전압만으로 동작하는 제 1 형식의 출력버퍼(O1L)에는 제 2 배선층의 GND배선(1G)을, 제 2 전원전압을 사용하는 출력버퍼(O2H)와 같은 위치에 같은 폭으로 지니게 한다. 제 1 전원배선(1L)은 제 2 전원전압을 사용하는 출력버퍼(O2H)의 제 1 전원배선(1L) 및 제 2 전원배선(1H)이 있는 위치에 지니게 한다.
제 2 전원전압을 사용하지 않는 입력버퍼(I1L, I2L)는 제 2 배선층의 전원배선이 제 2 형식의 출력버퍼(O2H)와 같은 제 2 형식인 것(I2L)과, 제 1 형식의 출력버퍼(O1L)와 같은 제 1형식인 것(I1L)의 2개의 형상을 같은 기능의 셀에 대해서 각각 준비해 두어, 배치하는 장소에 따라서 양자의 쓰임새를 구분한다. 제 2 전원전압을 사용하는 입력버퍼(I2H)는 제 2 배선층이 제 2 형식의 출력버퍼(O2H)와 같은 형상인 제 2 형식의 형상의 것을 지닌다.
또, 제 2 전원전압의 전원셀(V2H)을 제외하는 전원셀도 제 2 배선층의 전원배선이 제 2 형식의 출력버퍼(O2H)와 같은 제 2 형식의 것(V2G, V2L)과, 제 1 형식의 출력 버퍼(O1L)와 같은 것(V1G, V1L)의 2개의 형상을 같은 기능의 셀에 대해서 각각 준비해 두어, 배치하는 장소에 따라서 양자의 쓰임새를 구분한다.
제 2 전원전압을 받는 전원셀(V2H)은 제 2 배선층의 전원배선(1H)이 제 2 형식의 출력버퍼(O2H)와 같은 제 2 형식의 형상만을 지닌다.
이와 같이, 일부 동일 기능의 I/O셀에 대해서 제 2 배선층의 형상을 2 종류 준비해 두며, 이들 셀은 인접하는 셀의 종류에 따라서 형상을 선택하여 사용할 수 있는 배치의 제약을 쉽게 받지 않기 때문에, I/O셀 배치의 자유도를 향상시킬 수 있다. 또, 이 2 종류의 형상을 지니는 I/O셀은 단일전원으로 동작하는 입력버퍼(I1L, I2L)뿐이며, 소비전류는 출력버퍼에 비해 적기 때문에, 전원배선이 가늘어져 있더라도 출력버퍼 정도의 심각한 문제가 되지는 않는다.
배치의 제약을 받는 전원셀은 제 2 전원전압을 공급하는 셀뿐이며, 제 2 전원전압을 사용하는 셀의 근방에서 그 셀과의 사이에 제 1 형식의 출력버퍼(O1L)가 있으면 안된다는 제약이 있다. 그러나, 전원셀은 그 전원을 사용하는 I/O셀의 근방에 배치하는 편이 배선이 지니는 저항성분에 의한 전압의 강하 등과 같은 영향을 억제할 수 있는 경우도 있어서, 결코 중대한 제약이라고는 할 수 없다.
제 2 전원전압을 사용하는 출력버퍼(O2H)는 제 1 전원배선(1L)이 가늘더라도 제 2 전원배선(1H)은 굵은 배선으로 되며, 제 2 전원전압을 사용하지 않는 출력버퍼(O1L)는 제 2 전원배선(1H)을 지니지 않고, 굵은 제 1 전원배선(1L)을 지니게 된다. 따라서, 출력버퍼는 대전류를 필요로 하지만, 이 방법에 의하면 도 7에 나타내는 종래의 구성보다 I/O셀을 비대화시키지 않고서도, 굵은 전원배선으로 출력버퍼에 전류를 공급할 수 있다.
또, 제 2 형식의 2개의 버퍼(I2H, O2H)의 사이에 끼인 입력버퍼(I2L)는 제 2 전원전압을 사용하지 않지만, 제 2 전원전압의 굵은 전원배선(1H)을 지니기 때문에, 제 1 전원배선(1L)은 가늘게 되어 버리는데, 입력버퍼에서는 출력버퍼에 비해 소비전류가 적어서, 이 부분에서 제 1 전원배선(1L)의 전류용량이 부족하게 되는 일은 쉽게 일어나지 않는다.
도 2는 도 1에 나타내는 배열을 지니는 반도체칩(3)의 전체 구성을 나타내는 도면이다. 도 2에 나타내는 것과 같이, 제 2 형식의 출력버퍼(O2H)의 비율이 제 1 형식의 출력버퍼(O1L)에 비해 현저하게 적은 경우 특히 유리하다.
도 3은 청구항2, 3, 및 청구항4에 기재한 발명의 한 실시형태의 반도체 장치의 구성을 나타내는 도면이다.
도 3에 있어서, 이 실시형태는 I/O셀열 내의 셀이 지니는 제 2 배선층으로 이루어지는 제 1 전원배선(1L)에 내부회로의 회로셀(4)의 제 1 전원단자(5)와 내부회로의 제 1 전원배선(6)을 통해 전기적으로 접속되는, 제 2 배선층으로 이루어지는 제 1 전원배선(1L)이 접하여 전기적으로 접속하도록 설치되어 있기 때문에, 내부회로의 제 1 전원배선(6)이 제 1 전원배선(1L)에 접속하는 접속점(7)과, 제 1 전원전압을 공급하는 전원셀(V1L)과의 사이의 배선은 굵어진다.
즉, 내부회로의 제 1 전원배선(6)은 적어도 제 2 형식 셀의 제 1 전원배선(1L)에는 접속되기 때문에, 내부회로의 제 1 전원배선(6)이 제 2 형식 셀측에 인출되는 위치에 회로셀(4)이 배치되어 있는 경우라도 제 1 전원배선(6)은 내부회로의 다른 제 1 전원배선(6)에 접속되어 전원을 공급을 받지 않고서, 내부회로의 제 1 전원배선(6)보다도 굵은 제 1 전원배선(1L)에 접속된다. 이 때문에, 내부회로의 제 1 전원배선(6)과 셀의 제 1 전원배선(1L)과의 사이의 전류용량 및 배선저항 등이 경감된다.
또, 내부회로의 회로셀(4)의 기준 전원전압단자(8)가 내부회로의 기준 전원배선(9)을 통해 전기적으로 접속되는 제 2 기준 전원배선(12G)을 내부회로와 셀열과의 사이에 설치하고, 이 제 2 기준 전원배선(12G)과 I/O셀 내의 셀이 지니는 기준 전원배선(1G)이 접속하는, 제 1 배선층으로 이루어지는 배선층(10)을 I/O셀 내에 구비한다.
이로써, 내부회로의 기준 전원배선(9)이 제 2 기준 전원배선(12G)에 접속하는 접속점(11)과 기준 전원셀(V1G)과의 사이의 배선은 제 2 기준 전원배선(12G)과 셀 기준 전원배선(1G)으로 분산되기 때문에, 이 사이의 전류용량 및 배선저항 등이 경감된다.
또, I/O셀열 내의 모든 셀은 최소 간격으로 배치되어 있으며, 제 2 배선층의 전원배선은 인접하는 셀의 동종의 전원배선에 접하여 전기적으로 접속하기 때문에, I/O셀열 내의 셀이 지니는 제 2 배선층으로 이루어지는 동종의 전원배선 사이를 I/O셀열 위에서 제 2 배선층의 배선으로 접속하는 수고를 덜 수 있다.
한편, I/O셀열 내에 I/O셀 및 전원셀이 배치되지 않은 부분에는 제 2 배선층에 의해 이루어지는 전원배선을 접속하기 위한 셀간 접속셀(12, 13)을 설치하여 배치하고, 이 접속셀을 매개로 인접하는 셀의 제 2 배선층의 전원배선을 또 한쪽 방향으로 인접하는 셀의 동종의 전원배선에 접하여 전기적으로 접속하기 때문에, I/O셀열 내의 셀이 지니는 제 2 배선층으로 이루어지는 동종의 전원배선 사이를 I/O셀열 위에서 제 2 배선층의 배선으로 접속하는 수고를 덜 수 있다.
또, 제 2 배선층에 제 2 전원배선(1H)을 지니는 셀(14)과 지니지 않는 셀(15)과의 경계부에는 동종의 전원배선을 접속하기 위한 경계 접속셀(16)을 배치함으로써, 제 2 전원배선(1H)을 셀 경계에 접하여 지니는 셀(14)의 제 2 전원배선(1H)이 제 2 전원배선(1H)을 지니지 않고 셀 경계에 제 1 전원배선(1L)을 지니는 셀(15)의 제 1 전원배선(1L)과 쇼트되는 것을 피할 수 있다.
또한, 경계 접속셀(16)은 전원셀에 의해서 구성되도록 하여도 좋다.
도 4는 청구항5에 기재한 발명의 한 실시형태에 따른 반도체 장치의 구성을 나타내는 도면이다.
도 3에 나타내는 실시형태에 대해서, 이 실시형태의 특징으로 하는 바는 도 3의 실시형태에 나타내는 제 2 전원배선(1Ha)에 비해 가는 제 2 전원배선(1Hb)을 제 2 전원전압을 사용하는 셀(17)에 설치하고, 또 이 가는 제 2 전원배선(1Hb)과 같은 제 2 전원배선(1Hb)을 다른 셀(18)에도 설치하여, 출력버퍼의 전류구동 능력이 큰 출력단의 트랜지스터는 제 2 전원배선(1Hb)보다도 굵은 제 2 전원배선(1Ha)으로부터 제 2 전원전압의 공급을 받고, 출력버퍼의 다른 트랜지스터 및 입력버퍼의 트랜지스터는 가는 제 2 전원배선(1Hb)으로부터 전원전압의 공급을 받도록 한 데에 있으며, 또한 모든 셀에 기준 전원전압을 공급하는 제 2 기준 전원배선(1G2)을 설치하고, 게다가 내부회로와 셀열 사이에 제 1 전원전압을 공급하는 제 1 전원배선(1L2)을 설치하며, 셀의 제 2 기준 전원배선(1G2)과 내부회로의 기준 전원배선(9)을 접속하고, 내부회로와 셀열 사이에 설치된 제 1 전원배선(1L2)과 내부회로의 제 1 전원배선(6)을 접속하도록 한 데에 있다.
도 3에 나타내는 실시형태에서는 제 2 전원전압을 사용하는 셀 전부가 배치의 제약을 받는다. 굵은 전원배선을 필요로 하는 것은 주로 칩의 외부로 신호를 송출하는 출력버퍼의 최종단의 트랜지스터이다. 입력버퍼나 출력버퍼의 최종단 이외의 트랜지스터는 그것에 비해 가는 배선으로 충분하다. 이 때문에, 제 2 형식의 I/O셀 및 전원셀이 지니는 제 2 전압의 전원배선을 출력버퍼의 최종단의 트랜지스터에 접속하는 굵은 제 2 전원배선(1Ha)과, 그 이외의 트랜지스터에 접속하는 가는 제 2 전원배선(1Hb)로 나눈다.
제 2 전원전압을 사용하지 않는 제 1 형식의 셀(18)에는 제 2 형식의 셀(17)이 지니는 가는 제 2 전원배선(1Hb)과 같은 형상의 제 2 전원배선(1Hb)을 지니게 하고, 인접하여 배치된 셀의 동종의 전원배선을 제 2 배선층의 배선으로 접속시킨다.
이 때문에, 제 2 전원전압을 사용하는 셀이라 하더라도, 제 2 전원배선의 대전류를 필요로 하지 않는 출력버퍼 이외의 셀은 제 1 형식과 제 2 형식의 2개의 형상을 지니며, 그것의 쓰임새를 구분함으로써, 도 2의 실시형태에 나타내는 제 1 형식의 셀영역에는 제 2 형식의 입력버퍼를 배치할 수 없다고 하는 제약을 완화시킬 수 있다.
이상 설명한 바와 같이, 청구항1에 기재한 발명에 의하면, 내부회로에서 사용되지 않는 제 2 전원전압을 공급하는 제 2 전원배선을 구비한 셀과 구비하고 있지 않은 셀을 설치하고, 제 2 전원배선을 구비하는 셀을 집중하여 배치하도록 하였기 때문에, 셀을 비대화시키지 않고서, 또 장치의 핀수를 증가시키는 일 없이, 전류의 공급능력이 우수한 2개의 다른 고위 전원전압을 사용하는 반도체 장치를 제공할 수 있다.
청구항2에 기재한 발명에 의하면, 내부회로의 전원배선과 셀의 전원배선 사이의 전류용량 및 배선저항을 경감시킬 수 있다.
청구항3에 기재한 발명에 의하면, 셀간 접속셀 및 경계 접속셀을 설치하도록 하였기 때문에, 셀열의 동종의 전원배선을 접속하는 배선이 불필요하게 되며, 또 제 2 전원배선을 구비한 셀과 구비하고 있지 않은 셀의 경계에 있어서의 제 1 전원배선과 제 2 전원배선의 단락을 방지할 수 있다.
청구항5에 기재한 발명에 의하면, 배선폭이 다른 적어도 2개의 제 2 전원배선을 구비한 셀을 설치하였기 때문에, 청구항1에 기재한 발명에서 얻을 수 있는 효과에 더하여, 셀 배치의 제한을 완화시킬 수 있다.
한편, 본원의 청구범위의 각 구성요소에 병기한 도면의 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하는 의도로 병기한 것은 아니다.
Claims (7)
- 장치의 주변을 따라서 배열되며, 기준의 전원전압 및 제 1 전원전압으로 동작하는 내부회로와 장치 외부와의 사이에서 신호의 레벨변환을 포함하여 인터페이스하는 I/O셀(I1L, I2L, I2H, O1L, O2H)과, 이 I/O셀에 인접하게 배치되어 외부로부터 인가되는 전원전압을 상기 I/O셀에 공급하는 전원셀(V1G, V2G, V1L, V2L, V2H)을 가지고,상기 I/O셀은 기준의 전원전압과 제 1 전원전압으로 동작하며, 기준의 전원전압을 공급하는 기준 전원배선(1G) 및 제 1 전원전압을 공급하는 제 1 전원배선(1L)을 구비한 제 1 형식의 입력버퍼(I1L)와,기준의 전원전압과 제 1 전원전압으로 동작하며, 상기 기준 전원배선과 제 1 전원배선 및 제 2 전원전압을 공급하는 제 2 전원배선(IH)을 구비한 제 2 형식의 제 1 입력버퍼(I2L)와,기준의 전원전압과 제 1 및 제 2 전원전압으로 동작하며, 상기 기준 전원배선과 제 1 전원배선 및 제 2 전원배선을 구비한 제 2 형식의 제 2 입력버퍼(I2H)와,기준의 전원전압과 제 1 전원전압으로 동작하며, 상기 기준 전원배선 및 제 1 전원배선을 구비한 제 1 형식의 출력버퍼(O1L)와,기준의 전원전압과 제 1 및 제 2 전원전압으로 동작하며, 상기 기준 전원배선과 제 1 전원배선 및 제 2 전원배선을 구비한 제 2 형식의 출력버퍼(O2H)로 이루어지며,상기 전원셀은 기준 전원전압의 공급을 받고, 상기 기준 전원배선과 제 1 전원배선을 구비한 제 1 형식의 기준 전원셀(V1G)과,기준 전원전압의 공급을 받고, 상기 기준 전원배선과 제 1 전원배선 및 제 2 전원배선을 구비한 제 2 형식의 기준 전원셀(V2G)과,제 1 전원전압의 공급을 받고, 상기 기준 전원배선과 제 1 전원배선을 구비한 제 1 형식의 전원셀(V1L)과,제 1 전원전압의 공급을 받고, 상기 기준 전원배선과 제 1 전원배선 및 제 2 전원배선을 구비한 제 2 형식의 제 1 전원셀(V2L)과,제 2 전원전압의 공급을 받고, 상기 기준 전원배선과 제 1 전원배선 및 제 2 전원배선을 구비한 제 2 형식의 제 2 전원셀(V2H)로 이루어지며,인접하는 상기 I/O셀 또는 상기 전원셀은 동종의 전원전압을 공급하는 전원배선이 접속되며, 접속된 전원배선을 통해 상기 전원셀에 공급된 전원전압이 상기 I/O셀에 공급되고,상기 제 2 형식의 입력버퍼 및/또는 출력버퍼와 상기 제 2 형식의 전원셀이 집중하여 배열되어 이루어지는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 장치의 주변을 따라 배열된 상기 I/O셀 및 전원셀과 상기 내부회로와의 사이에 제 2 기준 전원배선(12G)을 설치하고,상기 I/O셀은 상기 기준 전원배선과 상기 제 2 기준 전원배선을 접속하는 배선(10)을 구비하며,상기 내부회로에 있어서의 제 1 전원전압을 공급하는 전원배선은 상기 I/O셀 및 전원셀의 상기 제 1 전원배선에 접속되고, 상기 내부회로에 있어서의 기준 전원전압을 공급하는 전원배선은 상기 제 2 기준 전원배선에 접속되어 이루어지는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 한쪽 변의 경계부에 상기 기준 전원배선과 상기 제 1 및 제 2 전원배선이 접하고, 다른쪽 변의 경계부에 상기 기준 전원배선과 상기 제 1 전원배선이 접하며, 상기 제 2 형식의 출력버퍼 또는 상기 제 2 형식의 입력버퍼 혹은 상기 제 2 형식의 전원셀과 상기 제 1 형식의 출력버퍼 또는 상기 제 1 형식의 입력버퍼 혹은 상기 제 1 형식의 전원셀과의 사이에 배치되어, 인접하는 동종의 전원배선을 접속하는 경계 접속셀(16)과,상기 기준 전원배선과 상기 제 1 전원배선이 형성되며, 상기 제 1 형식의 출력버퍼 또는 상기 제 1 형식의 입력버퍼 혹은 상기 제 1 형식의 전원셀과 상기 제 1 형식의 출력버퍼 또는 상기 제 1 형식의 입력버퍼 혹은 상기 제 1 형식의 전원셀과의 사이에 배치되어, 인접하는 동종의 전원배선을 접속하는 제 1 형식의 셀간 접속셀(18)과,상기 기준 전원배선과 상기 제 1 및 제 2 전원배선이 형성되며, 상기 제 2 형식의 출력버퍼 또는 상기 제 2 형식의 입력버퍼 혹은 상기 제 2 형식의 전원셀과 상기 제 2 형식의 출력버퍼 또는 상기 제 2 형식의 입력버퍼 혹은 상기 제 2 형식의 전원셀과의 사이에 배치되어, 인접하는 동종의 전원배선을 접속하는 제 2 형식의 셀간 접속셀(17)을 구비하는 것을 특징으로 하는 반도체 장치.
- 제 3 항에 있어서, 상기 경계 접속셀은 전원셀로 이루어지는 것을 특징으로 하는 반도체 장치.
- 제 2 항에 있어서, 한쪽 변의 경계부에 상기 기준 전원배선과 상기 제 1 및 제 2 전원배선이 접하고, 다른쪽 변의 경계부에 상기 기준 전원배선과 상기 제 1 전원배선이 접하며, 상기 제 2 형식의 출력버퍼 또는 상기 제 2 형식의 입력버퍼 혹은 상기 제 2 형식의 전원셀과 상기 제 1 형식의 출력버퍼 또는 상기 제 1 형식의 입력버퍼 혹은 상기 제 1 형식의 전원셀과의 사이에 배치되어, 인접하는 동종의 전원배선을 접속하는 경계 접속셀(16)과,상기 기준 전원배선과 상기 제 1 전원배선이 형성되며, 상기 제 1 형식의 출력버퍼 또는 상기 제 1 형식의 입력버퍼 혹은 상기 제 1 형식의 전원셀과 상기 제 1 형식의 출력버퍼 또는 상기 제 1 형식의 입력버퍼 혹은 상기 제 1 형식의 전원셀과의 사이에 배치되어, 인접하는 동종의 전원배선을 접속하는 제 1 형식의 셀간 접속셀(18)과,상기 기준 전원배선과 상기 제 1 및 제 2 전원배선이 형성되며, 상기 제 2 형식의 출력버퍼 또는 상기 제 2 형식의 입력버퍼 혹은 상기 제 2 형식의 전원셀과 상기 제 2 형식의 출력버퍼 또는 상기 제 2 형식의 입력버퍼 혹은 상기 제 2 형식의 전원셀과의 사이에 배치되어, 인접하는 동종의 전원배선을 접속하는 제 2 형식의 셀간 접속셀(17)을 구비하는 것을 특징으로 하는 반도체 장치.
- 제 5 항에 있어서, 상기 경계 접속셀은 전원셀로 이루어지는 것을 특징으로 하는 반도체 장치.
- 장치의 주변을 따라 배치되며, 기준의 전원전압 및 제 1 전원전압으로 동작하는 내부회로와 장치 외부와의 사이에서 신호의 레벨변환을 포함하여 인터페이스하는 I/O셀(I1L, I2L, I2H, O1L, O2H)과, 이 I/O셀에 인접하게 배치되어 외부로부터 부여되는 전원전압을 상기 I/O셀에 공급하는 전원셀(V1G, V2G, V1L, V2L, V2H)을 지니고,상기 I/O셀은 기준의 전원전압과 제 1 및 제 2 전원전압으로 동작하며, 기준의 전원전압을 공급하는 적어도 1개의 기준 전원배선(1G) 및 제 1 전원전압을 공급하는 적어도 1개의 제 1 전원배선(1L)과, 제 2 전원전압을 공급하는 배선폭이 다른 적어도 2개의 제 2 전원배선을 구비한 제 2 형식의 출력버퍼(O2H)와,기준의 전원전압과 제 1 전원전압으로 동작하며, 상기 제 2 형식의 출력버퍼와 같은 수의 기준 전원배선 및 제 1 전원배선과, 상기 제 2 출력버퍼의 제 2 전원배선보다도 적은 수의 제 2 전원배선을 구비한 제 1 형식의 출력버퍼(O1L)와,기준의 전원전압과 제 1 전원전압으로 동작하며, 상기 제 1 형식의 출력버퍼와 같은 수의 상기 기준 전원배선과 제 1 전원배선 및 제 2 전원배선을 구비한 제 1 형식의 입력버퍼(I1L)와,기준의 전원전압과 제 1 및 제 2 전원전압으로 동작하며, 상기 제 2 형식의 출력버퍼와 같은 수의 상기 기준 전원배선과 제 1 전원배선 및 제 2 전원배선을 구비한 제 2 형식의 입력버퍼(I2H)로 이루어지며,상기 전원셀은 기준 전원전압의 공급을 받고, 상기 제 1 형식의 출력버퍼와 같은 수의 상기 기준 전원배선과 제 1 전원배선 및 제 2 전원배선을 구비한 제 1 형식의 기준 전원셀(V1G)과,기준 전원전압의 공급을 받고, 상기 제 2 형식의 출력버퍼와 같은 수의 상기 기준 전원배선과 제 1 전원배선 및 제 2 전원배선을 구비한 제 2 형식의 기준 전원셀(V2G)과,제 1 전원전압의 공급을 받고, 상기 제 1 형식의 출력버퍼와 같은 수의 상기 기준 전원배선과 제 1 전원배선 및 제 2 전원배선을 구비한 제 1 형식의 전원셀(V1L)과,제 2 전원전압의 공급을 받고, 상기 제 2 형식의 출력버퍼와 같은 수의 상기 기준 전원배선과 제 1 전원배선 및 제 2 전원배선을 구비한 제 2 형식의 전원셀(V2L, V2H)로 이루어지며,인접하는 상기 I/O셀 또는 상기 전원셀은 인접하는 셀의 동종의 전원전압을 공급하는 동일한 폭의 전원배선이 접속되고, 접속된 전원배선을 통해 상기 전원셀에 공급된 전원전압이 상기 I/O셀에 공급되며,상기 제 2 형식의 입력버퍼 및/또는 출력버퍼와 상기 제 2 형식의 전원셀이 집중 배열되고,상기 제 2 형식의 출력버퍼의 출력단의 트랜지스터는 상기 제 2 형식의 I/O셀의 제 2 전원배선에 접속되지 않는 제 2 전원배선으로부터 전원의 공급을 받으며, 상기 제 2 형식의 출력버퍼의 출력단의 트랜지스터를 제외하는 트랜지스터와 제 2 형식의 입력버퍼의 트랜지스터는 상기 제 1 형식의 I/O셀의 제 2 전원배선에 접속되는 제 2 전원배선으로부터 전원의 공급을 받도록 이루어진 것을 특징으로 하는 반도체 장치.
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