KR0170669B1 - 반도체장치의 듀얼 전원전압 입출력셀 - Google Patents
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Abstract
본 발명은 고전압과 저전압 중 어느 한 전압을 전원전압으로 사용하는 내부회로와, 상기 내부회로의 주변부에 설치되어 상기 내부회로와 상기 내부회로의 전원전압과는 다른 전원전압을 사용하는 외부회로 간의 신호를 인터페이싱하기 위한 복수의 입출력셀들을 가지는 반도체 장치에 있어서, 상기 복수의 입출력셀들의 위에는 고전압의 전원전압라인과 저전압의 전원전압라인이 각각 형성된 것을 특징으로 한다.
따라서, 본 발명에서는 3볼트와 5볼트의 혼재시 전원전압의 인터페이스를 효율적으로 할 수 있다.
Description
제1도는 5볼트를 사용하는 내부회로를 가지는 종래의 마스터 슬라이스 반도체 장치의 개략도.
제2도는 3볼트를 사용하는 내부회로를 가지는 종래의 마스터 슬라이스 반도체 장치의 개략도.
제3도는 외부 3볼트신호를 입력하여 5볼트 사용 내부회로에 공급하는 종래의 입출력셀의 입력회로를 나타낸 도면.
제4도는 본 발명에 의한 듀얼 전원전압 입출력셀을 가지는 반도체 장치의 개략도.
제5도는 제4도의 입출력셀의 입력회로를 나타낸 도면.
제6도는 제5도의 레벨시프터의 상세회로도.
제7도는 본 발명에 의한 듀얼 전원전압 입출력셀의 레이 아웃도.
제8도는 본 발명에 의한 입출력셀의 액티브 영역의 영역분리를 설명하기 위한 도면.
본 발명은 CMOS 반도체장치에 관한 것으로서, 특히 전원전압이 서로 다른 외부회로와 반도체 장치의 내부회로간의 신호 전압을 인터페이스하기 위한 듀얼 전원전압 입출력셀에 관한 것이다.
휴대기기가 급속히 보급되고 디바이스의 저전압화가 이에 수반되는 저소비전력화가 강하게 요구되고 있지만, 반대로 기기의 고성능화가 진행되는 한편, 이 두가지의 균형을 취하는 것이 반도체 디바이스의 개발에 있어서 필연적으로 요구되고 있다.
현재의 반도체 기술은 발전을 거듭하면서 그 집적도가 증대 일로에 있음은 주지의 사실이다. 고집적의 반도체 제품을 실현하려면 우선, 각각의 패턴을 형성하는 데 필요한 최소 최대의 값들 (디자인 룰)이 감소되어야 한다. 이것은 장비와 리소그라피 기술의 발전으로 가능하다.
여러 디자인 룰 항목들 중에서 CMOS 공정인 경우에는 폴리실리콘의 길이가 디바이스의 전기적 특성을 결정하는 데 중요한 요인이다.
예를들면, 폴리실리콘의 길이가 줄어들면 캐리어가 이동하는 거리가 줄어들게 되므로서 신호전달이 빠르게 되는 효과를 가져온다. 기기의 고속화가 진행되면서 폴리실리콘의 길이가 중요시되고 있다. 폴리실리콘 길이가 줄어들면서 또 한가지 특기해야 할 점은 전원전압이 바뀔 수 있다는 점이다. 즉, 반도체 물성상 특정 폴리실리콘의 길이에서 디바이스 특성유지를 위해서는 전원전압의 최대값이 결정된다. 실제로 폴리실리콘의 길이가 줄어들면서 전원전압값은 줄어든다.
반도체 디바이스의 실제품측면에서 보면 전원전압이 낮으면 전력소모에서 상당한 이득을 볼 수 있다. 왜냐하면 CMOS 로직인 경우 전력소모를 수식으로 표현하면 다음과 같다.
P = FCV2
F는 동작주파수, C는 부하용량, V는 전원전압이다.
예를들어 5볼트와 3볼트를 비교하면, 상기 수식에 의해 (3/5)2 = 0.36 이므로 3볼트일때에는 전력소모가 5볼트일 때의 36% 까지 감소하는 것이 가능하게 된다. 특히, 현재와 같이 대규모 집적회로가 현실화된 경우에는 전력소모가 더욱 증가하게 되어 전원전압의 저전압화가 필연적으로 요구되고 있다.
이상의 이유로 해서 전원전압이 5볼트의 고전압에서 3볼트의 저전압으로 가는 추세이다. 모든 반도체가 일시에 바뀔수 없는 관계로 당분간은 5볼트와 3볼트의 혼재된 상태로 상당기간 지속될 전망이다. 그러므로, 지금은 5볼트와 3볼트의 혼재된 신호의 처리가 문제로 대두되고 있다.
즉, 제1도에 도시한 바와 같이, 내부회로 (10)는 5볼트동작이고 입출력셀(12) 공히 3 볼트와 5볼트의 인터페이스가 가능한 경우나, 제2도에 도시한 바와 같이, 내부회로 (14)가 3볼트동작이고 입출력셀(16)이 3볼트와 5볼트가 가능한 경우 모두 요구되고 있는 실정이다.
제3도에 도시한 바와 같이, 외부 3볼트신호를 3볼트 입력버퍼 (18)를 통해서 5볼트동작의 내부회로 (12)에 인가하게 되면, 내부회로의 CMOS인버터 (18)는 문턱치가 2.5볼트이므로 하이입력전압이 최저 3.5볼트이상으로 규정되어 있어서, 3볼트의 전원전압을 사용하는 입력버퍼(18)의 출력신호로는 확실한 신호의 전송을 기대할 수 없을 뿐만 아니라 내부회로(12)내에 누설전류가 흐르게 되는 문제가 있다.
특히, 종래에는 게이트어레이와 같은 반주문형 반도체 장치에서는 3볼트와 5볼트의 전원전압라인이 각각 형성되어 있지 않았기 때문에 5볼트 입출력셀들의 사이에 3볼트 입출력셀을 설치하려면 3볼트 입출력셀에 있어서 인접하는 5볼트 입출력셀과는 아이솔레이션시키기 위하여 전원라인을 중간 중간을 절단시키고 3볼트 전원전압패드를 별도로 형성하지 않으면 안되므로 비효율적인 문제가 있었다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 듀얼전원전압의 사용이 편리한 반도체장치의 입출력셀을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명은 내부회로와 상기 내부회로에 사용되는 고전원전압과는 다른 전압레벨의 전원전압을 사용하는 외부회로 간의 신호를 인터페이싱하는 반도체 장치의 입출력셀에 있어서,
상기 입출력셀들의 위에 형성되며, 상기 고전원전압을 전송하는 제1전원전압라인 : 상기 입출력셀들의 위에 형성되며, 상기 고전원전압보다 낮은 전압레벨을 가지는 저전원전압을 전송하는 제2 전원전압라인 : 및 상기 저전원전압을 상기 고전원전압으로 레벨 시프팅하는 레벨 시프터를 구비하며,
상기 레벨 시프터는 하이레벨 정보의 상기 외부 회로의 출력신호의 전압레벨을 상기 저전원전압으로 버퍼링하는 버퍼 : 상기 저전원전압으로 버퍼링하는 버퍼 : 및 상기 버퍼의 출력신호인 상기 저전원전압을 상기 고전원전압으로 레벨 시프팅하여 래치시키는 래치를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
제4도를 참조하면, 본 발명에서는 반도체 칩 또는 마스터슬라이스(20)의 코아부에는 제 1 전원전압, 예컨데 5볼트 전원전압을 사용하는 내부회로(22)가 형성되고 내부회로(22)의 주변부에는 입출력셀(24)들이 배치되어 있다. 입출력셀들(24)위에는 제 1 전원전압, 예컨데 5볼트가 공급되는 전원전압라인(26)과 제 2 전원전압, 예컨데 3볼트가 공급되는 전원전압라인(28)이 나란하게 배치된다. 따라서, 각 입출력셀(24)들은 필요에 따라 전원전압라인들(26, 28)로부터 원하는 전원전압을 연결하여 사용할 수 있다.
제5도를 참조하면, 외부 입력단자(30)을 통해서 입력되는 3볼트 신호전압은 3볼트전압을 사용하는 입력버퍼(32)을 거쳐서 5볼트전압을 사용하는 레벨시프터(34)에 공급되고, 레벨시프터에서 5볼트 신호전압으로 레벨변환되어 5볼트를 사용하는 내부회로(22)에 공급되게 된다.
제6도를 참조하면, 레벨시프터(34)는 버퍼(36)와 래치(38)로 구성된다. 버퍼(36)는 문턱치가 1.5볼트인 저전압 CMOS 인버터를 구성하는 제 1 피채널 및 엔채널 트랜지스터들(PT1, NT1)와 제 2 피채널 및 엔채널 트랜지스터들(PT2, NT2) 에 의해 구성된다. 래치(38)는 버퍼링된 신호전압(VB)과 반전된 신호전압(VA)가 게이트에 각각 인가되는 엔채녈 트랜지스터(NT3, NT4)와 엔채녈 트랜지스터 (NT4)의 드레인이 게이트에 연결되고 드레인이 엔채널 트랜지스터(NT3)의 드레인에 연결되고 소오스에 5볼트 전원전압이 인가되는 피채널 트랜지스터(PT3)와 엔채널 트랜지스터(NT3)의 드레인이 게이트에 연결되고 드레인이 엔채널 트랜지스터(NT4)의 드레인에 연결되고 소오스에 5볼트 전원전압이 인가되는 피채널 트랜지스터(PT4)로 구성된다. 따라서, 레벨시프터(34)에서는 3볼트를 사용하는 저전압신호를 5볼트를 사용하는 고전압신호로 레벨 시프팅시켜서 5볼트를 사용하는 내부회로(22)에 공급하게 된다.
제7도를 참조하면, 본 발명의 마스터 슬라이스 듀얼 전원전압 입출력셀의 바람직한 일실시예의 레이아웃도를 나타낸다. 일실시예의 입출력셀에서는 외부신호가 인가되는 본딩패드(40)와 연결되는 메인 드라이버를 구성하기 위한 엔채널 트랜지스터 영역(42)과 피채널 트랜지스터 영역(44), 프리 드라이버를 구성하기 위한 피채널 트랜지스터영역(46)과 엔채널 트랜지스터 영역(48), 입력버퍼를 구성하기 위한 엔채널 트랜지스너 영역(50)과 피채널 트랜지스터 영역(52) 레벨시프터를 구성하기 위한 엔채널 트랜지스터 영역(54)과 피채널 트랜지스터 영역(56)을 포함한다. 각 피채널 트랜지스터 영역들(44, 46, 52, 56)의 위에는 5볼트 전원전압라인(26)과 3볼트 전원전압라인(28)이 각각 형성된다. 각 트랜지스터 영역들은 제8도에 도시한 바와 같이, 액티브 영역(58, 60)상에 복수의 게이트 전극들(62)이 나란하게 배치되어 있다. 따라서, 용도에 따라 형성하고자 하는 트랜지스터의 사이즈를 특정값으로 설계하고자 할 경우에는 피형 불순물이 도핑된 액티브영역(58)에서는 게이트 전극에 전원전압을 공급함으로서 액티브영역을 임의의 크기로 분리할 수 있다. 마찬가지로 엔형 불순물이 도핑된 액티브영역(60)에서는 게이트 전극에 접지전압을 공급함으로써 분리시킬 수 있다.
이상과 같이 본 발명에서는 입출력셀에는 레벨시프터를 포함하고 전원전압라인은 고전압용과 저전압용을 모두 배치함으로써 게이트어레이와 같은 반주문형 반도체 장치에서 외부회로와 내부회로의 사용전원전압에 따른 전원전압의 인터페이싱을 매우 용이하게 할 수 있다.
특히, 레벨시프터에서는 1.5볼트의 문턱치를 가지는 저전압신호를 2.5볼트의 문턱치를 가지는 고전압신호로 레벨시프팅 시킴으로써 내부회로가 5볼트인 경우에 누설전류가 흐르는 것을 방지할 수 있다.
Claims (2)
- 내부회로와 상기 내부회로에 사용되는 고전원전압과는 다른 전압레벨의 전원전압을 사용하는 외부회로 간의 신호를 인터페이싱하는 반도체 장치의 입출력셀에 있어서, 상기 입출력셀의 위에 형성되며, 상기 고전원전압을 전송하는 제1전원전압라인; 상기 입출력셀의 위에 형성되며, 상기 고전원전압보다 낮은 전압레벨을 가지는 저전원전압을 전송하는 제2전원전압라인; 및 상기 저전원전압을 상기 고전원전압으로 레벨 시프팅하는 레벨시프터를 구비하며 상기 레벨 시프터는 하이레벨 정보의 상기 외부 회로의 출력신호의 전압레벨을 상기 저전원전압으로 버퍼링하는 버퍼; 및 상기 버퍼의 출력신호인 상기 저전원전압을 상기 고전원전압으로 레벨 시프팅하여 래치시키는 래치를 구비하는 것을 특징으로 하는 듀얼전원전압 입출력셀.
- 제1항에 있어서, 상기 반도체는 게이트 어레이인 것을 특징으로 하는 듀얼 전원전압 입출력셀.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950014327A KR0170669B1 (ko) | 1995-05-31 | 1995-05-31 | 반도체장치의 듀얼 전원전압 입출력셀 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950014327A KR0170669B1 (ko) | 1995-05-31 | 1995-05-31 | 반도체장치의 듀얼 전원전압 입출력셀 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960043159A KR960043159A (ko) | 1996-12-23 |
| KR0170669B1 true KR0170669B1 (ko) | 1999-02-01 |
Family
ID=19416216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950014327A KR0170669B1 (ko) | 1995-05-31 | 1995-05-31 | 반도체장치의 듀얼 전원전압 입출력셀 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0170669B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150139435A (ko) * | 2014-06-03 | 2015-12-11 | 에이알엠 리미티드 | 인터페이스 회로소자를 갖는 집적회로와, 그 인터페이스 회로소자용 인터페이스 셀 |
-
1995
- 1995-05-31 KR KR1019950014327A patent/KR0170669B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150139435A (ko) * | 2014-06-03 | 2015-12-11 | 에이알엠 리미티드 | 인터페이스 회로소자를 갖는 집적회로와, 그 인터페이스 회로소자용 인터페이스 셀 |
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|---|---|
| KR960043159A (ko) | 1996-12-23 |
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