CN104576620B - 半导体封装结构与其制造方法 - Google Patents

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Abstract

一种半导体封装结构，包括一第一基板、一第二基板、一第一电子元件、一第二电子元件、一绝缘材料以及一布线结构。第一基板具有至少一第一贯孔与一第一上表面。第二基板具有一第二上表面，第二基板配置于第一基板之下。第一电子元件配置于至少一第一贯孔内。第二电子元件配置于第一上表面，且第二电子元件的厚度小于第一电子元件的厚度。绝缘材料配置于第一上表面上且环绕第一电子元件与第二电子元件。布线结构配置于绝缘材料上，其中布线结构包括一图案化导电层，且图案化导电层电性连接第一电子元件与第二电子元件。

Description

半导体封装结构与其制造方法
技术领域
本发明是有关于一种半导体封装结构与其制造方法，且特别是有关于一种被动元件设置于贯孔中的半导体封装结构与其制造方法。
背景技术
在一般面板级扇出(fan-out)型半导体封装结构中，由于被动元件的厚度(一般约为330μm)与主动元件(芯片)的厚度(一般约为100～150μm)的差异，在封装过程中须配合被动元件的厚度而使封装结构整体厚度增加，不仅限制了半导体封装结构的尺寸，同时也违背了现代电子设备追求轻、薄、短、小的趋势。
此外，由于各元件间的材料不同而具有不同的杨氏系数(Young's modulus)，使得半导体封装结构在受热时产生的形变量不同。但一般半导体封装结构中位在支撑基板(supporter)表面上的元件厚度太高，无法经由支撑基板吸收其造成形变的应力，使封装结构容易发生翘曲(warpage)的现象，破坏内部的布线电路。
因此，如何制造一种半导体封装结构，同时兼顾封装结构的整体厚度并能解决翘曲现象，实为本领域积极努力的目标。
发明内容
本发明是有关于一种半导体封装结构与其制造方法，利用堆迭基板以及贯孔的设计，不仅能降低封装结构的整体厚度，同时也能配合不同厚度的被动元件进行封装，并有效解决翘曲现象。
根据本发明的一方面，提出一种半导体封装结构，包括一第一基板、一第二基板、一第一电子元件、一第二电子元件、一绝缘材料以及一布线结构。第一基板具有至少一第一贯孔与一第一上表面。第二基板具有一第二上表面，第二基板配置于第一基板之下。第一电子元件配置于至少一第一贯孔内。第二电子元件配置于第一上表面，且第二电子元件的厚度小于第一电子元件的厚度。绝缘材料配置于第一上表面上且环绕第一电子元件与第二电子元件。布线结构配置于绝缘材料上，其中布线结构包括一图案化导电层，且图案化导电层电性连接第一电子元件与第二电子元件。
根据本发明的另一方面，提出一种半导体封装结构的制造方法，包括以下步骤。提供一第一基板，第一基板具有一第一上表面。形成至少一第一贯孔穿过第一基板。提供一第二基板，第二基板具有一第二上表面。堆迭第一基板于第二基板之上。配置一第一电子元件于至少一第一贯孔内。配置一第二电子元件于第一上表面，且第二电子元件的厚度小于第一电子元件的厚度。提供一绝缘材料于第一上表面上，且绝缘材料环绕第一电子元件与第二电子元件。形成一布线结构于绝缘材料上，其中布线结构包括一图案化导电层，且图案化导电层电性连接第一电子元件与第二电子元件。
为让本发明的上述内容能更明显易懂，下文特举实施例，并配合附图，作详细说明如下：
附图说明
图1绘示本发明实施例的半导体封装结构的剖视图。
图2A～2K绘示本发明实施例的半导体封装结构的制造流程剖视图。
图3A、3B绘示本发明另一实施例的半导体封装结构的部分制造流程剖面图。
图4A～4E绘示本发明另一实施例的半导体封装结构的部分制造流程剖面图。
主要元件符号说明：
100、200、300：半导体封装结构
10、15、17、20、25：基板
11、21、171、251：表面
12、16、18：贯孔
13、13’：电路层
30、35、40：电子元件
50、51、52：绝缘材料
55：开孔
60：布线结构
61：图案化导电层
70、75：黏着层
80：铜垫层
90：图案化抗焊层
92：锡球
C1、C2：孔径
D1：距离
T1、T2：厚度
具体实施方式
以下是提出实施例进行详细说明，实施例仅用以作为范例说明，并不会限缩本发明欲保护的范围。此外，实施例中的图式是省略不必要的元件，以清楚显示本发明的技术特点。
图1绘示本发明实施例的半导体封装结构100的剖视图。如图1所示，半导体封装结构100，包括一第一基板10、一第二基板20、一第一电子元件30、一第二电子元件40、一绝缘材料50以及一布线结构60。第一基板10具有一第一上表面11与至少一第一贯孔12(绘示于图2C、2D)。第二基板20具有一第二上表面21，且第二基板21配置于第一基板10之下。第一电子元件30配置于第一贯孔12内。第二电子元件40配置于第一上表面11，且第二电子元件40的厚度T2小于第一电子元件30的厚度T1。绝缘材料50配置于第一上表面11上且环绕第一电子元件30与第二电子元件40。布线结构60配置于绝缘材料50上，其中布线结构60包括一图案化导电层61，且图案化导电层61电性连接第一电子元件30与第二电子元件40。
此外，本发明实施例的半导体封装结构100也包括一黏着层70，黏着层70位于第二上表面21，可用于连接第一电子元件30，以及连接第一基板10与第二基板20。
在一实施例中，第二电子元件40与第一上表面11之间更包括一铜垫层80。铜垫层80能有效帮助第二电子元件40散热。本发明并未限制第一基板10与第二基板20的厚度，举例来说此二基板的厚度可分别介于40～400μm之间，端视半导体封装结构100的需求而改变，其中半导体封装结构100的整体厚度可介于80～400μm之间。
在本发明实施例中，第一电子元件30可例如是一被动元件(passive element)，第二电子元件40可例如是一主动元件(active element)(芯片)。也就是说，由于本发明实施例的结构，半导体封装结构100内部的主动元件的I/O(Input/Output)接点与被动元件的I/O接点可位于同一平面，或距离介于0～30μm之间。
此外，由于第一电子元件30(例如是被动元件)配置于第一贯孔12内，能有效解决因为与第二电子元件40(例如是主动元件)的厚度不同而造成半导体封装结构100整体厚度增加的问题。
再者，由于本发明实施例的结构，位于第一基板10与第二基板20表面上的各元件的整体厚度较薄，使第一基板10与第二基板20能有效吸收造成各元件形变的应力，避免发生翘曲现象而破坏半导体结构内部的布线电路。
图2A～2I绘示本发明实施例的半导体封装结构100的制造流程剖视图。
如图2A所示，提供一第一基板10。第一基板10具有一第一上表面11。在一实施例中，第一基板10也可具有一电路层13，设置于第一上表面11上。
如图2B所示，利用蚀刻法等工艺图案化电路层13为图案化电路层13’与铜箔层80。
如图2C所示，形成第一贯孔12穿过第一基板10。要注意的是，虽然本实施例是以形成两个第一贯孔12为例，但本发明并未限定于此。第一贯孔12的数量是取决于所欲设置的第一电子元件30的数量。
如图2D所示，提供一第二基板20，并将第一基板10堆迭于第二基板20之上。第二基板20具有一第二上表面21。在一实施例中，是形成一黏着层70于第二上表面21，以连接第一基板10与第二基板20。
如图2E所示，配置第一电子元件30于第一贯孔12内。位于第二上表面21上的黏着层70也可连接第一电子元件30。
如图2F所示，配置一第二电子元件40于第一上表面11。在本实施例中，第二电子元件40的厚度小于第一电子元件30的厚度。
如图2G所示，提供一绝缘材料50于第一上表面11上，且绝缘材料50是环绕第一电子元件30与第二电子元件40。
如图2H所示，在绝缘材料50上进行开孔，以形成多数个开孔55。开孔55的形成方式可以使用激光开孔或是采用其他形成开孔的方式。开孔55是对应于第一电子元件30与第二电子元件40的I/O接点。
如图2I所示，形成一布线结构60于绝缘材料上，其中布线结构60包括一图案化导电层61，且图案化导电层61可通过开孔55电性连接第一电子元件30与第二电子元件40。
在一实施例中，经由上述工艺所形成的结构，可再进行如图2J、2K之后段工艺。如图2J所示，在布线结构60上形成一图案化抗焊层90，此抗焊层例如是一绿漆层。如图2K所示，在图案化抗焊层90上进行植球，以形成锡球92。
此外，在本发明实施例中，第一电子元件30的上表面与第二电子元件40的上表面可为共平面。但并未限定于此，在其他实施例中，第一电子元件30的上表面与第二电子元件40的上表面可具有一距离D1(参照图1)介于0～30μm之间。
当第一电子元件30的上表面与第二电子元件40的上表面共平面或具有一距离D1介于0～30μm之间时，可提高第一电子元件30与第二电子元件40上的绝缘材料50各部位的厚度均匀性。此外，由于绝缘材料50的各部位的厚度的差异甚小之故，可简化形成开孔55的程式设计(例如是以激光的方式)，同时提升开孔55被电镀填满的效能。
本发明并未限制半导体封装结构内，堆迭的基板的数量。图3A、3B绘示本发明另一实施例的半导体封装结构200的部分制造流程剖面图。在此实施例中，关于形成基板堆迭、贯孔与图案化等工艺方式皆以与前述类似的工艺方式进行，在此不多加赘述。
如图3A、3B所示，半导体封装结构200更包括一第三基板15配置(堆迭)于第一基板10与第二基板20之间。第三基板15的厚度可介于40～400μm之间，端视半导体封装结构200的需求而改变，其中半导体封装结构200的整体厚度可介于80～400μm之间。接着，可形成一第二贯孔16穿过第三基板15，第二贯孔16的位置对应于两个第一贯孔12其中之一的位置设置，且第二贯孔16的孔径C2小于或等于第一贯孔12的孔径C1。
在一实施例中，半导体封装结构200也可包括一第三电子元件35。如图3B所示，第三电子元件35同时配置于第一贯孔12与第二贯孔16内，且第三电子元件35与第一电子元件30具有不同的厚度。在此实施例中，第三电子元件35可如第一电子元件30一样皆为被动元件。也就是说，半导体封装结构200可将不同厚度的被动元件设置于同一封装结构中，同时避免封装结构整体厚度增加。
在另一实施例中，也可将一第二贯孔18直接形成并穿过第二基板25。图4A～4E绘示本发明另一实施例的半导体封装结构300的部分制造流程剖面图。
如图4A所示，堆迭具有第一贯孔12的第一基板17与具有第二贯孔18的第二基板25。在本实施例中，第一基板17的底面积小于第二基板25的底面积，其堆迭方式如前述实施例，在此不多加赘述。
如图4B所示，在第二基板25的下表面251形成一黏着层75。
如图4C所示，分别提供一第一电子元件30与一第三电子元件35于第一贯孔12与第二贯孔18内。同时配置一第二电子元件40于第一基板17的上表面171。第三电子元件35与第一电子元件30具有不同的厚度。在此实施例中，第三电子元件35可如第一电子元件30一样皆为被动元件，而第二电子元件40可为一主动元件。
如图4D所示，提供一第一绝缘材料51于第一基板17的上表面171上，且第一绝缘材料51环绕第一电子元件30、第二电子元件40与第三电子元件35。
如图4E所示，移除黏着层75并提供一第二绝缘材料52于第二基板25的下表面。
要注意的是，虽然上述各实施例的电子元件与图案化导电层皆配置于各基板的上表面，但本发明并未限定于此。在本发明其他实施例中，也可通过在基板上形成更多的贯孔，将基板的上下表面导通。
由上述各实施例可知，本发明的半导体封装结构能有效解决主动元件与被动元件的厚度不同而造成半导体封装结构整体厚度增加的问题，同时更能配合不同被动元件的厚度，具有相当大的工艺弹性。此外，由于位在各基板表面上的电子元件整体厚度较低，使基板能有效吸收造成电子元件形变的应力，避免发生翘曲现象而破坏半导体结构内部的布线电路。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。

Claims (18)

1.一种半导体封装结构，其特征在于，包括：
一第一基板，具有至少一第一贯孔与一第一上表面；
一第二基板，具有一第二上表面，该第二基板配置于该第一基板之下；
一第一电子元件，配置于该至少一第一贯孔内；
一第二电子元件，配置于该第一上表面，且该第二电子元件的厚度小于该第一电子元件的厚度；
一绝缘材料，配置于该第一上表面上且环绕该第一电子元件与该第二电子元件；以及
一布线结构，配置于该绝缘材料上，其中该布线结构包括一图案化导电层，且该图案化导电层电性连接该第一电子元件与该第二电子元件。
2.如权利要求1所述的半导体封装结构，其特征在于，该第一电子元件的上表面与该第二电子元件的上表面共平面。
3.如权利要求1所述的半导体封装结构，其特征在于，该第一电子元件的上表面与该第二电子元件的上表面具有一距离，该距离介于0～30μm之间。
4.如权利要求1所述的半导体封装结构，其特征在于，更包括一黏着层，该黏着层位于该第二上表面并连接该第一电子元件。
5.如权利要求1所述的半导体封装结构，其特征在于，更包括一第三基板，该第三基板配置于该第一基板与该第二基板之间，其中该第三基板具有一第二贯孔，该第二贯孔的位置对应于该至少一第一贯孔其中之一的位置设置。
6.如权利要求5所述的半导体封装结构，其特征在于，更包括一第三电子元件，该第三电子元件同时配置于该第二贯孔与该至少一第一贯孔内。
7.如权利要求5所述的半导体封装结构，其特征在于，该第二贯孔的孔径小于或等于该至少一第一贯孔的孔径。
8.如权利要求1所述的半导体封装结构，其特征在于，更包括一第三电子元件，其中该第二基板具有至少一第二贯孔，该第三电子元件配置于该至少一第二贯孔内。
9.如权利要求1所述的半导体封装结构，其特征在于，该第二电子元件与该第一上表面之间更包括一铜垫层。
10.一种半导体封装结构的制造方法，其特征在于，包括：
提供一第一基板，该第一基板具有一第一上表面；
形成至少一第一贯孔穿过该第一基板；
提供一第二基板，该第二基板具有一第二上表面；
堆迭该第一基板于该第二基板之上；
配置一第一电子元件于该至少一第一贯孔内；
配置一第二电子元件于该第一上表面，且该第二电子元件的厚度小于该第一电子元件的厚度；
提供一绝缘材料于该第一上表面上，且该绝缘材料环绕该第一电子元件与该第二电子元件；以及
形成一布线结构于该绝缘材料上，其中该布线结构包括一图案化导电层，且该图案化导电层电性连接该第一电子元件与该第二电子元件。
11.如权利要求10所述的制造方法，其特征在于，该第一电子元件的上表面与该第二电子元件的上表面共平面。
12.如权利要求10所述的制造方法，其特征在于，该第一电子元件的上表面与该第二电子元件的上表面具有一距离，该距离介于0～30μm之间。
13.如权利要求10所述的制造方法，其特征在于，更包括：
形成一黏着层于该第二上表面，其中该黏着层连接该第一电子元件。
14.如权利要求10所述的制造方法，其特征在于，更包括：
提供一第三基板于该第一基板与该第二基板之间。
15.如权利要求14所述的制造方法，其特征在于，更包括：
形成一第二贯孔穿过该第三基板，其中该第二贯孔的位置对应于该至少一第一贯孔其中之一的位置设置；
提供一第三电子元件同时配置于该第二贯孔与该至少一第一贯孔内。
16.如权利要求15所述的制造方法，其特征在于，该第二贯孔的孔径小于或等于该至少一第一贯孔的孔径。
17.如权利要求10所述的制造方法，其特征在于，更包括：
形成至少一第二贯孔穿过该第二基板；
提供一第三电子元件配置于该至少一第二贯孔内。
18.如权利要求10所述的制造方法，其特征在于，更包括：
形成一铜垫层于该第二电子元件与该第一上表面之间。
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