CN103578551B

CN103578551B - 非易失性存储器件和编程方法

Info

Publication number: CN103578551B
Application number: CN201310343797.0A
Authority: CN
Inventors: 郭东勋
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2012-08-08
Filing date: 2013-08-08
Publication date: 2019-04-16
Anticipated expiration: 2033-08-08
Also published as: DE102013108456A1; CN103578551A; DE102013108456B4

Abstract

本发明公开了非易失性存储器件和编程方法，非易失性存储器包括设置在物理页中的多层级存储单元的存储单元阵列。一种用于非易失性存储器的编程方法包括：接收第一数据并且根据物理页的单比特页容量对第一数据进行分割从而生成已分割第一数据；将已分割第一数据作为单比特数据编程到多个物理页；以及接收第二数据并且将第二数据作为多比特数据编程到所述多个物理页当中的所选物理页，其中第二数据被同时编程到所选物理页的多层级存储单元。

Description

非易失性存储器件和编程方法

相关申请的交叉引用

本申请要求2012年8月8日提交的韩国专利申请号10-2012-0086805的优先权，该申请的主题通过引用被合并在此。

技术领域

本发明构思涉及半导体存储器件及其编程方法。更具体来说，本发明构思涉及合并有多层级非易失性存储单元的半导体存储器件及其编程方法。在某些实施例中，本发明构思涉及具有非易失性存储单元的三维（3D）存储单元阵列的半导体存储器件及其编程方法。

背景技术

半导体存储器件根据其操作性质总体上可以分类为易失性或非易失性。易失性存储器件在没有外加电力的情况下会丢失所存储的数据，而非易失性存储器件即使在没有外加电力的情况下也能够保持所存储的数据。

存在不同种类的非易失性存储器件，其中例如包括掩模只读存储器（MROM）、可编程只读存储器（PROM）、可擦写可编程只读存储器（EPROM）以及电可擦写可编程只读存储器（EEPROM）。

闪速存储器是一种特定类型的EEPROM，其已被采用在多种数字系统中，比如计算机、蜂窝电话、PDA、数码相机、摄录一体机、录音机、MP3播放器、手持式PC、游戏、传真机、扫描仪、打印机等等。促使在当今的电子器件中广泛使用闪速存储器的一个因素是其高数据密度。数据密度可以被理解为在存储器件或存储器系统所占用的每单位面积内所能够存储的数字数据比特的数目。

近来针对进一步增大例如闪速存储器件之类的非易失性存储器件的数据密度的尝试已经导致开发出并使用多层级（或多比特）存储单元（MLC）连同有关的编程技术。术语“（多个）多层级存储单元”或“MLC”已被用来通常指代能够存储多于一个比特的二进制数据的一类非易失性存储单元。与此相对，“单层级存储单元”或“SLC”意指仅存储单个比特的二进制数据（例如一个“1”或“0”）。在大多数应用中，MLC或SLC之间与存储单元（或存储单元组）有关的区别更多地与应用于存储单元的特定编程、擦写和/或读取技术而不是（多个）存储单元的物理或材料结构相关。无论如何，通过为非易失性存储单元阵列提供MLC以替代SLC已经导致总体数据密度的急剧增大。

针对进一步增大例如闪速存储器件之类的非易失性存储器件的数据密度的其他近期尝试已经导致开发出三维（3D）存储单元阵列。在过去，已经以存储单元的平面（2D）布置的方式实现了存储单元阵列。

发明内容

本发明构思的实施例以各种方式提供允许将数据高效地存储在多层级非易失性存储单元中的存储器件、存储器系统、控制器和非易失性存储器编程方法，从而提供增强的数据密度。本发明构思的某些实施例高效地利用由奇数比特多层级存储单元提供的数据存储容量，尽管主机数据可能是以2^N大小提供的。本发明构思的某些实施例减少了必须由包括多层级存储单元的非易失性存储器件执行的内务处理操作（例如垃圾收集操作）的数目。本发明构思的某些实施例可以被有利地应用于包括三位存储单元阵列的非易失性存储器件。

在一个实施例中，本发明构思提供一种用于非易失性存储器的编程方法，所述非易失性存储器包括设置在物理页中的多层级存储单元（MLC）的存储单元阵列，其中每一个MLC存储多达N个比特的数据，“N”是大于2的整数，所述方法包括步骤：接收第一数据并且根据物理页的单比特页容量对第一数据进行分割从而生成已分割第一数据；将已分割第一数据作为单比特数据编程到多个物理页；以及接收第二数据并且将第二数据作为多比特数据编程到所述多个物理页当中的所选物理页，其中第二数据被同时编程到所选物理页的MLC。

在另一个实施例中，本发明构思提供一种用于包括了非易失性存储器的存储器系统的数据管理方法，所述非易失性存储器具有设置在物理页中的多层级存储单元（MLC）的存储单元阵列，其中每一个MLC存储多达N个比特的数据，每一个物理页由单比特页容量（1bPC）、等于(N×1bPC)的总比特页容量（TbPC）和等于(TbPC-1bPC)的剩余比特页容量（RbPC）来定义，所述方法包括步骤：通过以下步骤执行存储X比特的第一数据的第一编程操作：确定将第一数据作为单比特数据存储在第一所选物理页中所必需的第一所选物理页的数目Q，其中

将第一数据分割成Q份从而生成已分割第一数据，并且将已分割第一数据作为单比特数据编程到第一所选物理页；以及在执行了第一编程操作之后通过以下步骤执行存储Y比特的第二数据的第二编程操作：确定将第二数据作为(N-1)多比特数据存储在第一所选物理页当中的第二所选物理页中所必需的第二所选物理页的数目R，其中

将第二数据划分成R份从而生成已划分第二数据，并且将已划分第二数据作为(N-1)多比特数据编程到第二所选物理页；其中，已划分第二数据被同时编程到第二所选物理页的MLC，“N”是大于2的整数，“Q”是大于1的整数，并且“X”、“Y”和“R”当中的每一个都是正整数。

在另一个实施例中，本发明构思提供一种用于非易失性存储器的数据管理方法，所述非易失性存储器包括设置在物理页中的多层级存储单元（MLC）的存储单元阵列，所述方法包括步骤：在第一编程操作期间，接收第一数据并且根据物理页的单比特页容量对第一数据进行分割从而生成已分割第一数据，并且将已分割第一数据作为单比特数据编程到所选物理页中的MLC的仅仅第一逻辑页；以及在第一编程操作之后的第二编程操作期间，接收第二数据并且将第二数据作为多比特数据同时编程到至少一个所选物理页中的MLC的第二逻辑页和第三逻辑页。

在另一个实施例中，本发明构思提供一种存储器系统，其包括：非易失性存储器，其包括设置在物理页中的多层级存储单元（MLC）的存储单元阵列，每一个MLC存储多达N个比特的数据；控制器，其被配置成在第一编程操作期间从主机接收第一数据、根据物理页的单比特页容量对第一数据进行分割从而生成已分割第一数据并且将已分割第一数据作为单比特数据编程到第一所选物理页，所述控制器还被配置成在第二编程操作期间从主机接收第二数据并且将第二数据作为多比特数据编程到第一所选物理页当中的第二所选物理页，其中多比特数据被同时编程到第二所选物理页的MLC。

在另一个实施例中，本发明构思提供一种用于存储器系统的控制器，所述存储器系统包括非易失性存储器，所述非易失性存储器包括设置在物理页中的多层级存储单元（MLC）的存储单元阵列，所述控制器被配置成执行以下操作：在第一编程操作期间，从主机接收第一数据、根据物理页的单比特页容量对第一数据进行分割从而生成已分割第一数据并且将已分割第一数据作为单比特数据编程到第一所选物理页；以及在第二编程操作期间，从主机接收第二数据并且将第二数据作为多比特数据编程到第一所选物理页当中的第二所选物理页，其中所述多比特数据被同时编程到第二所选物理页的MLC。

在另一个实施例中，本发明构思提供一种存储器系统，其包括：非易失性存储器，其包括设置在物理页中的多层级存储单元（MLC）的三维（3D）存储单元阵列，每一个MLC存储多达N个比特的数据，并且所述3D存储单元阵列包括多个单元串（每一个单元串在第一方向上延伸）、在第二方向上延伸的多条字线以及在第三方向上延伸的多条位线，其中每一个单元串连接到所述多条位线的其中之一并且包括串联连接在串选择晶体管（SST）与接地选择晶体管（GST）之间的多个MLC，所述多个MLC当中的每一个分别由所述多条字线的其中之一控制，每一个SST由一条串选择线控制，并且每一个GST由一条接地选择线控制；控制器，其被配置成在第一编程操作期间从主机接收第一数据、根据物理页的单比特页容量对第一数据进行分割从而生成已分割第一数据并且将已分割第一数据作为单比特数据编程到第一所选物理页，所述控制器还被配置成在第二编程操作期间从主机接收第二数据并且将第二数据作为多比特数据编程到第一所选物理页当中的第二所选物理页，其中所述多比特数据被同时编程到第二所选物理页的MLC。

附图说明

下面将参照附图描述本发明构思的某些实施例。

图1是示出了根据本发明构思的一个实施例的非易失性存储器件的方框图。

图2是示出了根据本发明构思的一个实施例的存储器系统的方框图。

图3是进一步示出了根据本发明构思的一个实施例的图1的存储单元阵列的一个可能实例的图示。

图4是进一步示出了图3的3D存储单元阵列的一个存储块的透视图。

图5是根据本发明构思的一个实施例的图4的存储块的相关部分的等效电路图。

图6是进一步示出了针对图4中的存储块的各存储单元的可能物理页定义的概念图。

图7是进一步示出了针对图4中的存储块的各存储单元的可能物理页定义的另一个概念图。

图8是在相关部分中示出了可以在针对根据本发明构思的一个实施例的非易失性存储器件的编程操作期间使用的电压集合。

图9是概括用于根据本发明构思的一个实施例的非易失性存储器件的编程方法的流程图。

图10是以一些附加细节概括用于根据本发明构思的一个实施例的非易失性存储器件的编程方法的另一个流程图。

图11是示意性地示出了根据本发明构思的一个实施例的存储器系统的操作的方框图。

图12是进一步示出了图11的存储器系统的操作的概念图。

图13是表示在图9到图12的存储器系统操作期间根据单层级存储单元（SLC）编程技术编程的存储单元的逻辑状态的概念图。

图14、图15和图16分别是进一步示出了图9到图12的存储器系统的操作的方框图。

图17是表示在图9到图12的存储器系统操作期间根据多层级存储单元（MLC）编程技术编程的存储单元的逻辑状态的概念图。

图18是示意性地示出了根据本发明构思的一个实施例的存储器系统的操作的方框图。

图19是示出了根据本发明构思的另一个实施例的存储器系统的方框图。

图20是示出了根据本发明构思的一个实施例的固态盘（SDD）的方框图。

图21是示出了根据本发明构思的一个实施例的存储卡的图示。

图22是示出了根据本发明构思的一个实施例的计算系统的方框图。

具体实施方式

下面将参照附图以一些附加细节来描述本发明构思的某些实施例。但是本发明构思可以通过许多不同形式来具体实现，并且不应当被理解成仅仅限制到所示出的实施例。相反，作为实例提供这些实施例是为了使得本公开内容透彻且完整，并且将向本领域技术人员完全传达本发明构思的范围。因此，关于其中一些所示出的实施例可以不详细描述传统上所理解的处理、元件和技术。除非另行声明，否则相同的附图标记和标签在附图和书面描述中始终被用来指代相同的或相似的元件。

应当理解的是，虽然在这里可以使用术语“第一”、“第二”、“第三”等等来描述各个元件、组件、区、层和/或部件，但是这些元件、组件、区、层和/或部件不应受限于这些术语。这些术语仅仅被用来将一个元件、组件、区、层或部件与另一个元件、组件、区、层或部件进行区分。因此，下面所讨论的第一元件、组件、区、层或部件也可以被称作第二元件、组件、区、层或部件而不会背离本发明构思的教导。

为了易于描述，在这里可以使用诸如“之下”、“以下”、“下方”、“下面”、“以上”、“上方”等空间相对术语来描述如图中所示的一个元件或特征与另一个（另一些）元件或特征的关系。应当理解的是，所述空间相对术语意图涵盖除了图中所描绘的指向之外的器件在使用或操作中的不同指向。举例来说，如果图中的器件被翻转，则被描述为处于其他元件或特征“以下”或“之下”或“下面”的元件的指向将处在其他元件或特征“以上”。因此，示例性术语“以下”和“下面”可以同时涵盖“以上”和“以下”的指向。还可以令器件处于其他指向（旋转90度或处于其他指向）并且相应地解释这里所使用的空间相对描述语。此外还应当理解的是，当一层被称为处于两层“之间”时，其可以是处于所述两层之间的仅有的一层，或者还可以存在一个或更多中间层。

这里所使用的术语仅仅是为了描述特定实施例，而不意图限制本发明构思。除非上下文清楚地另有所指，否则这里所使用的单数形式“一个”、“一项”、“某一”和“所述”也意图包括复数形式。还应当理解的是，在本说明书中所使用的术语“包括”和/或“包含”表明所述特征、整数、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或更多其他特征、整数、步骤、操作、元件、组件和/或其组合。这里所使用的术语“和/或”包括所列出的相关联的项目当中的一项或更多项的任意和所有组合。此外，术语“示例性”意图指代实例或说明。

应当理解的是，当提到一个元件或一层处于另一个元件或另一层“之上”、与之“连接”、与之“耦合”或与之“相邻”时，其可以直接处于所述另一个元件或另一层之上、与之连接、与之耦合或与之相邻，或者可以存在中间元件或中间层。与此相对，当提到一个元件“直接”处于另一个元件或另一层“之上”、与之“直接连接”、与之“直接耦合”或与之“紧邻”时，则不存在中间元件或中间层。

除非另行定义，否则这里所使用的所有术语（其中包括技术和科学术语）具有与本发明构思所属的领域中的技术人员通常所理解的相同含义。还应当理解的是，比如在常用字典中所定义的术语应当被解释为具有与其在相关领域和/或本说明书的情境中一致的含义，而不应当按照理想化或过于正式的意义来解释（除非在这里明确地如此定义）。

图1是示出了根据本发明构思的一个实施例的非易失性存储器件的方框图。参照图1，非易失性存储器件100包括存储单元阵列110、地址译码器120、页缓冲器130和控制逻辑140。在本发明构思的某些实施例中，存储单元阵列110可以被实现为3D存储单元阵列。

存储单元阵列110通过字线WL、串选择线SSL和接地选择线GSL连接到地址译码器120。存储单元阵列110还通过位线BL连接到页缓冲器130。

假设在某些实施例中提供了3D存储单元阵列，可以根据多个存储块（BLK）来设置存储单元阵列110，其中每一个存储块包括在已定义的行方向、已定义的列方向和垂直于衬底的方向上设置的存储单元。这三个“方向”可以被任意地定义，但是将基本上是彼此正交的，以便定义3D存储单元阵列的结构。在存储单元阵列110的某些实施例中，可以在垂直于衬底的方向上形成单元串。

在该配置内，可以通过相应的串选择线SSL来选择存储单元阵列110的存储单元。

在下面的实施例中，假设根据本发明构思的一个实施例的存储单元阵列的存储单元是能够存储两个或更多比特的数据的多层级存储单元（MLC）。也就是说，假设所利用来对每一个存储单元进行调节、编程、擦写和读取的技术使得单个MLC能够协同存储两个或更多比特的数据并且能够从单个MLC协同获取两个或更多比特的数据。在某些实施例中，每一个存储单元可以是电荷捕获闪速（CTF）存储单元，其能够根据分别与置于CTF存储单元上的电荷量相关联的两个或更多相应阈值电压分布来存储两个或更多数据状态。在其他实施例中，每一个存储单元可以是其中由不同的材料相表示两个或更多数据状态的相变存储单元、其中由不同的磁属性表示两个或更多数据状态的磁存储单元、其中由不同的电阻值表示两个或更多数据状态的电阻式存储单元、或者其中由不同的材料属性表示两个或更多数据状态的铁电存储单元。

地址译码器120在控制逻辑140的控制下操作。在一般操作中，除了来自控制逻辑140的控制信号之外，地址译码器120还接收外部提供的地址（ADDR），并且作为响应向存储单元阵列110提供特定控制电压。举例来说，取决于正在执行的特定操作（例如编程、读取或擦写），地址译码器120将根据译码后的行地址向存储单元阵列110提供字线电压、串选择线电压和/或接地选择线电压。

此外，地址译码器120可以对作为所接收到的地址的一部分而提供的列地址进行译码，并且将译码后的列地址传送到页缓冲器130。因此，在图1所示的实施例中，假设地址译码器120包括足以形成行译码器、列译码器、地址缓冲器和有关电路的构成（和传统上所理解的）元件。

按照类似的方式，页缓冲器130在控制逻辑140的控制下操作。在一般操作中，页缓冲器130响应于从地址译码器120接收的译码后的列地址从多条位线当中选择一条位线BL。

在特定操作期间，页缓冲器130接收将被编程到存储单元阵列110的外部提供的数据（DATA）。在其他操作期间，页缓冲器130接收来自存储单元阵列110的将要输出到外部器件的读取数据。在根据本发明构思的实施例的其他操作期间，页缓冲器130可以在把来自存储单元阵列110的一个区域的读取数据编程到存储单元阵列110的另一个区域之前存储（锁存）所述数据。

正如传统上将认识到的那样，页缓冲器130可以包括多个页缓冲器单元。各个页缓冲器单元可以分别连接到一条或更多条位线BL。每一个页缓冲器单元可以在操作期间偏置所连接的位线BL，并且在读取和编程验证操作期间感测所连接的位线BL上的视在电压。

控制逻辑140被配置成控制非易失性存储器件100的总体操作。正如传统上所理解的那样，控制逻辑140响应于一个或更多外部提供的控制信号CTRL和/或命令CMD来操作。

在图1所示的实施例的情境中，本发明构思的某些实施例的特征在于理性地指明“第一数据”与“第二数据”的数据管理方法。举例来说，第一数据可以是关于第一次发生的编程操作而接收到的编程数据，第二数据则可以是关于（后来）第二次发生的编程操作而接收到的编程数据。但是第一数据和第二数据的其他定义也是可能的，前提是两个数据集合的差别大到足以允许由下文中描述的本发明构思的方案所提供的不同处理。

鉴于这一理解，假设第一数据在第一编程操作期间在控制逻辑140的控制下被从外部器件提供到页缓冲器130，并且地址译码器120同时接收与第一数据相关联的第一地址。在接收到第一数据之后，控制逻辑可以使用页缓冲器130来把第一数据“分割”（即划分或分解）成多个较小的“已分割第一数据”集合。作为生成已分割第一数据的一部分，控制逻辑140还可以使用地址译码器120来操纵所接收到的地址，并且生成便于把已分割第一数据编程到存储单元阵列110的适当的分割地址。

具体来说，本发明构思的某些实施例根据存储单元阵列110内的存储单元的一个（1个）物理页的“单比特页容量”对所接收到的第一数据进行分割。本领域技术人员将认识到，可以根据存储单元阵列内的存储单元的特定连接对任何存储单元阵列进行“物理”配置。这样的连接可以被称作“一页”存储单元。在一个实例中，一个物理页的存储单元可以包括共同连接到特定的（多条）控制线（或者共同由其控制）的存储单元，所述控制线例如是字线、串选择线或者字线与串选择线的组合。可替换地或附加地，一个物理页的存储单元可以包括连接到单条字线的存储单元当中的共同连接在指定行中的存储单元。因此，多个物理页可以连接到单条字线。

术语“物理页”中的“物理”一称与用以指定存储单元的特定分组的其他方法（比如（多个）逻辑页）相区分。同样地，本领域技术人员会理解物理页（其例如由特定物理连接方案定义）与逻辑页（其例如由特定寻址或数据访问方案定义）之间的（多项）差别。相应地，根据本发明构思的实施例的存储单元阵列将包括分别与存储单元的指定连接相关联的物理页。举例来说，第一物理页可以是连接到第一字线的存储单元，第二物理页可以是连接到第二字线的存储单元，后面以此类推。

在认识到每一个物理页可以由MLC的连接形成之后，每一个物理页可以包括一定数目的逻辑页。因此物理页的术语“单比特页容量”（1bPC）指示了该物理页的存储单元的数目（而不管其多比特数据存储能力）。因此，包括8K个MLC的一个物理页将具有8K的单比特页容量。与此同时，假设使用能够被编程为存储多达3比特的数据的MLC，则相同的物理页将具有24K或者(每个存储单元3比特×物理页中的8K个MLC)的“总比特页容量”（TbPC）。针对相同物理页的“剩余比特页容量”（RbPC）可以被理解成总比特页容量减去单比特页容量或者(TbPC-1bPC=RbPC)。

但是，在根据本发明构思的存储单元阵列内指定特定物理页，由页缓冲器130接收到的第一数据将被分割从而生成已分割第一数据，随后利用单比特编程数据技术把所得到的每个已分割第一数据集合作为单比特数据存储在存储单元阵列110内的多个物理页的其中之一内。前面的内容认识到可以利用各种单比特编程技术和操作或者各种多比特编程技术和操作将所接收到的数据作为“单比特数据”或“多比特数据”编程到MLC。应当提到的是，单比特编程操作比多比特编程操作提供了更高的数据确定性，而多比特编程操作则能够比单比特编程操作在每单位时间内存储更多的数据。

因此，对应于每一项已分割第一数据的单比特数据被本发明构思的实施例存储到多个物理页之中的MLC。在某些实施例中，每一项已分割第一数据作为单比特最低有效位（LSB）数据被编程到存储所述已分割第一数据的多个物理页当中的每一个物理页（PP）的一个逻辑页（LP）。

在已对第一数据进行了处理并且将其作为已分割第一数据编程到多个物理页之中以后，由页缓冲器130在控制逻辑140的控制下接收第二数据。随后，控制逻辑140选择存储已分割第一数据的多个物理页的至少其中之一，以便利用多比特编程操作来将第二数据存储为多比特数据。如果第二数据的大小超出单个物理页的剩余比特容量，则可以将其划分到存储已分割第一数据的多个物理页当中的多于一个物理页之中。可以利用单个物理页的剩余比特容量对第二数据进行这样的划分。

如果第二数据的大小不等于一个物理页的剩余比特页容量的整数倍，则所述多个物理页当中的一个附加的（+1）物理页可以被用来存储第二数据的“剩余部分”。在类似的实践中，如果第一数据的大小不等于单比特页容量的整数倍，则一个附加的（+1）物理页可以被用来存储第一数据的剩余部分。按照这种方式，本发明构思的实施例所提供的数据管理方法能够高效地处理具有任何合理大小和结构的第一数据和第二数据，而不管主机定义的传入数据与非易失性存储器中的存储单元的比特结构和容量之间的潜在失配。

从前面的内容可以理解的是，在执行了第一编程操作之后，每一个“第一所选物理页”的MLC将具有与通过单比特编程操作所编程的单比特数据一致的二进制状态（“1”或“0”）。随后，控制逻辑140执行后来发生的第二编程操作，以便附加地将第二数据作为多比特数据存储在已从第一所选物理页当中选择的至少一个“第二所选物理页”的MLC中。此外，根据本发明构思的实施例，利用多比特编程技术对第二数据执行第二编程操作，从而把第二数据的多个比特同时编程到每一个第二所选物理页。

举例来说，同样假设使用3比特MLC，可以根据两个逻辑页将第二数据编程到第二所选物理页的MLC（例如作为中心有效位（CSB）数据和最高有效位（MSB）数据）。在这种情况下，具有先前被编程到第一逻辑页的LSB数据的每一个MLC将具有利用CSB和MSB数据同时编程的第二逻辑页和第三逻辑页。因此，在针对第二数据的第二编程操作之后，存储在每一个MLC中的数据比特的数目从一个增加到三个。应当提到的是，此时当提到CSB数据和MSB数据被“同时编程”时，这并不意味着利用顺序编程（子）操作对CSB数据和MSB数据进行顺序地编程。相反，将多比特数据同时编程到MLC意味着在前面的实例中，通过单次编程操作将CSB数据和MSB数据同时编程到MLC。后面将参照图9到图17更加全面地描述这一区别。

前面的实例假设的是使用存储LSB数据、CSB数据和MSB数据的3比特MLC。但是本发明构思的范围不限于仅仅该实例，可以将能够存储四个或更多比特的数据的MLC结合到本发明构思的某些实施例中。

应当提到的是，通过关于多个物理页使用单比特编程操作并且随后关于这些物理页的至少其中之一进行多比特编程操作，固有地减少了存储第一数据和第二数据所需的编程操作的数目。因此就改进了总体编程速度（或者数据存储速度）并且降低了功耗。

还应当提到的是，在与使用由奇数比特MLC（例如3比特MLC）配置的存储单元阵列的物理页的大小有关的特定假设下，本发明构思的实施例有效地管理对于从主机接收到的2^N数据的编程。将参照图11到图15以一些附加的细节描述由本发明构思的实施例提供的这一数据兼容性管理（或高效数据管理）方法。

图2是示出了根据本发明构思的一个实施例的存储器系统的方框图。参照图2，存储器系统1200包括控制器1210和非易失性存储器（NVM）1220。主机系统1100与存储器系统1200进行数据通信（对其编程数据或者从中读取数据）。NVM1220可以像前面描述的图1的存储器100那样配置，并且在某些实施例中可以结合3D存储单元阵列。NVM1220可以被配置成在特定操作期间从控制器1210接收（多个）控制信号CTRL、（多个）命令CMD、（多个）地址ADDR和数据（DATA），并且作为一些操作的结果向控制器1210返回数据（DATA）。

控制器1210可以被用来控制针对NVM1220的所选存储单元的读取、编程和擦写操作的执行，并且充当与主机1100的接口。相应地，控制器1210可以使得将从主机1100接收的数据编程到NVM1220，并且可以使得从NVM1220读取的数据返回到主机1100。

在本发明构思的某些实施例中，NVM1220将根据物理页定义（即物理页单元）执行编程操作。因此，当控制器1210从主机1100接收到第一数据（即与第一编程操作相关联的编程数据）时，其根据物理页的单比特页容量（例如根据包括在一个物理页中的MLC的数目，其中所述物理页被定义在NVM1220内）对第一数据进行分割。一旦生成所得到的已分割第一数据之后，控制器1210就将已分割第一数据作为单比特数据编程到多个物理页之中。

相应地，已分割第一数据可以被存储在所述多个物理页当中的每一个物理页的LSB页中，其中每一个LSB页的单比特页容量等于包括在物理存储器中的MLC的数目。举例来说，假设从主机1100接收到16KB的第一数据，NVM1220的一个物理页包括单比特页容量为8KB的LSB页，并且物理页的总比特容量是24KB（3比特MLC×8KB）。在这些假设下，第一数据被控制器1210分割成两个已分割第一数据部分（16KB/8KB=2），并且由控制器1210选择两个（2个）物理页来把已分割第一数据存储为单比特数据。

随后，控制器1210将已分割第一数据发送到NVM1220，并且控制NVM1220将已分割数据作为单比特数据存储在两个（2个）所选物理页中（即利用单比特编程操作将LSB数据存储到3比特MLC）。因此就说已分割第一数据作为单比特数据被存储在多个（第一所选）物理页“之中”。在前面的假设下，关于针对LSB数据指定的已定义逻辑页来将已分割第一数据作为LSB数据存储到多个物理页之中。

一旦完成第一编程操作之后，可以关于多个物理页的MLC的LSB页来保持、访问或修改已分割第一数据。但是在后来的某一时间点，由控制器1210接收可能与第二编程操作相关联的第二数据。根据前面的内容，现在可以将第二数据作为同时编程到相应MLC的多比特数据而编程到多个物理页的至少其中之一。为此，控制器1210将第二数据的大小与第一所选物理页当中的每一个物理页的剩余比特容量进行比较，以便确定NVM1220内的第一所选物理页当中的第二所选物理页的数目。举例来说，同样假设NVM1220的MLC是3比特MLC，则每一个物理页将具有16KB（或者说是TbPC的24KB-1bPC的8KB）的剩余比特页容量。进一步假设第二数据的大小是16KB，则其中一个第一所选物理页将被指定为两个（2个）第一所选物理页当中的第二所选物理页，以便把16KB的数据作为2比特数据（例如CSB和MSB逻辑页）同时存储在第二所选物理页的MLC中。

进一步假设NVM1220的每一个MLC都是CTF存储单元，则相对于浮动栅极存储单元的类似编程，字线干扰被大大减少。因此，虽然在第二编程操作期间对多比特数据同时编程，但是由于字线干扰而发生编程失败的概率被大大降低。

因此从前面的实例可以理解的是，尽管由主机1100提供的2^N大小的数据与NVM1220的3比特大小的MLC存在固有的失配，本发明构思的实施例仍然提供对于所有可用数据存储容量（即MLC的每一个物理页的数据存储容量）的高效使用。

与前面的实例不同，现在假设第二数据的大小为32KB。相应地，全部两个（2个）第一所选物理页被指定为第二所选物理页，并且两个（2个）第二所选页当中的每一个都被用来存储16KB的第二数据。由控制器1210根据每一个第二所选物理页的剩余比特容量对第二数据进行划分。

需要再次强调的是，通过使用根据本发明构思的实施例的编程方法，提供2^N（第一和第二）数据的主机1100与包括3比特MLC（其为基于非2^N数据的存储单元的一个实例）的NVM1220内的物理页定义之间的总体数据兼容性得到显著改进。这一点在传统主机器件或传统数据文件定义已经建立了不会被现今的非易失性存储器件的制造商影响或修改的2^N数据结构和数据传输假设的情况下特别重要。

正如前面所提到的那样，根据本发明构思的教导的某些非易失性存储器件将合并3D存储单元阵列，以便除了其他优点之外特别显著增大由存储器件所提供的数据密度。为了进一步说明这一大类实施例，下面将关于图3、图4和图5描述一个示例性3D NAND闪速存储单元阵列。但是本发明构思的范围不仅仅限于3D NAND闪速存储单元阵列，而是扩展到结合了其他类型的非易失性存储单元的其他3D存储单元阵列。

图3是示出了根据本发明构思的一个实施例的可以被用作图1的存储单元阵列110的3D存储单元阵列的概念图。参照图3，存储单元阵列110包括多个存储块BLK1到BLKz，其中每一个由三维结构（或者垂直结构或层叠结构）形成。因此，每一个存储块BLK1到BLKz包括在互相正交的第一、第二和第三方向上延伸的存储单元结构。虽然在图3中未示出，但是每一个存储块BLK1到BLKz可以包括例如在第二方向上延伸的多个单元串，其中所述多个单元串在第一和第三方向上分别彼此间隔开。

正如传统上将认识到的那样，一个存储块中的单元串可以关于多条位线、多条串选择线、多条字线、一条或更多条接地选择线以及一条共源极线进行各种连接。多个存储块BLK1到BLKz中的各个单元串将根据各种连接方案共享多条位线。举例来说，所述多条位线可以在第二方向上延伸，从而由多个存储块BLK1到BLKz共享。

可以通过地址译码器120（图1）响应于所接收到的地址的操作来选择对应的存储块BLK1到BLKz。随后可以执行针对一个所选存储块中的特定存储单元的擦写、编程和读取操作。

图4是进一步示出了图3中所示的多个存储块BLK1到BLKz的其中之一的透视图。与图3中示出的三个布局方向一致，图4以一些附加的细节示出了3D存储单元阵列结构的特定元件。

所述3D存储单元阵列被形成在主衬底111上。在图4所示的实例中，假定衬底111具有第一导电类型（例如P型）。举例来说，衬底111可以是由选自第三族元素当中的一种或更多种元素（例如硼）形成的P型阱。在某些实施例中，衬底111可以是形成在N型阱内的袋状（pocket）P型阱。

在衬底111中提供在第一方向上延伸的多个共源极区CSR。各个共源极区CSR在第二方向上彼此间隔开。当电连接时，这些共源极区CSR形成一条共源极线（CSL）。假设共源极区CSR具有不同于衬底111的第一导电类型的第二导电类型（例如N型）。

在相邻的共源极区CSR之间，在第三方向上（即与衬底111垂直的方向）将绝缘材料112和112a顺序地提供在衬底111上。绝缘材料112和112a的不同沉积体在第三方向上间隔开，并且绝缘材料112和112a在第一和第二方向上以平面方式延伸。在某些实施例中，绝缘材料112和112a将由一种或更多种半导体氧化物膜形成，并且与衬底111直接接触的绝缘材料112a的厚度可以小于其他绝缘材料112的厚度。

在共源极区CSR的两个相邻区之间，在第二方向上顺序地设置多个柱PL以在第三方向上穿透所述多个绝缘材料112和112a。举例来说，柱PL可以穿过绝缘材料112和112a与衬底111接触。

在图4所示的实施例中，两个相邻的共源极区CSR之间的柱PL在第二方向上间隔开，并且被布置成在第二方向上成直线延伸。柱PL可以用不同的材料形成。举例来说，每一个柱PL可以包括沟道膜114和提供在沟道膜114内的内部材料115。

每一个沟道膜114可以由第一导电类型的半导体材料（例如硅）形成。每一个内部材料115可以由例如氧化硅之类的绝缘材料形成。作为替代，每一个内部材料115可以由气隙形成。

在共源极区CSR的两个相邻区之间，信息存储膜116被提供在每一个绝缘材料112和112a的各自的主表面上，并且信息存储膜116的侧边通过柱PL被暴露出来。信息存储膜116将是能够通过选择性地捕获及释放电荷而存储信息的材料。

在两个相邻的共源极区CSR之间并且在绝缘材料112和112a之间，分别提供与信息存储膜116电接触的导电材料CM1到CM8。因此，在图4所示的实施例中，导电材料CM1到CM8在第一方向上延伸，从而使得共源极区CSR上的导电材料CM1到CM8可以通过字线切口而分开。共源极区CSR可以通过字线切口而被暴露出来，其中字线切口也在第一方向上延伸。

导电材料CM1到CM8可以由金属导电材料和/或例如多晶硅之类的非金属导电材料形成。

被提供在绝缘材料112和112a当中的处于最上层的绝缘材料的上表面上的信息存储膜116被去除。也就是说，去除了被提供在绝缘材料112和112a的侧面当中的与柱PL相对的侧面处的信息存储膜116。

关于多个柱PL分别提供多个漏极320。每一个漏极320可以由第二导电类型的半导体材料（例如硅）形成，并且延伸到柱PL的沟道膜114的上侧。

在第二方向上延伸的位线BL被提供成与漏极320电接触并且在第一方向上间隔开。在图4所示的实施例中，漏极320和位线BL通过接触插塞（未示出）连接。位线BL可以由一种或更多种金属导电材料形成，并且/或者由例如多晶硅之类的一种或更多种非金属导电材料形成。

正如图4中的所选实例所示，导电材料CM1到CM8实质上定义了衬底111以上的第一到第八的各个“高度”。当然，衬底以上的各个垂直高度的指定是对于相对几何关系的任意描述。本发明构思不限于以上/以下、垂直/水平、向上/向下等特定指向。这些相对几何描述术语仅仅被用来清楚地教导本发明构思的性质并且做出和利用其特定实施例。

所述多个柱PL可以与信息存储膜116和多个导电材料CM1到CM8一起形成多个单元串。每一个柱PL可以与信息存储膜116和相邻的导电材料CM1到CM8形成一个单元串。

柱PL可以沿着所定义的“行”和“列”方向被提供在衬底111上。举例来说，八个导电材料CM1到CM8可以构成一定数目的行，同时连接到所述八个导电材料CM1到CM8的柱可以被用来从所述一定数目的行当中选择特定一行。位线BL可以构成各列。因此，与相同位线BL连接的柱构成一列。柱PL可以与信息存储膜116和多个导电材料CM1到CM8一起形成沿着行和列方向设置的多个串。每一个单元串可以包括在垂直于衬底111的方向上层叠的多个单元晶体管CT。

图5是进一步示出了根据本发明构思的一个实施例的图4的3D存储单元阵列的等效电路图。其中，存储块BLKa1包括单元串CS11、CS12、CS21和CS22，其中每一个单元串包括串选择晶体管SST、接地选择晶体管GST和存储单元MC1到MC6。在每一个单元串中，存储单元MC1到MC6连接在串选择晶体管SST与接地选择晶体管GST之间。

单元串CS11、CS12、CS21和CS22中的接地选择晶体管GST的控制栅极共同连接到接地选择线GSL。各接地选择晶体管GST的各自的第一端与存储单元MC1连接，并且各自的第二端共同连接到共源极线CSL。

单元串CS11、CS12、CS21和CS22中的存储单元MC1共同与字线WL1连接（即作为一组由字线WL1电控制），单元串CS11、CS12、CS21和CS22中的存储单元MC2共同与字线WL2连接，单元串CS11、CS12、CS21和CS22中的存储单元MC3共同与字线WL3连接，单元串CS11、CS12、CS21和CS22中的存储单元MC4共同与字线WL4连接，单元串CS11、CS12、CS21和CS22中的存储单元MC5共同与字线WL5连接，并且单元串CS11、CS12、CS21和CS22中的存储单元MC6共同与字线WL6连接。

在单元串CS11和CS12中，串选择晶体管SST的控制栅极与串选择线SSL1连接。在单元串CS21和CS22中，串选择晶体管SST的控制栅极与串选择线SSL2连接。在单元串CS11和CS21中，每一个串选择晶体管SST的一端与位线BL1连接，并且另一端与存储单元MC6连接。在单元串CS12和CS22中，串选择晶体管SST的一端与位线BL2连接，并且另一端与存储单元MC6连接。

正如从该示例性配置中所能看到的那样，在3D存储单元阵列中，可以关于例如字线、位线之类的连接元件定义多个行、列和高度。因此，“行方向”可以被定义为串选择线SSL1和SSL2的延伸方向，从而单元串CS11和CS12被设置在行方向中以形成第一行，并且单元串CS21和CS22被设置在行方向中以形成第二行。

“列方向”可以被定义为位线BL1和BL2的延伸方向。因此，单元串CS11和CS21被设置在列方向中以形成第一列，并且单元串CS12和CS22被设置在列方向中以形成第二列。

各个高度可以被定义为与接地选择晶体管GST和/或串选择晶体管SST的具体距离。

相应地，可以在层叠3D结构中关于行和列方向以及高度来设置存储单元MC1到MC6。举例来说，在图4和图5所示的实施例中处于相同高度的存储单元共同与一条字线连接，并且处于不同高度的存储单元与不同字线连接。同一行中的串选择晶体管SST共同与一条串选择线SSL1或SSL2连接，并且不同行中的串选择晶体管SST与不同的串选择线SSL1和SSL2连接。同一列中的串选择晶体管SST与同一条位线BL1或BL2连接，并且不同列中的串选择晶体管SST与不同位线BL1和BL2连接。

在本发明构思的某些实施例中，存储单元MC1到MC6当中的每一个将是能够关于相应地定义的阈值电压分布来存储两个或更多比特的数据的MLC。

图4和图5仅仅示出了包括四个（4个）单元串CS11、CS12、CS21和CS22的单个存储块BLKa1，其中每一个单元串包括六个（6个）存储单元MC1到MC6。但是本发明的范围不仅仅限于该简单实例。举例来说，可以在行方向或列方向上提供两个或更多单元串，或者可以在一个单元串中的相同高度下提供两个或更多存储单元。类似地应当提到的是，图4示出了其中各个接地选择晶体管GST共同连接到单一接地选择线的一个实例，但是并不需要是这种情况。同一行中的串选择晶体管SST、接地选择晶体管GST可以共同与一条接地选择线连接，并且不同行中的接地选择晶体管GST可以与不同接地选择线连接。

在图4所示的实施例中，每一个单元串包括一个串选择晶体管SST和一个接地选择晶体管GST。但是每一个单元串可以包括两个或更多串选择晶体管和/或两个或更多接地选择晶体管。

此外，每一个单元串可以包括一个或更多虚设（dummy）存储单元。

图6是示出了用以在图4和图5的示例性存储块中的字线的情境中定义存储单元的物理页的一种方法的概念图。参照图4、图5和图6，假设每一个存储单元MC1到MC6是能够根据各个逻辑页（例如LSB页、CSB页和MSB页）存储单比特LSB数据、CSB数据和MSB数据的3比特MLC。图6的第一、第二和第三存储单元在图4和图5的3D存储单元阵列中共同连接到第一字线（WL1）的同时，分别被设置在第一行、第二行和第三行中。因此，多行的MLC（以及在本发明构思的某些实施例中还有相应的物理页）在3D存储单元阵列内共同连接到相同的字线。也就是说，根据给定的存储单元阵列定义，例如，共同连接到字线的多行当中的连接在同一行中的存储单元可以被视为一个（1个）物理页，其具有特定的总比特页容量和单比特页容量。

因此，在图6所示的实例中，第一、第二和第三存储单元被布置在各自的物理页中。每一个物理页包括多个单比特逻辑页（例如LSB页、CSB页和MSB页）。此外，可以利用串选择线SSL1、SSL2和SSL3分别选择共同连接到第一字线的多个物理页。图7的概念图以一些附加细节描述了该方法。

图7示出了在图4和图5的存储单元阵列内的被设置在多页中并且共同与一条串选择线连接的MLC的连接。参照图4、图5和图7，第一串选择线SSL1与多个物理页连接，每一个物理页连接到各自的字线（例如WL4、WL5和WL6）。同样地，在这里第一、第二和第三存储单元当中的每一个被假定为能够根据各个逻辑页（例如LSB页、CSB页和MSB页）存储单比特LSB数据、CSB数据和MSB数据的3比特MLC。

图8是示出了可以在针对图1到图7的3D非易失性存储器件的编程操作期间使用的特定控制电压的图示。在图8中，水平轴可以表示时间T，垂直轴表示所施加的电压V的水平。

参照图8，可以将编程电压VPGM施加到从字线WL1到WL6当中所选的一条。随后，可以将验证电压VFY1到VFY7顺序地施加到所选字线。验证电压VFY1到VFY7可以是用以同时编程多页数据的电压。验证电压VFY1到VFY7可以是用以确定所编程存储单元的阈值电压是否达到目标水平的电压。

如果检测到编程失败的存储单元，则在把编程电压VPGM增大一个已定义增量ΔV之后，可以再次对所选字线施加编程电压VPGM。随后，可以将验证电压VFY1到VFY7顺序地施加到所选字线。

可以对所选字线的MLC迭代地施加编程电压VPGM和验证电压VFY1到VFY7，直到所有存储单元都通过（即被成功编程）为止，其中可以对于每一次后继迭代都将编程电压VPGM递增ΔV。正如传统上所认识到的那样，这种类型的编程操作通常被称作递增步长脉冲编程（ISPP），并且针对ISSP存在许多不同的具体方法，图8所示的实例仅仅是其中之一。

图9是概括了根据本发明构思的某些实施例可以使用的一种编程方法的流程图。图9中所描述的方法采用非易失性存储器的视角，关于后面的图10所描述的方法则采用控制器的视角。

参照图2和图9，存储器系统1200通过控制器1210从例如主机1100之类的外部源接收第一数据（S110）。第一数据可以是作为第一编程操作的一部分而已经被提供到存储器系统1200，并且出于这里的解释的目的，假设第一数据具有2^N大小，其大于在存储器系统1200的构成NVM1220中定义的物理页的单比特页容量。

在由存储器系统1200接收到第一数据时，可能已经根据存储器系统1200的NVM1220中的物理页的单比特页容量对第一数据进行了分割。因此，可以利用单比特编程技术将已分割第一数据存储在NVM1220中的多个物理页之中（S120）。

举例来说，每一个物理页可以包括连接到字线的存储单元当中（并且其可能处于多行之中）的共同连接到一行的存储单元集合。如前所述，每一个物理页可以包括多个逻辑页（例如LSB页、CSB页和MSB页）。此外，如果采用3D存储单元阵列，则存储器系统1200可以通过选择一条串选择线SSL而从连接到字线的多个物理页中进行选择。因此，出于把已分割第一数据作为单比特数据（根据LSB页或某一其他逻辑页）编程在多个物理页之中的第一编程操作的目的，所述物理页可以被称作“第一所选物理页”。

随后，在接收到已分割第一数据之后的后来某一时间点，存储器系统1200通过控制器1210从例如主机1100之类的外部源接收第二数据（S130）。第二数据可能已经作为（后来发生的）第二编程操作的一部分而被提供到存储器系统1200，并且出于这里的解释的目的假设第二数据具有2^N大小，尽管其不同于第一数据的大小，但是仍然大于物理页的单比特页容量。

相应地，第二数据将已经根据第一所选物理页的剩余比特容量而被划分，从而使得第一所选物理页的至少其中之一（其被称作“（多个）第二所选物理页”）被用来利用多比特编程技术存储第二数据（S140）。应当提到的是，对于多比特数据的第二编程是通过关于存储在每一个第二所选物理页的MLC中的多比特数据的多个比特同时执行的。

因此，利用单比特编程技术将已分割第一数据编程到在工作实例中所采用的3比特MLC。因此，第一所选物理页的每一个MLC将被编程到擦写状态或已编程状态（即数据值“1”或“0”）。（例如参见图13）。随后利用多比特编程技术将第二数据编程到3比特MLC，其后（多个）第二所选页的每一个MLC将被编程到分别对应于3比特数据值“111”、“110”、“101”、“011”、“100”、“010”、“001”和“000”的八个（8个）可能状态的其中之一。第二所选物理页中的MLC的阈值电压分布从单比特数据值到三比特数据值的第二编程转换关于由每一个MLC存储的三个比特当中的两个而同时发生。换句话说，第二编程操作是所谓的“一次性编程操作”。

在该工作实例中，第一次被编程到第一所选物理页的MLC的单比特数据可以是LSB数据，而第二次被编程到第二所选物理页的多比特数据可以是CSB和MSB数据。

但是前面关于MLC的3比特性质的假设并不限制本发明构思的范围。如果使用4比特MLC，则在针对仅仅第一有效位的第一编程操作之后，第二编程操作可以对MLC的第2到第4有效位同时进行编程。类似地，5比特和更高MLC也受益于本发明构思的实施例。

图10是根据本发明构思的某些实施例从控制器1210的视角概括图9的编程方法的流程图。对于工作实例继续做出类似的假设。

因此，存储器系统1200的控制器1201从主机1110接收第一数据（S210），并且随后根据在NVM1220中定义的物理页的单比特页容量对第一数据进行分割（S220）。随后将已分割第一数据作为单比特数据存储在多个第一所选物理页之中（S230）。

随后在接收到已分割第一数据之后的后来某一时间点，存储器系统1200的控制器1201从主机1100接收第二数据（S240）。控制器1201把第二数据的大小与第一所选物理页的剩余比特页容量进行比较，并且确定需要多少第一所选物理页来把第二数据存储为多比特数据（第二所选物理页）。随后将第二数据作为多比特数据编程到第二所选物理页，其中多比特数据当中的至少两个比特被同时编程到第二所选物理页的MLC（S250）。

如前所述，尽管在第一和第二数据的2^N大小与非易失性存储器件中的MLC的奇数比特（例如3比特）数据存储容量之间存在可能的失配，关于图9和图10描述的编程方法仍然提供了对于可用存储器空间的非常高效的使用。其结果是，为了避免浪费非易失性存储器中的可用数据存储容量所需的垃圾收集操作将更少，从而改进了存储器系统的操作效率。更少的内务处理操作延长了非易失性存储单元的使用寿命，并且降低了总体功耗。

本领域技术人员从前面的内容可以很容易理解如何能够类似地应对第三和后续编程操作。如果其可用的话，可以利用具有可用数据存储容量的第一所选物理页依次执行每一项编程操作。如果不存在具有可用数据存储容量的第一所选物理页，则可以像前面所解释的那样创建“新的”第一所选物理页。从而可以对具有任何合理大小和结构定义的传入编程数据进行高效的处理和编程。可以在不损失数据编程和数据存储效率的情况下适应传统的数据定义。

下面将关于图11到图17描述根据本发明构思的实施例的特定编程方法的其他实例。

图11是示出了根据本发明构思的一个实施例的用户器件2000的方框图。参照图11，用户器件2000通常包括主机2100和存储器系统2200。存储器系统2200包括控制器2210和非易失性存储器2220。非易失性存储器2220包括页缓冲器2221以及包括至少两个或更多物理页2222和2223的存储单元阵列。

假设主机2100是以具有2^NKB大小的数据集合向非易失性存储器传送数据的数字器件，其中N是大于1的整数。

假设每一个物理页2222和2223具有8KB的单比特页容量，其中单比特页容量表示当物理页的每一个存储单元充当单层级单元（SLC）时物理页的数据容量。因此，每一个物理页2222和2223的单比特页容量将是基于包括在物理页中的存储单元的数目。因此，如果每一个物理页2222和2223包括8K存储单元，则每一个物理页2222和2223的单比特页容量将是8KB。在确定单比特页容量时只考虑实际被用来存储数据的物理页中的存储单元。因此对于这一目的不考虑虚设存储单元。

假设包括在每一个物理页2222和2223中的每一个存储单元是3比特MLC，则每一个物理页2222和2223的总比特页容量将是MLC比特的数目（例如3）与单比特页容量的乘积。因此，假设每一个物理页2222和2223具有24KB（3×8KB）的总比特页容量。

如图11中所示，假设主机2100在第一编程操作期间向存储器系统2200传送具有16KB大小的第一数据（Data1）。作为响应，控制2210根据物理页2222和2223的8KB单比特容量对16KB的第一数据进行分割。随后将分别具有8KB大小的单独的已分割第一数据作为单比特数据编程到物理页2222和2223（第一所选物理页）的MLC。在所示实例中，各个物理页具有相同的单比特页容量，但是并不需要总是这种情况。

在某些实施例中，控制器2210可以通过参照表征非易失性存储器2200的元信息来确定对应于每一个物理页2222和2223的单比特页容量。

图12是进一步示出了根据本发明构思的某些实施例的关于图11描述的编程实例的图示。参照图12，同样假设关于多个逻辑页（例如LSB页、CSB页和MSB页）定义每一个物理页2222和2223。

在第一编程操作期间，利用单比特编程操作通过页缓冲器2221将已分割第一数据分别存储在第一和第二物理页2222和2223中。

因此，在第一编程操作期间，已分割数据被存储在第一和第二物理页2222和2223的各自的LSB页中。由于第一和第二物理页2222和2223的每一个LSB页具有8KB的数据容量，因此具有8KB大小的已分割第一数据的两个集合将完全填充第一和第二物理页2222和2223的LSB页。

图13是进一步示出了图12的第一编程操作的可能结果的概念图。参照图13，在第一编程操作之后，第一物理页和第二物理页中的每一个MLC的逻辑状态将是擦写状态E0或已编程状态P1。

图14是扩展了对图11到图13的编程实例的描述的图示。

在第一编程操作之后的第二编程操作期间，主机2100向存储器系统2200发送第二数据（Data2）。在这里同样假设第二数据的大小是16KB。

在接收到第二数据之后，控制器2210把第二数据的大小与被指定为“第一所选物理页”（即先前在其中存储了单比特数据的物理页2222和2223）的物理页的剩余比特容量进行比较。由于每一个第一所选物理页（2222和2223）的剩余比特容量是16KB，因此只需要其中一个第一所选物理页作为第二所选物理页（例如物理页2222）。

相应地，在第二编程操作期间，将第二数据的整个集合作为多比特（例如2比特）数据存储在第二所选物理页2222中。根据前面的内容，在第二编程操作期间将第二数据编程在第一物理页2222的CSB和MSB页中，并且在第一和第二编程操作期间不需要对第一物理页2222的MLC执行中间擦写操作。与前面一样，第二编程操作的多比特数据将被同时编程到第一物理页2222的CSB和MSB页。

图15和图16是在本发明构思的某些实施例的情境中进一步示出了图11到图14的第二编程操作的图示。

参照图15，第一物理页2222已经根据第一编程操作存储了单比特LSB页数据，但是CSB页和MSB页仍然未被使用或者“为空”（例如具有擦写状态）。在第二编程操作期间，第二数据被从控制器2210传送到页缓冲器2221，其中假设页缓冲器2221包括被适配成临时存储传入编程数据的多个锁存器2221a、2221b和2221c。

页缓冲器2221可以读取存储在第一物理页2222处的LSB页并且将其存储在LSB锁存器2221c处，并且第二数据（Data2）可以分别被存储在页缓冲器2221的CSB锁存器2221b和MSB锁存器2221a处。

参照图16，在第二编程操作期间，页缓冲器2221现在可以基于存储在多个锁存器2221a、2221b和2221c处的数据将第二数据编程在第二物理页2222处。在第二编程操作期间，可以利用存储在页缓冲器2221中的3比特数据（LSB、CSB和MSB）把物理页2222的每一个MLC编程到八个可能逻辑状态的其中之一，其中多个数据比特（在这里是CSB和MSB数据比特）被同时编程。

在某些实施例中，可以利用由ISPP方法定义的迭代循环来执行第二编程操作。

图17是进一步示出了第二编程操作期间MLC的逻辑状态之间的转换的概念图。参照图17，其中示出了包括在第一物理页2222中的存储单元的逻辑状态的变化。

在这里，在第一编程操作之后，第一物理页2222的MLC可以存储一个比特的第一数据（擦写状态E0或编程状态P1），其中擦写状态E0可以与LSB数据值“1”相关联，编程状态P1可以与LSB数据值“0”相关联。

在第二编程操作期间，两个数据比特的第二数据被附加地存储在MLC中。因此，MLC将被编程到分别对应于3比特（LSB、CSB和MSB）数据值“110”、“101”、“011”、“100”、“010”、“001”和“000”的八个可能逻辑状态E0、P1、P2、P3、P4、P5、P6和P7的其中之一。

在第二编程操作期间，第一物理页2222的MLC被编程到八个可能逻辑状态E0、P1、P2、P3、P4、P5、P6和P7的其中之一，从而将多个数据比特（例如CSB和MSB比特）同时编程到MLC。

图18是在本发明构思的某些实施例的情境中进一步示出了图11到图14的第二编程操作的另一个实例的方框图。

参照图18，用户器件3000包括主机3100和存储器系统3200。图18的用户器件3000可以被配置成与图11的用户器件相同。

如前所述，存储器系统3200可以对由主机3100提供的第一数据进行分割，并且将已分割第一数据编程在多个第一所选物理页3222和3223之中。在第一编程操作之后，存储器系统3200可以作为第二编程操作的一部分从主机3100接收第二数据（Data2）。但是在这里假设第二数据Data2具有32KB大小。

相应地，控制器3210利用第一所选物理页的剩余比特页容量对第二数据进行划分，以便确定第一所选物理页当中的第二所选物理页的数目。与图11中一样，假设第一所选物理页3222和3223的总比特页容量是24KB。因此，鉴于8KB单比特页容量，假设第一所选物理页3222和3223的剩余比特页容量是16KB。

由于第二数据的大小是32KB，因此第一所选物理页3222和3223都被指定为第二所选物理页，并且分别被用来存储16KB的第二数据。在所示实例中，假设控制器3210将第二数据（Data2）划分成两个已划分第二数据集合。随后，页缓冲器3221可以顺序地或同时对第二所选物理页3222和3223进行编程。

在某些实施例中，非易失性存储器3220可以利用串选择线来选择第二所选物理页。也就是说，第二所选物理页3222和3223可以是通过共同的选择线连接的物理页。但是在其他实施例中，第二所选物理页3222和3223可以是连接到不同的串选择线的物理页。

控制器3210控制非易失性存储器3220，从而分别将两个16KB的第二数据集合编程到第二所选物理页3222和3223。控制器3210将把多比特数据同时编程在每一个第二所选物理页3222和3223内的多个逻辑页中。

图19是示出了根据本发明构思的另一个实施例的存储器系统的方框图。参照图19，存储器系统4000包括非易失性存储器件4100和控制器4200。非易失性存储器件4100包括多个非易失性存储器芯片，其形成多个组。每一组中的非易失性存储器芯片可以被配置成通过一个共同通道与控制器4200通信。在所示实施例中，多个非易失性存储器芯片通过多个通道CH1到CHk与控制器4200通信。

每一个非易失性存储器芯片可以被配置成与根据本发明构思的一个实施例的非易失性存储器件100相同。也就是说，非易失性存储器件4100可以包括（根据图4）提供在衬底111上的多个单元串CS11、CS12、CS21和CS22，其中每一个单元串CS11、CS12、CS21和CS22可以包括在垂直于衬底111的方向上层叠的多个单元晶体管。

在图19中描述了其中将一个通道与多个非易失性存储器芯片连接的情况。但是存储器系统4000可以被修改成使得一个通道与仅仅一个非易失性存储器芯片连接。

非易失性存储器件4100和控制器4200可以基本上类似于图2的非易失性存储器件和控制器，其不同之处在于控制器4200通过共同通道与多个非易失性存储器芯片通信。

图20是示出了根据本发明构思的一个实施例的固态盘（SSD）的方框图。参照图20，用户器件5000包括主机5100和SSD5200。SSD5200包括SSD控制器5210、缓冲存储器5220和非易失性存储器件5230。

SSD控制器5210可以提供主机5100与SSD5200之间的物理互连。SSD控制器5210可以提供对应于主机5100的总线格式的与SSD5200的接口。具体来说，SSD控制器5210可以对提供自主机5100的命令进行解码，以便基于解码结果访问非易失性存储器件5230。

SSD控制器5210可以与主机5100和非易失性存储器件5230连接。SSD控制器5210可以被配置成响应于来自主机5100的请求访问非易失性存储器件5230。SSD控制器5210可以提供主机5100与非易失性存储器件5230之间的接口。SSD控制器5210可以被配置成驱动用于控制非易失性存储器件5230的固件。SSD控制器5210可以被配置成向非易失性存储器件5230提供控制信号CTRL、命令CMD和地址ADDR。

SSD控制器5210可以被用来在第一编程操作期间对接收自主机5100的第一数据进行分割，以便将已分割第一数据作为单比特数据存储在非易失性存储器件5230的多个第一所选物理页之中。这方面可以与其中控制器3210（参照图11）存储已分割第一数据的第一编程操作基本上相同地执行。

在第一编程操作之后，SSD控制器5210可以接收来自主机5100的第二数据。SSD控制器5210可以控制非易失性存储器件5230，从而在第二编程操作期间把第二数据作为多比特数据编程在多个第一所选物理页的至少其中之一内。可以根据参照图9提供的描述来执行第二编程操作。

主机5100的总线格式可以包括USB（通用串行总线）、SCSI（小型计算机系统接口）、PCI express、ATA、PATA（并行ATA）、SATA（串行ATA）、SAS（串行连接SCSI）等等。

缓冲存储器5220可以临时存储从主机5100提供的写入数据或者从非易失性存储器件5230读出的数据。如果存在于非易失性存储器件5230中的数据被高速缓存，则在主机5100的读取请求下，缓冲存储器5220可以支持高速缓存功能以便将高速缓存的数据直接提供到主机5100。一般来说，主机5100的总线格式（例如SATA或SAS）的数据传输速度可以高于SSD5200的存储器通道。也就是说，如果主机5100的接口速度非常快，则通过提供具有大存储容量的缓冲存储器5220可以最小化由于速度差异而导致的性能降低。

缓冲存储器5220可以由同步DRAM形成，以便为被用作辅助大容量存储器件的SSD5200提供足够的缓冲。但是缓冲存储器5220不限于本公开内容。

非易失性存储器件5230可以被提供为SSD5200的存储介质。举例来说，非易失性存储器件5230可以由具有大存储容量的NAND闪速存储器件形成。非易失性存储器件5230可以由多个存储器件形成。在这种情况下，各个存储器件可以分别通过一个通道单元连接到SSD控制器5210。作为存储介质，非易失性存储器件5230可以由NAND闪速存储器形成。但是非易失性存储器件5230不限于NAND闪速存储器件。举例来说，SSD5200的存储介质可以由PRAM、MRAM、ReRAM、FRAM、NOR闪速存储器等等形成。此外，本发明构思可以应用于将不同类型的存储器件一起使用的存储器系统。

非易失性存储器件5230可以被配置成与在图1和图2的情境中描述的非易失性存储器件基本上相同。

图21是示出了根据本发明构思的一个实施例的存储卡的图示。参照图21，存储卡6000包括非易失性存储器件6100、控制器6200和连接器6300。

非易失性存储器件6100可以被配置成与根据本发明构思的某些实施例的图1的非易失性存储器件100相同。也就是说，非易失性存储器件6100可以包括（根据图4和图5）提供在衬底111上的多个单元串CS11、CS12、CS21和CS22，每一个单元串CS11、CS12、CS21和CS22可以包括在垂直于衬底111的方向上层叠的多个单元晶体管。

控制器6200可以与非易失性存储器件6100连接。控制器6200可以被配置成访问非易失性存储器件6100。控制器6200可以被配置成为非易失性存储器件6100提供接口。控制器6200可以被配置成向非易失性存储器件6100提供控制信号CTRL、命令CMD和地址ADDR。

连接器6300可以将存储卡6000与主机电连接。

控制器6200可以被用来在第一编程操作期间对通过连接器6300从主机接收的第一数据进行分割，并且将已分割第一数据存储在非易失性存储器件6100的多个物理页之中。这方面可以与图11的控制器3210所执行的第一编程操作基本上相同地执行。

在第一编程操作之后，控制器6200可以从主机接收第二数据。控制器6200可以控制非易失性存储器件6100，从而在第二编程操作期间把第二数据编程在其中编程了第一数据的多个物理页的至少其中之一内。可以按照参照图9描述的那样执行第二编程操作。

存储卡6000可以由例如PC（PCMCIA）卡、CF卡、SM（或SMC）卡、记忆棒、多媒体卡（MMC、RS-MMC、MMCmicro）、安全卡（SD、miniSD、microSD、SDHC）、通用闪速存储（UFS）器件之类的存储卡形成。

图22是示出了根据本发明构思的一个实施例的计算系统的方框图。参照图22，计算系统7000包括中央处理单元7100、RAM7200、用户接口7300、调制解调器7400、系统总线7500和存储器系统7600。

存储器系统7600可以通过系统总线7500与元件7100到7400电连接。通过用户接口7300提供的或者由中央处理单元7100处理的数据可以被存储在存储器系统7600中。

存储器系统7600可以包括非易失性存储器件7610和控制器7620。存储器系统7600可以是根据本发明构思的实施例的存储器系统1000到4000、存储卡6000和固态盘5000的其中之一。

虽然前面参照示例性实施例描述了本发明构思，但是本领域技术人员将认识到，在不背离所附权利要求书的范围的情况下可以做出许多改变和修改。因此应当理解的是，前面的实施例不是限制性而是说明性的。

Claims

1.一种用于非易失性存储器的编程方法，所述非易失性存储器包括设置在物理页中的存储单元的存储单元阵列，所述物理页与连接到所述存储单元阵列的相应字线的存储单元对应，其中每一个存储单元存储多达N个比特的数据，N是大于2的整数，所述N个比特包括最低有效位、至少一个中心有效位和最高有效位，所述方法包括步骤：

接收第一数据并且根据所述存储单元的物理页的单比特页容量对所述第一数据进行分割从而生成已分割第一数据；

将所述已分割第一数据作为最低有效位数据分别编程到所述物理页；

接收第二数据并且根据单个物理页的剩余比特容量对所述第二数据进行划分从而生成已划分第二数据；以及

将所述已划分第二数据作为中心有效位数据和最高有效位数据编程到所述第一数据作为最低有效位数据被编程到的物理页当中的所选物理页，其中所述已划分第二数据被同时编程到所选物理页，

其中，所选物理页与各字线中的所选字线连接。

2.根据权利要求1所述的非易失性存储器的编程方法，其中，所述已分割第一数据被存储在相应物理页的多个最低有效位逻辑页内。

3.根据权利要求2所述的非易失性存储器的编程方法，其中，将所述已划分第二数据编程到仅所选物理页中的至少一个中心有效位逻辑页和最高有效位逻辑页中，

其中，所述第一数据的数据大小与所述第二数据的数据大小相同。

4.根据权利要求1所述的非易失性存储器的编程方法，其中，所述存储单元阵列是三维存储单元阵列，其包括：

多个单元串，每一个单元串在第一方向上延伸；

在第三方向上延伸的多条位线；以及

在第二方向上延伸的所述字线。

5.根据权利要求4所述的非易失性存储器的编程方法，其中，所述多个物理页当中的每一个物理页的存储单元共同由所述多条字线的其中之一控制，并且被共同布置在所述三维存储单元阵列内的相同高度。

6.根据权利要求4所述的非易失性存储器的编程方法，其中，每一个单元串连接到所述多条位线的其中之一，并且包括串联设置在串选择晶体管与接地选择晶体管之间的多个存储单元，

所述多个存储单元当中的每一个分别由所述多条字线的其中之一控制，每一个串选择晶体管由串选择线控制，每一个接地选择晶体管由接地选择线控制。

7.根据权利要求6所述的非易失性存储器的编程方法，其中，所述多个物理页当中的每一个由一条串选择线选择。

8.根据权利要求4所述的非易失性存储器的编程方法，其中，每一个存储单元是电荷捕获闪速存储单元。

9.根据权利要求1所述的非易失性存储器的编程方法，其中，将所述已划分第二数据作为中心有效位数据和最高有效位数据编程到所选物理页包括递增步长脉冲编程。

10.根据权利要求1所述的非易失性存储器的编程方法，其中，在不对所选物理页执行中间擦写操作的情况下，将所述已分割第一数据作为最低有效位数据分别编程到物理页以及将所述已划分第二数据作为中心有效位数据和最高有效位数据编程到所选物理页。

11.一种用于包括了非易失性存储器的存储器系统的数据管理方法，所述非易失性存储器具有设置在物理页中的存储单元的存储单元阵列，其中每一个存储单元存储多达N个比特的数据，每一个物理页由单比特页容量1bPC、等于(N×1bPC)的总比特页容量TbPC和等于(TbPC-1bPC)的剩余比特页容量RbPC来定义，所述方法包括步骤：

通过以下步骤执行存储X比特的第一数据的第一编程操作：

确定把所述第一数据作为单比特数据存储在第一所选物理页中所必需的第一所选物理页的数目Q，其中

把所述第一数据分割成Q份从而生成已分割第一数据；以及

把所述已分割第一数据作为单比特数据编程到所述第一所选物理页；以及

在执行了所述第一编程操作之后通过以下步骤执行存储Y比特的第二数据的第二编程操作：

确定把所述第二数据作为(N-1)多比特数据存储在所述第一所选物理页当中的第二所选物理页中所必需的第二所选物理页的数目R，其中

把所述第二数据划分成R份从而生成已划分第二数据；以及

把所述已划分第二数据作为(N-1)多比特数据编程到所述第二所选物理页，其中所述已划分第二数据被同时编程到所述第二所选物理页的存储单元，

其中，N是大于2的整数，Q是大于1的整数，并且X、Y和R当中的每一个都是正整数。

12.根据权利要求11所述的存储器系统的数据管理方法，其中，所有第二所选物理页在所述第二编程操作期间被一起编程。

13.根据权利要求11所述的存储器系统的数据管理方法，其中，R大于1，并且所述第二所选物理页当中的每一个在所述第二编程操作期间被顺序地编程。

14.根据权利要求11所述的存储器系统的数据管理方法，其中，N等于3，并且所述已分割第一数据作为最低有效位数据被存储在所述第一所选物理页的第一逻辑页中。

15.根据权利要求14所述的存储器系统的数据管理方法，其中，对于所述第二所选物理页当中的每一个，同时将所述已划分第二数据作为中心有效位数据编程到第二逻辑页并且作为最高有效位数据编程到第三逻辑页。

16.根据权利要求11所述的存储器系统的数据管理方法，其中，所述第一编程操作和所述第二编程操作的至少其中之一使用递增步长脉冲编程。

17.根据权利要求11所述的存储器系统的数据管理方法，其中，所述存储器系统包括存储器控制器，所述存储器控制器在所述第一编程操作期间接收并分割所述第一数据，并且在所述第二编程操作期间接收并划分所述第二数据。

18.根据权利要求11所述的存储器系统的数据管理方法，其中，所述存储单元阵列是三维存储单元阵列。

19.根据权利要求18所述的存储器系统的数据管理方法，其中，所述物理页的存储单元共同由穿越三维存储单元阵列的多条字线的其中之一控制，并且被共同布置在三维存储单元阵列内的相同高度。

20.根据权利要求19所述的存储器系统的数据管理方法，其中，利用穿越三维存储单元阵列的串选择线从多个物理页当中选择每一个物理页。

21.一种用于非易失性存储器的数据管理方法，所述非易失性存储器包括设置在物理页中的存储单元的存储单元阵列，所述方法包括步骤：

执行第一编程操作，包括：

接收第一数据；

根据所述存储单元阵列的物理页的单比特页容量对所述第一数据进行分割从而生成已分割第一数据，所述物理页与连接到所述存储单元阵列的相应字线的存储单元对应，并且每个物理页包括最低有效位逻辑页、至少一个中心有效位逻辑页和最高有效位逻辑页；以及

把所述已分割第一数据编程到所述存储单元阵列的存储单元的物理页中的每一个的仅最低有效位逻辑页；以及

在所述第一编程操作之后执行第二编程操作，包括：

接收第二数据；

根据单个物理页的剩余比特容量对所述第二数据进行划分从而生成已划分第二数据；以及

把所述已划分第二数据同时编程到所述第一数据被编程到的物理页当中的至少一个所选物理页中的所述至少一个中心有效位逻辑页和最高有效位逻辑页，其中，所选物理页与各字线中的所选字线连接。

22.根据权利要求21所述的非易失性存储器的数据管理方法，其中，利用表示擦写状态的擦写阈值电压分布和表示第一已编程状态的第一阈值电压分布的其中之一把每个第一数据编程到最低有效逻辑页。

23.根据权利要求22所述的非易失性存储器的数据管理方法，其中，通过以下步骤对每个已划分第二数据进行编程：

(a)保持所述擦写阈值电压分布；

(b)从所述擦写阈值电压分布转换到分别表示第二已编程状态、第三已编程状态和第四已编程状态的第二阈值电压分布、第三阈值电压分布和第四阈值电压分布的其中之一；

(c)保持所述第一阈值电压分布；或者

(d)从所述第一阈值电压分布转换到分别表示第五已编程状态、第六已编程状态和第七已编程状态的第五阈值电压分布、第六阈值电压分布和第七阈值电压分布的其中之一。

24.一种存储器系统，其包括：

非易失性存储器，其包括设置在物理页中的存储单元的存储单元阵列，所述物理页与连接到所述存储单元阵列的相应字线的存储单元对应，每一个存储单元存储多达N个比特的数据，所述N个比特包括最低有效位、至少一个中心有效位和最高有效位；

控制器，其被配置成在第一编程操作期间从主机接收第一数据、根据物理页的单比特页容量对所述第一数据进行分割从而生成已分割第一数据并且把所述已分割第一数据作为最低有效位数据编程到物理页；

所述控制器还被配置成在第二编程操作期间从主机接收第二数据，根据单个物理页的剩余比特容量对所述第二数据进行划分从而生成已划分第二数据，并且把所述已划分第二数据作为中心有效位数据和最高有效位数据编程到所述第一数据作为最低有效位数据被编程到的物理页当中的所选物理页，其中所述已划分第二数据被同时编程到所选物理页的存储单元，

其中，所选物理页与各字线中的所选字线连接。

25.根据权利要求24所述的存储器系统，其中，所述非易失性存储器还包括：

包括第一锁存器、第二锁存器和第三锁存器的页缓冲器，

其中，所述已分割第一数据在被编程到物理页之前被存储在所述第一锁存器中，并且所述第二数据在被编程到所选物理页之前被存储在所述第二锁存器和所述第三锁存器中。

26.根据权利要求25所述的存储器系统，其中，所述控制器还被配置成在所述第二编程操作期间，在把所述中心有效位数据和所述最高有效位数据编程到所选物理页之前把所述最低有效位数据拷贝回到所述第一锁存器，并且随后基于存储在所述第一锁存器、所述第二锁存器和所述第三锁存器中的最低有效位数据、所述中心有效位数据和所述最高有效位数据来执行一次性编程操作。

27.根据权利要求24所述的存储器系统，其中，所述存储单元阵列是三维存储单元阵列，其包括：

多个单元串，每一个单元串在第一方向上延伸；

在第三方向上延伸的多条位线；以及

在第二方向上延伸的所述字线。

28.根据权利要求27所述的存储器系统，其中，每一个单元串连接到所述多条位线的其中之一，并且包括串联连接在串选择晶体管与接地选择晶体管之间的多个多层级存储单元，

所述多个多层级存储单元当中的每一个分别由所述多条字线的其中之一控制，每一个串选择晶体管由串选择线控制，每一个接地选择晶体管由接地选择线控制。

29.根据权利要求27所述的存储器系统，其中，每一条串选择线和每一条接地选择线在所述第二方向上延伸。

30.根据权利要求24所述的存储器系统，其还包括：

缓冲存储器，其被配置成缓冲在所述控制器与所述非易失性存储器之间传送的数据。

31.根据权利要求30所述的存储器系统，其中，所述控制器、缓冲存储器和非易失性存储器被配置成作为固态盘操作。

32.根据权利要求24所述的存储器系统，其中，所述控制器和非易失性存储器被配置成存储卡。

33.一种用于存储器系统的控制器，所述存储器系统包括非易失性存储器，所述非易失性存储器包括设置在物理页中的存储单元的存储单元阵列，所述物理页与连接到所述存储单元阵列的相应字线的存储单元对应，每一个存储单元存储多达N个比特的数据，N是大于2的整数，所述N个比特包括最低有效位、至少一个中心有效位和最高有效位，所述控制器被配置成执行以下操作：在第一编程操作期间，从主机接收第一数据、根据物理页的单比特页容量对所述第一数据进行分割从而生成已分割第一数据并且把所述已分割第一数据作为最低有效位数据编程到物理页；以及在第二编程操作期间，从主机接收第二数据、根据单个物理页的剩余比特容量对所述第二数据进行划分从而生成已划分第二数据并且把所述已划分第二数据作为中心有效位数据和最高有效位数据编程到所述第一数据作为最低有效位数据被编程到的物理页当中的所选物理页，其中所述已划分第二数据被同时编程到所选物理页的存储单元，

其中，所选物理页与各字线中的所选字线连接。

34.根据权利要求33所述的控制器，其中，所述存储单元阵列是三维存储单元阵列。

35.一种存储器系统，其包括：

非易失性存储器，其包括设置在物理页中的存储单元的三维存储单元阵列，所述物理页与连接到所述存储单元阵列的相应字线的存储单元对应，每一个存储单元存储多达N个比特的数据，所述N个比特包括最低有效位、至少一个中心有效位和最高有效位，并且所述三维存储单元阵列包括分别在第一方向上延伸的多个单元串、在第二方向上延伸的所述字线以及在第三方向上延伸的多条位线，其中每一个单元串连接到所述多条位线的其中之一并且包括串联连接在串选择晶体管与接地选择晶体管之间的多个存储单元，所述物理页当中的每一个分别由所述字线的其中之一控制，每一个串选择晶体管由串选择线控制，并且每一个接地选择晶体管由接地选择线控制；

所述控制器还被配置成在第二编程操作期间从主机接收第二数据，根据单个物理页的剩余比特容量对所述第二数据进行划分从而生成已划分第二数据并且把所述已划分第二数据作为中心有效位数据和最高有效位数据编程到所述第一数据作为最低有效位数据被编程到的物理页当中的所选物理页，其中所述中心有效位数据和最高有效位数据被同时编程到所选物理页，

其中，所选物理页与各字线中的所选字线连接。