KR20160056383A - 불휘발성 메모리 장치 및 그것의 소거 방법 - Google Patents

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Abstract

기판에 수직한 방향으로 적층된 복수의 메모리 셀들과 상기 메모리 셀들 각각에 연결된 접지 선택 트랜지스터를 포함하는 메모리 셀 어레이를 포함하는 불휘발성 메모리 장치의 소거 방법은 상기 기판에 소거 전압을 인가하는 단계; 상기 메모리 셀 어레이의 온도를 측정하는 단계; 상기 측정된 메모리 셀 어레이의 온도에 따라 상기 기판에 상기 소거 전압이 인가된 시점부터 지연 시간을 설정하는 단계; 상기 접지 선택 트랜지스터에 연결된 접지 선택 라인에 상기 지연 시간 동안 접지 전압을 인가하는 단계; 및 상기 접지 선택 라인의 전압을 상기 지연 시간 이후에 상승시키는 단계를 포함한다.

Description

불휘발성 메모리 장치 및 그것의 소거 방법{NONVOLATILE MEMORY DEVICE AND ERASING METHOD THEREOF}
본 발명은 불휘발성 메모리 장치 및 그것의 소거 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불휘발성 반도체 메모리 장치로 나누어진다. 불휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 및 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 사용자 데이터 저장, 프로그램 및 마이크로 코드의 저장을 위해서 사용된다.
최근, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 어레이 구조를 갖는 반도체 메모리 장치가 연구되고 있다.
본 발명의 목적은 소거 동작 시 불휘발성 메모리 장치의 소거 불량을 방지하여 소거 동작의 신뢰성을 확보할 수 있는 불휘발성 메모리 장치 및 그것의 소거 방법을 제공하는 것이다.
본 발명의 실시예에 따른 기판에 수직한 방향으로 적층된 복수의 메모리 셀들과 상기 메모리 셀들 각각에 연결된 접지 선택 트랜지스터를 포함하는 메모리 셀 어레이를 포함하는 불휘발성 메모리 장치의 소거 방법은, 상기 기판에 소거 전압을 인가하는 단계; 상기 메모리 셀 어레이의 온도를 측정하는 단계; 상기 측정된 메모리 셀 어레이의 온도에 따라 상기 기판에 상기 소거 전압이 인가된 시점부터 지연 시간을 설정하는 단계; 상기 접지 선택 트랜지스터에 연결된 접지 선택 라인에 상기 지연 시간 동안 접지 전압을 인가하는 단계; 및 상기 접지 선택 라인의 전압을 상기 지연 시간 이후에 상승시키는 단계를 포함할 수 있다.
상기 측정된 메모리 셀 어레이의 온도에 따라 지연 시간을 설정하는 단계는, 상기 메모리 셀 어레이의 온도가 높을수록 상기 지연 시간을 더 길게 설정할 수 있다.
상기 측정된 메모리 셀 어레이의 온도에 따라 지연 시간을 설정하는 단계는, 상기 메모레 셀 어레이가 제1 온도를 갖는 경우의 소거 전압 증가량을 상기 메모리 셀 어레이가 상기 제1 온도 보다 낮은 제2 온도를 갖는 경우의 소거 전압 증가량과 일치하도록 상기 지연 시간을 설정할 수 있다.
상기 측정된 메모리 셀 어레이의 온도에 따라 지연 시간을 설정하는 단계는, 상기 메모리 셀 어레이가 제1 온도를 갖는 경우 상기 접지 선택 트랜지스터의 문턱 전압 변화량을 상기 메모리 셀 어레이가 상기 제1 온도 보다 낮은 제2 온도를 갖는 경우 상기 접지 선택 트랜지스터의 문턱 전압 변화량과 일치하도록 상기 지연 시간을 설정할 수 있다.
상기 접지 선택 라인의 전압을 상기 지연 시간 이후에 상승시키는 단계는, 상기 접지 선택 라인을 상기 지연 시간 이후에 플로팅할 수 있다.
상기 접지 선택 라인의 전압을 상기 지연 시간 이후에 상승시키는 단계는, 상기 접지 선택 라인에 상기 지연 시간 이후에 GSL 전압을 인가하는 단계를 포함할 수 있다.
상기 기판의 전압은 상기 소거 전압이 인가된 시점부터 유지 시점까지 제1 상승 기울기로 상승하고 상기 유지 시점 이후 상기 소거 전압으로 유지될 수 있다. 상기 접지 선택 라인의 전압은 상기 지연 시간이 지난 시점부터 상기 유지 시점까지 상기 제1 상승 기울기와 서로 다른 제2 상승 기울기로 상승하고 상기 유지 시점 이후 상기 GSL 전압으로 유지될 수 있다.
상기 제2 상승 기울기는 상기 제1 상승 기울기 보다 클 수 있다.
상기 지연 시간이 지난 시점에서 상기 접지 선택 라인의 전압과 상기 기판의 전압 사이의 전압 차이는 상기 유지 시점에서 상기 접지 선택 라인의 전압과 상기 기판의 전압 사이의 전압 차이 보다 클 수 있다.
상기 접지 선택 라인의 전압을 상기 지연 시간 이후에 상승시키는 단계는, 상기 유지 시점 이후 상기 접지 선택 라인을 플로팅하는 단계를 더 포함할 수 있다.
상기 접지 선택 라인에 상기 지연 시간 이후에 GSL 전압을 인가하는 단계는, 상기 접지 선택 라인에 상기 지연 시간 이후 제1 구간 동안 제1 GSL 전압을 인가하는 단계; 및 상기 접지 선택 라인에 상기 제1 구간 이후 제2 구간 동안 제2 GSL 전압을 인가하는 단계를 포함할 수 있다.
상기 접지 선택 라인의 전압은 상기 제1 구간 동안 제3 상승 기울기를 갖고, 상기 접지 선택 라인의 전압은 상기 제2 구간 동안 상기 제3 상승 기울기와 서로 다른 제4 상승 기울기를 가질 수 있다.
상기 접지 선택 라인에 상기 지연 시간 이후에 GSL 전압을 인가하는 단계는, 상기 접지 선택 라인에 상기 제2 구간 이후 제3 구간 동안 제3 GSL 전압을 인가하는 단계를 더 포함할 수 있다.
상기 접지 선택 라인의 전압은 상기 제3 구간 동안 상기 제3 및 제4 상승 기울기들 각각과 서로 다른 제5 상승 기울기를 가질 수 있다.
본 발명의 실시예에 따른 기판에 수직한 방향으로 적층된 복수의 메모리 셀들과 상기 메모리 셀들 각각에 연결된 접지 선택 트랜지스터를 포함하는 메모리 셀 어레이를 포함하는 불휘발성 메모리 장치의 소거 방법은 상기 기판의 전압이 제1 상승 기울기를 갖도록 상기 기판에 소거 전압을 인가하는 단계; 상기 접지 선택 트랜지스터에 연결된 접지 선택 라인에 상기 소거 전압이 인가된 시점부터 지연 시간 동안 접지 전압을 인가하는 단계; 및 상기 접지 선택 라인의 전압이 상기 제1 상승 기울기와 서로 다른 제2 상승 기울기를 갖도록 상기 접지 선택 라인에 GSL 전압을 인가하는 단계를 포함할 수 있다.
상기 GSL 전압은 상기 소거 전압과 서로 다를 수 있다.
상기 제2 상승 기울기는 상기 제1 상승 기울기 보다 클 수 있다.
상기 기판의 전압은 상기 소거 전압이 인가된 시점부터 유지 시점까지 상기 제1 상승 기울기로 상승하고 상기 유지 시점 이후 상기 소거 전압으로 유지될 수 있다. 상기 접지 선택 라인의 전압은 상기 지연 시간이 지난 시점부터 상기 유지 시점까지 상기 제2 상승 기울기로 상승하고 상기 유지 시점 이후 상기 GSL 전압으로 유지될 수 있다.
상기 지연 시간이 지난 시점에서 상기 접지 선택 라인의 전압과 상기 기판의 전압 사이의 전압 차이는 상기 유지 시점에서 상기 접지 선택 라인의 전압과 상기 기판의 전압 사이의 전압 차이 보다 클 수 있다.
본 발명의 실시예에 따른 불휘발성 메모리 장치는, 메모리 셀 어레이, 어드레스 디코더, 읽기 및 쓰기 회로, 전압 발생기, 온도 센서, 및 제어 로직을 포함할 수 있다.
상기 메모리 셀 어레이는 기판에 수직한 방향으로 적층된 복수의 메모리 셀들과 상기 메모리 셀들 각각에 연결된 접지 선택 트랜지스터를 포함할 수 있다.
상기 어드레스 디코더는 워드 라인들을 통해 상기 복수의 메모리 셀들에 연결되고, 접지 선택 라인을 통해 상기 접지 선택 트랜지스터에 연결될 수 있다.
상기 읽기 및 쓰기 회로는 비트 라인들을 통해 상기 메모리 셀 어레이에 연결될 수 있다.
상기 전압 발생기는 소거 동작 시에 상기 기판에 인가될 소거 전압 및 소거 동작 시에 상기 접지 선택 라인에 지연 시간 동안 인가될 접지 전압을 생성할 수 있다.
상기 온도 센서는 상기 메모리 셀 어레이의 온도를 측정할 수 있다.
상기 제어 로직은 상기 측정된 메모리 셀 어레이의 온도에 따라 상기 지연 시간을 설정하고, 상기 지연 시간 이후 상기 접지 선택 라인이 플로팅되도록 제어할 수 있다.
상기 제어 로직은 상기 측정된 메모리 셀 어레이의 온도가 높을수록 상기 지연 시간을 더 길게 설정할 수 있다.
본 발명의 불휘발성 메모리 장치 및 그것의 소거 방법에 의하면, 접지 선택 라인에 지연 시간 동안 접지 전압을 인가하여 기판에서 수직 활성 패턴으로 정공의 공급을 원할하게 함으로써, 소거 불량을 개선할 수 있다.
본 발명의 실시예에 따른 불휘발성 메모리는 온도에 따라 접지 선택 트랜지스터의 문턱 전압 변화량이 달라져 소거 불량이 발생하는 문제를 해결할 수 있다. 또한, 본 발명의 실시예에 따른 불휘발성 메모리는 온도에 따라 소거 전압 증가량이 달라져 소거 불량이 발생하는 문제를 해결할 수 있다.
본 발명의 불휘발성 메모리 장치 및 그것의 소거 방법에 의하면, 접지 선택 라인의 전압을 기판의 전압 보다 빠르게 상승시킴으로써, 접지 선택 라인의 전압과 기판의 전압 사이의 전압 차이를 감소시킬 수 있다. 메모리 셀 어레이의 소거 동작시 접지 선택 트랜지스터가 소거되는 것을 방지할 수 있다. 따라서, 접지 선택 트랜지스터의 문턱 전압 변화를 최소화하여 소거 동작의 신뢰성을 확보할 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 메모리 블록(BLK)을 예시적으로 보여주는 도면이다.
도 3은 도 2의 I-I` 선에 따라 절단한 도시된 메모리 블록의 단면도를 보여주는 도면이다.
도 4는 도 2에 도시된 메모리 블록의 등가 회로도를 예시적으로 보여주는 도면이다.
도 5는 도 1의 불휘발성 메모리 장치의 소거 동작 시의 전압 조건의 실시 예를 보여주는 테이블이다.
도 6은 도 5의 전압 조건에 따른 기판과 접지 선택 라인에 인가되는 전압의 파형을 보여주는 도면이다.
도 7은 본 발명의 실시예에 따른 소거 방법을 보여주는 순서도이다.
도 8은 온도에 따른 지연 시간 보상을 수행하지 않은 경우에 소거 전압 증가량 파형과 접지 선택 트랜지스터의 문턱 전압 변화량 파형을 도시한 도면이다.
도 9는 온도에 따른 지연 시간 보상을 수행한 경우에 소거 전압 증가량 파형과 접지 선택 트랜지스터의 문턱 전압 변화량 파형을 도시한 도면이다.
도 10은 본 발명의 실시예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 11은 도 10의 불휘발성 메모리 장치(100)의 소거 동작 시의 전압 조건의 실시 예를 보여주는 테이블이다.
도 12는 도 11의 전압 조건에 따른 기판과 접지 선택 라인에 인가되는 전압의 파형을 보여주는 도면이다.
도 13은 본 발명의 실시예에 따른 소거 방법을 보여주는 순서도이다.
도 14는 도 12의 전압의 파형에 따른 불휘발성 메모리 장치의 소거 동작 시의 전압 조건의 실시 예를 보여주는 테이블이다.
도 15는 도 10의 불휘발성 메모리 장치(101)의 소거 동작 시의 전압 조건의 실시 예를 보여주는 테이블이다.
도 16는 도 15의 전압 조건에 따른 기판과 접지 선택 라인에 인가되는 전압의 파형을 보여주는 도면이다.
도 17은 도 13의 S240 단계를 도시한 순서도이다.
도 18은 본 발명의 실시예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 19는 도 18에 도시된 불휘발성 메모리 장치에 따른 소거 방법을 보여주는 순서도이다.
도 20은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 21은 도 20의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 22는 도 21를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생기(130), 읽기 및 쓰기 회로(140), 제어 로직(150), 및 온도 센서(160)를 포함한다.
메모리 셀 어레이(110)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 그리고 접지 선택 라인들(GSL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(140)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들 및 복수의 선택 트랜지스터들을 포함할 수 있다. 메모리 셀들은 워드 라인들(WL)에 연결되고, 선택 트랜지스터들은 스트링 선택 라인들(SSL) 또는 접지 선택 라인들(GSL)에 연결될 수 있다. 메모리 블록들(BLK1~BLKz) 각각의 메모리 셀들은 기판과 수직한 방향으로 적층되어 3차원 구조를 형성할 수 있다. 블록들(BLK1~BLKz) 각각의 메모리 셀들은 하나 또는 그 이상의 비트를 저장할 수 있다.
어드레스 디코더(120)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 외부 장치로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 디코딩된 행 어드레스를 이용하여, 어드레스 디코더(120)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 선택한다. 어드레스 디코더(120)는 전압 발생기(130)로부터 다양한 전압들을 수신하고, 수신된 전압들을 선택 및 비선택된 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)에 각각 전달할 수 있다.
어드레스 디코더(120)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 디코딩된 열 어드레스(DCA)는 읽기 및 쓰기 회로(140)에 전달된다. 예시적으로, 어드레스 디코더(120)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함한다.
전압 발생기(130)는 제어 로직(150)의 제어에 응답하여 동작한다. 전압 발생기(130)는 불휘발성 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성된다. 예를 들어, 전압 발생기(130)는 소거 인에이블 신호(Een)에 응답하여 메모리 셀 어레이(110)의 기판으로 제공되는 소거 전압(Vers)을 생성할 수 있다. 전압 발생기(130)는 소거 인에이블 신호(Een)에 응답하여 어드레스 디코더(120)를 통해 접지 선택 라인들(GSL), 워드 라인들(WL), 및 스트링 선택 라인들(SSL)을 구동하도록 구성된다. 전압 발생기(130)는 소거 동작시에 접지 선택 라인(GSL)에 지연 시간 동안 인가될 접지 전압을 생성할 수 있다.
읽기 및 쓰기 회로(140)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 외부와 데이터(Data)를 교환한다. 읽기 및 쓰기 회로(140)는 제어 로직(150)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(140)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스(DCA)를 수신하도록 구성된다. 디코딩된 열 어드레스(DCA)를 이용하여, 읽기 및 쓰기 회로(140)는 비트 라인들(BL)을 선택할 수 있다.
예시적으로, 읽기 및 쓰기 회로(140)는 외부로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 기입한다. 읽기 및 쓰기 회로(140)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽어진 데이터를 외부에 전달한다. 읽기 및 쓰기 회로(140)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입한다. 예를 들면, 읽기 및 쓰기 회로(140)는 카피-백(copy-back) 동작을 수행하도록 구성된다.
예시적으로, 읽기 및 쓰기 회로(140)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼 등을 포함할 수 있다. 다른 예로서, 읽기 및 쓰기 회로(140)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등을 포함할 수 있다.
제어 로직(150)은 어드레스 디코더(120)와 읽기 및 쓰기 회로(130)에 연결된다. 제어 로직(150)은 불휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(150)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다. 소거 동작 시에, 제어 로직(150)은 전압 발생기(130)에 소거 인에이블 신호(Een)을 제공하도록 구성된다.
온도 센서(160)는 메모리 셀 어레이(110)의 온도를 측정한다. 온도 센서(160)는 측정된 메모리 셀 어레이(110)의 온도 정보를 갖는 온도 신호(Tsgn)를 제어 로직(150)에 제공할 수 있다. 소거 동작 시에, 제어 로직(150)은 온도 신호(Tsgn)를 기초로 접지 선택 라인(GSL)에 접지 전압이 인가되는 지연 시간을 설정할 수 있다.
도 2는 도 1에 도시된 메모리 블록(BLK)을 예시적으로 보여주는 도면이고, 도 3은 도 2의 I-I` 선에 따라 절단한 도시된 메모리 블록의 단면도를 보여주는 도면이다.
도 2 및 도 3을 참조하면, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제1 도전형(conductive type)을 갖는 웰(well)일 수 있다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 3족 원소가 주입되어 형성된 P 웰일 수 있다. 이하에서, 기판(111)은 P 웰(또는 포켓 P 웰)인 것으로 가정한다. 그러나, 기판(111)은 P 도전형을 갖는 것으로 한정되지 않는다.
기판(111) 상에, 복수의 도핑 영역들(112)이 제공된다. 도핑 영역들(112) 각각은 제2 방향을 따라 신장되고, 도핑 영역들(112)은 제1 방향을 따라 서로 이격되어 제공된다. 도핑 영역들(112)은 제2 도전형(conductive type)을 갖는다. 예를 들면, 도핑 영역들(112)은 N 도전형을 가질 수 있다. 이하에서, 도핑 영역들(112)은 N 도전형을 갖는 것으로 가정한다. 그러나, 도핑 영역들(112)은 N 도전형을 갖는 것으로 한정되지 않는다.
기판(111) 위에 4개의 서브 블록들이 형성된다. 각각의 서브 블록들은 기판(111) 상의 워드 라인 컷들(WL Cut) 사이에 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)이 판 형태로 적층됨으로써 형성된다. 여기서 적어도 하나의 스트링 선택 라인(SSL)은 스트링 선택 라인 컷으로 분리된다. 워드 라인 컷들 각각의 내부에는 벽(wall) 형태의 공통 소스 라인(CSL)이 형성될 수 있다.
실시예에 있어서, 각각의 워드 라인 컷에 포함된 공통 소스 라인(CSL)은 공통으로 연결된다. 비트 라인에 연결된 필라(pillar)가 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)을 관통함으로써, 셀 스트링이 형성된다.
도 2에서는 워드 라인 컷들 사이의 대상을 서브 블록으로 도시하였는데, 본 발명이 반드시 여기에 제한되지 않는다. 본 발명의 서브 블록은 워드 라인 컷과 스트링 선택 라인 컷 사이의 대상을 서브 블록으로 명명할 수 있다.
기판(111) 위에는 게이트 전극막(gate electrode layer, 113)과 절연막(insulation layer, 114)이 교대로 증착된다. 실시예에 있어서, 게이트 전극막(113)과 절연막(114)의 측면에는 정보 저장막(information storage layer, 115)이 형성될 수 있다.
게이트 전극막(113)은 접지 선택 라인(GSL), 복수의 워드 라인들(WL1 ~ WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 게이트 전극막(113)은 금속성 도전 물질을 포함할 수 있다. 게이트 전극막(113)은 폴리 실리콘 등과 같은 비금속성 도전 물질을 포함할 수 있다.
정보 저장막(115)은 터널 절연막(tunnel insulation layer), 전하 저장막(charge storage layer), 그리고 블록킹 절연막(blocking insulation layer)을 포함할 수 있다. 터널 절연막은 터널링 효과에 의해서 전하가 이동하는 절연막으로 동작할 수 있다. 전하 저장막은 전하를 포획(trap)하는 절연막으로 구성될 수 있다. 전하 저장막은, 예를 들면, 질화막(SiN) 또는 금속(알루미늄이나 하프늄) 산화막으로 형성될 수 있다. 블록킹 절연막은 게이트 전극막(113)과 전하 저장막을 서로 절연시킬 수 있다. 블록킹 절연막은 실리콘 산화막으로 형성될 수 있다. 여기서, 터널 절연막, 전하 저장막, 그리고 블록킹 절연막은 ONO(Oxide-Nitride-Oxide) 구조의 절연막으로 형성될 수 있다.
게이트 전극막(113)과 절연막(114)을 수직 방향으로 패터닝(vertical patterning)하면, 필라(pillar, 116)가 형성될 수 있다.
필라(116)는 게이트 전극막(113)과 절연막(114)을 관통하여 비트 라인(BL)과 기판(111) 사이에 연결된다. 필라(116)는 충전 유전 패턴(filing dielectric pattern, 117) 및 수직 활성 패턴(vertical active pattern, 118)을 포함할 수 있다. 충전 유전 패턴(117)은 기판(111)에 접촉할 수 있다. 충전 유전 패턴(117)은 실리콘 산화물(silicon oxide)과 같은 절연 물질 혹은 에어 갭(air gap)으로 형성 될 수 있다. 수직 활성 패턴(vertical active pattern, 118)은 채널 반도체로 구성될 수 있다. 실시예에 있어서, 수직 활성 패턴(118)은 P 타입 실리콘층으로 형성될 수 있다. 그러나, 수직 활성 패턴(118)은 도전형을 갖지 않는 진성 반도체(intrinsic semiconductor)로 형성될 수도 있다.
셀 스트링은 복수의 메모리 셀, 스트링 선택 트랜지스터, 및 접지 선택 트랜지스터를 포함할 수 있다. 메모리 셀, 스트링 선택 트랜지스터, 및 접지 선택 트랜지스터는 서로 동일한 구조를 가질 수 있다.
메모리 셀, 스트링 선택 트랜지스터, 및 접지 선택 트랜지스터 각각은 필라(116)의 내부에서부터 순차적으로 충전 유전 패턴(117), 수직 활성 패턴(118), 정보 저장막(115) 및 게이트 전극막(113)으로 구성될 수 있다.
n+ 도핑 영역들(112) 위에는 공통 소스 라인들(CSL)이 신장되어 있다. 공통 소스 라인(CSL)은 벽(wall) 형태로 워드 라인 컷 내부에 포함될 것이다.
도 4는 도 2에 도시된 메모리 블록(BLK)의 등가 회로도를 예시적으로 보여주는 도면이다. 도 4를 참조하면, 비트 라인들(BL1 ~ BL3)과 공통 소스 라인(CSL) 사이에는 셀 스트링(CS11 ~ CS33)이 연결되어 있다. 각각의 셀 스트링(예를 들면, CS11)은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1 ~ MC8), 그리고 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 도 4에서는 설명의 편의를 위하여 스트링에 포함된 메모리 셀의 개수가 8이라고 하겠다. 하지만, 본 발명의 스트링에 포함된 메모리 셀의 개수가 여기에 제한되지 않을 것이다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL; string selection line)에 연결된다. 스트링 선택 라인(SSL)은 제 1 내지 제 3 스트링 선택 라인(SSL1 ~ SSL3)으로 분리되어 있다. 도 4에서는 하나의 비트 라인에 대응하는 3개의 스트링 선택 라인들(SSL1 ~ SSL3)에 대하여 도시한다. 하지만 본 발명이 여기에 제한되지 않을 것이다. 본 발명의 메모리 블록(BLK)은 하나의 비트 라인에 대응하는 적어도 2개의 스트링 선택 라인들로 구성될 수 있다.
접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결된다. 각 셀 스트링의 접지 선택 라인(GSL)은 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
복수의 메모리 셀들(MC1 ~ MC8)은 각각에 대응하는 워드 라인들(WL1 ~ WL8)에 연결될 수 있다. 하나의 워드 라인에 연결되고, 동시에 프로그램되는 메모리 셀들의 집합을 페이지(page)라 부른다. 메모리 블록(BLK)은 복수의 페이지들로 구성된다. 또한, 하나의 워드 라인에는 복수의 페이지들이 연결될 수 있다. 도 4을 참조하면, 워드 라인(예를 들면, WL4)은 3개의 페이지에 공통으로 연결되어 있다.
각각의 메모리 셀은 한 비트의 데이터 또는 두 비트 이상의 데이터를 저장할 수 있다. 하나의 메모리 셀에 한 비트의 데이터를 저장할 수 있는 메모리 셀은 싱글 레벨 셀(SLC; single level cell) 또는 싱글 비트 셀(single bit cell)이라 부른다. 하나의 메모리 셀에 두 비트 이상의 데이터를 저장할 수 있는 메모리 셀은 멀티 레벨 셀(MLC; multi-level cell) 또는 멀티-비트 셀(multi bit cell)이라 부른다. 2비트 MLC의 경우에는 하나의 물리적 페이지에 2개의 페이지 데이터가 저장된다. 따라서 제 4 워드 라인(WL4)에 연결된 메모리 셀에는 6개의 페이지 데이터가 저장될 수 있다.
불휘발성 메모리 장치(100)가 차지 트랩형 플래시(charge trap flash; CTF)로 구현될 수 있다. 이 때, 프로그램된 CTF에 트랩 되어 있던 전하들이 시간이 지나면서 재분포되고 유실되는 IVS(initial verify shift)가 발생 될 수 있다. 이러한 산포 열화 현상을 극복하기 위하여 재프로그래밍을 수행할 수 있다.
한편, 도 4에 도시된 메모리 블록(BLK)에서는 접지 선택 라인(GSL)이 공유된 구조이다. 하지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명의 접지 선택 라인(GSL)은 스트링 선택 라인처럼 분리된 구조로 구현될 수도 있다.
도 5는 도 1의 불휘발성 메모리 장치(100)의 소거 동작 시의 전압 조건의 실시 예를 보여주는 테이블이고, 도 6은 도 5의 전압 조건에 따른 기판과 접지 선택 라인에 인가되는 전압의 파형을 보여주는 도면이다. 예시적으로, 도 1 내지 도 6을 참조하여 메모리 블록(BLK)의 소거 동작이 설명된다.
소거 동작 시에, 기판(111)에 소거 전압(Vers)이 인가된다. 기판(111) 및 수직 활성 패턴(118)은 동일한 도전형을 갖는다. 따라서, 기판(111)에 인가되는 소거 전압(Vers)은 수직 활성 패턴(118)으로 전달된다. 예시적으로, 소거 전압(Vers)은 고전압일 것이다. 기판(111)의 전압은 제1 시점(t1)부터 제3 시점(t3)까지 상승하다 제3 시점(t3) 이후부터 소거 전압(Vers)으로 유지될 것이다. 제1 시점(t1)은 기판(111)에 소거 전압(Vers)이 인가되는 시점이다. 제3 시점(t3)은 유지 시점으로 정의될 수 있다.
소거 동작 시에, 스트링 선택 라인들(SSL1~SSL3)은 플로팅된다. 따라서, 수직 활성 패턴(118)의 전압이 변화할 때, 스트링 선택 라인들(SSL1~SSL3)은 수직 활성 패턴(118)로부터 커플링 영향을 받는다. 즉, 수직 활성 패턴(118)의 전압이 소거 전압(Vers)으로 상승할 때, 스트링 선택 라인들(SSL1~SSL3)의 전압 또한 상승한다. 따라서, 스트링 선택 트랜지스터들(SST)은 소거 방지된다.
소거 동작 시에, 워드 라인들(WL1~WL8)에 워드 라인 소거 전압(Vwe)이 인가된다. 예시적으로, 워드 라인 소거 전압(Vwe)은 저전압이다. 예를 들면, 워드 라인 소거 전압(Vwe)은 접지 전압(Vss)일 수 있다. 수직 활성 패턴(118) 및 워드 라인들(WL1~WL8) 사이의 전압 차이에 의해, 메모리 셀들(MC1~MC8)에서 Fowler-Nordheim 터널링이 발생한다. 따라서, 메모리 셀들(MC1~MC8)은 소거된다.
소거 동작 시에, 접지 선택 라인(GSL)에는 제1 시점(t1)부터 제2 시점(t2) 사이의 지연 시간(DT) 동안 접지 전압(Vss)이 인가되고, 접지 선택 라인(GSL)은 지연 시간(DT) 이후 플로팅된다. 접지 선택 라인(GSL)의 전압은 기판(111)과의 커플링 효과에 의해 제2 시점(t2)부터 제3 시점(t3)까지 상승하다 제3 시점(t3) 이후부터 플로팅 전압(Vfl)으로 유지될 것이다.
접지 선택 트랜지스터(GST)는 메모리 셀들(MC1~MC8)과 동일한 구조를 갖는다. 즉, 접지 선택 트랜지스터(GST)는 충전 유전 패턴(117), 수직 활성 패턴(118), 정보 저장막(115) 및 게이트 전극막(113)를 포함할 수 있다. 따라서, 접지 선택 트랜지스터(GST)은 메모리 셀들(MC1~MC8)과 마찬가지로 쓰기 및 소거될 수 있고, 이에 따라 문턱 전압이 변경될 수 있다.
만일, 기판에 소거 전압(Vers)이 인가되는 시점(t1)에 접지 선택 라인(GSL)의 전압이 상승하면, 기판(111)에서 수직 활성 패턴(118)으로 정공의 공급이 원할하지 못하게 된다. 이로 인해, 수직 활성 패턴(118) 및 워드 라인들(WL1~WL8) 사이의 전압이 낮아져 소거 불량이 발생하거나, 더 큰 레벨의 소거 전압을 필요로 할 수 있다. 따라서, 본 발명의 실시예에 따른 불휘발성 메모리 장치(100)에 의하면, 소거 동작 시 접지 선택 라인(GSL)에 지연 시간(DT) 동안 접지 전압(Vss)을 인가하여 기판(111)에서 수직 활성 패턴(118)으로 정공의 공급을 원할하게 한다. 접지 선택 라인(GSL)은 지연 시간(DT) 이후, 플로팅되어 접지 선택 트랜지스터(GST)의 소거를 방지한다.
도 7은 본 발명의 실시예에 따른 소거 방법을 보여주는 순서도이다. 도 1 내지 도 7을 참조하면, S110 단계에서, 기판(111)에 소거 전압(Vers)이 인가된다. S120 단계에서, 워드 라인들(WL1 ~ WL8)에 워드 라인 소거 전압(Vwe)이 인가된다. S130 단계에서, 온도 센서(160)는 메모리 셀 어레이(110)의 온도를 측정한다. 온도 센서(160)는 측정된 메모리 셀 어레이(110)의 온도 정보를 갖는 온도 신호(Tsgn)을 제어 로직(150)에 제공할 수 있다.
S140 단계에서, 제어 로직(150)은 온도 신호(Tsgn)를 기초로 지연 시간(DT)을 설정한다. 예를 들어, 메모리 셀 어레이(110)의 온도는 제1 온도 또는 제2 온도를 가질 수 있다. 여기서, 제1 온도는 기 설정된 기준 온도 보다 높은 온도일 수 있고, 제2 온도는 기준 온도 보다 낮은 온도일 수 있다. 메모리 셀 어레이(110)가 제1 온도를 갖는 경우와 메모리 셀 어레이(110)가 제2 온도를 갖는 경우, 지연 시간(DT)은 서로 다르게 설정될 수 있다. 자세한 내용은 후술된다.
S150 단계에서, 설정된 지연 시간(DT) 동안 접지 선택 라인(GSL)에 접지 전압(Vss)을 인가한다. S160 단계에서, 설정된 지연 시간(DT) 이후 접지 선택 라인(GSL)을 플로팅할 수 있다. 접지 선택 라인(GSL)의 전압은 기판(111)의 전압과 커플링 효과에 의해 상승할 수 있다.
이하, 도 8 및 도 9를 참조하여, 도 8의 S140 단계를 좀 더 상세히 설명한다.
도 8은 온도에 따른 지연 시간 보상을 수행하지 않은 경우에 소거 전압 증가량 파형과 접지 선택 트랜지스터의 문턱 전압 변화량 파형을 도시한 도면이다. 구체적으로, 도 8에는 제1 온도에서 지연 시간(DT)에 따라 필요한 소거 전압 증가량 파형(△Vers-T1), 제1 온도에서 지연 시간(DT)에 따라 접지 선택 트랜지스터(GST)의 문턱 전압 변화량 파형(△Vth-T1), 제2 온도에서 지연 시간(DT)에 따라 필요한 소거 전압 증가량 파형(△Vers-T2), 및 제2 온도에서 지연 시간(DT)에 따라 접지 선택 트랜지스터(GST)의 문턱 전압 변화량 파형(△Vth-T2)이 도시되어 있다. 이때, 소거 전압 증가량(△Vers)은 메모리 셀(MC1~MC8)에 정상적인 소거 동작을 수행하기 위해 설정된 소거 전압(Vers)에 비해 더 필요한 전압을 의미한다.
도 3 및 도 5 내지 도 8을 참조하면, 제1 온도에서 지연 시간(DT)에 따라 필요한 소거 전압 증가량 파형(△Vers-T1)을 참조하면, 제1 온도에서 필요한 소거 전압 증가량(△Vers)은 지연 시간(DT)이 짧을수록 커지고, 지연 시간(DT)이 길수록 작아진다. 지연 시간(DT)이 짧을수록 기판(111)에서 수직 활성 패턴(118)으로 정공의 공급이 원할하지 못하여 소거 전압(Vers)보다 더 큰 레벨의 전압을 필요로 하므로, 소거 전압 증가량(△Vers)은 증가한다. 지연 시간(DT)이 길수록 기판(111)에서 수직 활성 패턴(118)으로 정공의 공급이 원할하여 소거 전압 증가량(△Vers)은 감소한다.
제1 온도에서 지연 시간(DT)에 따라 필요한 접지 선택 트랜지스터(GST)의 문턱 전압 변화량 파형(△Vth-T1)을 참조하면, 제1 온도에서 접지 선택 트랜지스터(GST)의 문턱 전압 변화량(△Vth)은 지연 시간(DT)이 짧을수록 감소하고, 지연 시간(DT)이 길수록 증가한다. 지연 시간(DT) 동안 접지 선택 라인(GSL)에 접지 전압(Vss)가 인가되고, 기판(111)에 소거 전압(Vers)가 인가되므로, 접지 선택 트랜지스터(GST)가 일부 소거될 수 있다. 일부 소거된 접지 선택 트랜지스터(GST)는 문턱 전압이 감소하게 된다. 소거 동작을 반복할수록 접지 선택 트랜지스터(GST)의 문턱 전압은 더 낮아지고, 이로 인해 소거 불량이 발생할 수 있다.
지연 시간(DT)이 짧을수록 접지 선택 트랜지스터(GST)가 소거되는 시간이 감소하므로, 접지 선택 트랜지스터(GST)의 문턱 전압 변화량(△Vth)이 감소한다. 지연 시간(DT)이 길수록 접지 선택 트랜지스터(GST)가 소거되는 시간이 증가하므로, 접지 선택 트랜지스터(GST)의 문턱 전압 변화량(△Vth)이 증가한다.
제2 온도에서 지연 시간(DT)에 따라 필요한 소거 전압 증가량 파형(△Vers-T2)은 제1 온도에서 지연 시간(DT)에 따라 필요한 소거 전압 증가량 파형(△Vers-T1)에 비해 우측으로 쉬프트된 파형을 가질 수 있다. 동일한 소거 전압 증가량(△Vers)을 갖기 위해, 제1 온도에서 필요한 지연 시간(DT)은 제2 온도에서 필요한 지연 시간(DT) 보다 짧을 수 있다. 제2 온도에서 필요한 소거 전압 증가량(△Vers)은 지연 시간(DT)이 짧을수록 커지고, 지연 시간(DT)이 길수록 작아진다.
제2 온도에서 지연 시간(DT)에 따라 필요한 접지 선택 트랜지스터(GST)의 문턱 전압 변화량 파형(△Vth-T2)은 제1 온도에서 지연 시간(DT)에 따라 필요한 접지 선택 트랜지스터(GST)의 문턱 전압 변화량 파형(△Vth-T1)에 비해 우측으로 쉬프트된 파형을 가질 수 있다. 동일한 접지 선택 트랜지스터(GST)의 문턱 전압 변화량(△Vth)을 갖기 위해, 제1 온도에서 필요한 지연 시간(DT)은 제2 온도에서 필요한 지연 시간(DT) 보다 짧을 수 있다. 제2 온도에서 접지 선택 트랜지스터(GST)의 문턱 전압 변화량(△Vth)은 지연 시간(DT)이 짧을수록 감소하고, 지연 시간(DT)이 길수록 증가한다.
본 발명의 실시예에 따른 불휘발성 메모리 장치(100)는 온도에 따른 지연 시간(DT) 보상을 수행할 수 있다. 불휘발성 메모리 장치(100)는 지연 시간(DT)을 조절하여 제1 온도와 제2 온도에서 소거 전압 증가량 파형을 일치하도록 제어할 수 있다. 불휘발성 메모리 장치(100)는 지연 시간(DT)을 조절하여 제1 온도와 제2 온도에서 접지 선택 트랜지스터(GST)의 문턱 전압 변화량 파형을 일치하도록 제어할 수 있다.
예를 들어, 제1 온도에서 지연 시간(DT)에 따라 필요한 소거 전압 증가량 파형(△Vers-T1) 및 제1 온도에서 지연 시간(DT)에 따라 접지 선택 트랜지스터(GST)의 문턱 전압 변화량 파형(△Vth-T1)을 우측으로 쉬프트시키기 위해, 불휘발성 메모리 장치(100)는 제1 온도가 감지된 경우, 제2 온도가 감지된 경우에 비해 지연 시간(DT)을 더 길게 제어할 수 있다. 예를 들어, 제2 온도에서 지연 시간(DT)에 따라 필요한 소거 전압 증가량 파형(△Vers-T2) 및 제2 온도에서 지연 시간(DT)에 따라 접지 선택 트랜지스터(GST)의 문턱 전압 변화량 파형(△Vth-T2)을 좌측으로 쉬프트시키기 위해, 불휘발성 메모리 장치(100)는 제2 온도가 감지된 경우, 제1 온도가 감지된 경우에 비해 지연 시간(DT)을 더 짧게 제어할 수 있다.
본 발명의 실시예에 따른 불휘발성 메모리 장치(100)는 온도에 따라 플로팅 전압(Vfl)과 소거 전압(Vers) 사이의 전압 차이(Lv)를 제어할 수 있다. 지연 시간(DT)이 증가하면, 접지 선택 라인(GSL)의 전압은 기판(111)의 전압에 의한 커플링 영향을 받는 시간이 감소한다. 따라서, 지연 시간(DT)이 증가하면, 플로팅 전압(Vfl)과 소거 전압(Vers) 사이의 전압 차이(Lv)가 증가할 수 있다. 또한, 지연 시간(DT)이 감소하면, 플로팅 전압(Vfl)과 소거 전압(Vers) 사이의 전압 차이(Lv)가 감소할 수 있다.
도 9는 온도에 따른 지연 시간 보상을 수행한 경우에 소거 전압 증가량 파형과 접지 선택 트랜지스터의 문턱 전압 변화량 파형을 도시한 도면이다.
도 9를 참조하면, 온도에 따른 지연 시간(DT) 보상을 수행한 경우에, 도 9과 달리 제1 온도에서 지연 시간에 따라 필요한 소거전압 증가량 파형(△Vers-T1)과 제2 온도에서 지연 시간에 따라 필요한 소거 전압 증가량 파형(△Vers-T2)이 거의 일치함을 알 수 있다. 또한, 도 9를 참조하면, 온도에 따른 지연 시간(DT) 보상을 수행한 경우에, 도 9와 달리, 제1 온도에서 지연 시간에 따라 필요한 접지 선택 트랜지스터(GST)의 문턱 전압 변화량 파형(△Vth-T1)과 제2 온도에서 지연 시간에 따라 필요한 접지 선택 트랜지스터(GST)의 문턱 전압 변화량 파형(△Vth-T2)은 거의 일치함을 알 수 있다.
본 발명의 실시예에 따른 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110)의 온도에 따라 지연 시간(DT)을 조절함으로써, 온도에 따라 접지 선택 트랜지스터(GST)의 문턱 전압 변화량(△Vth)이 달라져 소거 불량이 발생하는 문제를 해결할 수 있다. 또한, 본 발명의 실시예에 따른 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110)의 온도에 따라 지연 시간(DT)을 조절함으로써, 온도에 따라 소거 전압 증가량(△Vers)이 달라져 소거 불량이 발생하는 문제를 해결할 수 있다.
도 10은 본 발명의 실시예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 10을 참조하면, 불휘발성 메모리 장치(101)는 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생기(131), 읽기 및 쓰기 회로(140), 및 제어 로직(150)을 포함한다. 전압 발생기(131)를 제외한 나머지 구성들은 도 1에 도시된 불휘발성 메모리 장치(100)의 구성들과 실질적으로 동일하므로 구체적인 설명을 생략한다.
전압 발생기(130)는 제어 로직(150)의 제어에 응답하여 동작한다. 전압 발생기(130)는 불휘발성 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성된다. 예를 들어, 전압 발생기(131)는 소거 인에이블 신호(Een)에 응답하여 메모리 셀 어레이(110)의 기판으로 제공되는 소거 전압(Vers)을 생성할 수 있다. 전압 발생기(131)는 소거 인에이블 신호(Een)에 응답하여 어드레스 디코더(120)를 통해 접지 선택 라인들(GSL), 워드 라인들(WL), 및 스트링 선택 라인들(SSL)을 구동하도록 구성된다.
전압 발생기(131)는 GSL 드라이버(132)를 포함할 수 있다. GSL 드라이버(132)는 소거 동작시에 접지 선택 라인(GSL)에 인가될 접지 전압 및 GSL 전압을 생성할 수 있다. GSL 전압은 소거 전압(Vers)과 서로 다른 전압 레벨을 가질 수 있다.
불휘발성 메모리 장치(101)는 접지 선택 라인(GSL)에 GSL 전압을 인가함으로써, 접지 선택 라인(GSL)의 전압 상승 기울기를 기판(111)의 전압 상승 기울기와 서로 다르게 제어할 수 있다. 구체적인 내용은 후술된다.
도 11은 도 10의 불휘발성 메모리 장치(100)의 소거 동작 시의 전압 조건의 실시 예를 보여주는 테이블이고, 도 12는 도 11의 전압 조건에 따른 기판과 접지 선택 라인에 인가되는 전압의 파형을 보여주는 도면이다. 예시적으로, 도 2 내지 도 4, 도 10 내지 도 12를 참조하여 메모리 블록(BLK)의 소거 동작이 설명된다.
스트링 선택 라인들(SSL1~SSL3), 워드 라인들(WL1~WL8), 및 기판(111)에 인가되는 전압은 도 5 및 도 6을 참조하여 설명한 것과 동일하다. 이하, 접지 선택 라인(GSL)에 인가되는 전압을 중심으로 설명한다.
접지 선택 라인(GSL)에는 제1 시점(t1)부터 제2 시점(t2) 사이의 지연 시간(DT) 동안 접지 전압(Vss)이 인가된다. 접지 선택 라인(GSL)에는 지연 시간(DT) 이후 GSL 전압(Vgsl)이 인가된다. 접지 선택 라인(GSL)의 전압은 인가된 GSL 전압(Vgsl)에 의해 제2 시점(t2)부터 제3 시점(t3)까지 상승하다 제3 시점(t3) 이후부터 GSL 전압(Vgsl)으로 유지될 것이다.
지연 시간(DT)은 기판(111)의 전압이 일정 레벨에 도달할 때까지의 시간으로 설정되거나, 제1 시점(t1)부터 일정 시간이 경과될 때까지의 시간으로 설정될 수 있다.
기판(111)의 전압은 제1 시점(t1)부터 제3 시점(t3)까지 제1 상승 기울기(dx1)를 가진다. 접지 선택 라인(GSL)의 전압은 제2 시점(t2)부터 제3 시점(t3)까지 제1 상승 기울기(dx1)와 서로 다른 제2 상승 기울기(dx2)를 가진다. 제2 상승 기울기(dx2)는 제1 상승 기울기(dx1) 보다 클 수 있다. 즉, 접지 선택 라인(GSL)의 전압은 기판(111)의 전압 보다 빠르게 상승한다.
GSL 전압(Vgsl)은 소거 전압(Vers) 보다 낮은 전압 레벨을 가질 수 있다. 제2 시점(t2)에서, 접지 선택 라인(GSL)의 전압과 기판(111)의 전압 사이의 전압 차이(Lv1, 이하, 제2 시점 전압 차이)는 제3 시점(t3) 이후에서, 접지 선택 라인(GSL)의 전압과 기판(111)의 전압 사이의 전압 차이(Lv2, 이하 제3 시점 전압 차이) 보다 클 수 있다.
본 발명에 의하면, 접지 선택 라인(GSL)에 지연 시간(DT) 동안 접지 전압(Vss)을 인가하여 기판(111)에서 수직 활성 패턴(118)으로 정공의 공급을 원할하게 함으로써, 소거 불량을 개선할 수 있다.
제3 시점(t3) 이후, 기판(111)의 전압 레벨 보다 접지 선택 라인(GSL)의 전압 레벨이 낮으므로, 접지 선택 트랜지스터(GST)에 의도치 않게 소거 동작이 수행될 수 있다. 만일, 제2 시점(t2)에서 접지 선택 라인(GSL)을 플로팅 시킨 경우, 제2 시점 전압 차이(Lv1)과 제3 시점 전압 차이(Lv2)는 실질적으로 동일할 것이다.
본 발명에 의하면, 접지 선택 라인(GSL)의 전압을 기판(111)의 전압 보다 빠르게 상승시킴으로써, 제3 시점 전압 차이(Lv2)가 제2 시점 전압 차이(Lv1) 보다 작아질 수 있다. 제3 시점(t3) 이후에서, 접지 선택 라인(GSL)의 전압과 기판(111)의 전압 사이의 전압 차이(Lv2)가 감소하여, 메모리 셀 어레이(110)의 소거 동작시 접지 선택 트랜지스터(GST)가 소거되는 것을 방지할 수 있다. 따라서, 접지 선택 트랜지스터(GST)의 문턱 전압 변화를 최소화하여 소거 동작의 신뢰성을 확보할 수 있다.
도 13은 본 발명의 실시예에 따른 소거 방법을 보여주는 순서도이다. 도 2 내지 도 4 및 도 10 내지 도 13을 참조하면, S210 단계에서, 기판(111)에 소거 전압(Vers)이 인가된다. 소거 전압(Vers)에 의해 기판(111)의 전압은 제1 상승 기울기(dx1)를 가질 수 있다. S220 단계에서, 워드 라인들(WL1~WL8)에 워드 라인 소거 전압(Vwe)이 인가된다. S230 단계에서, 지연 시간(DT) 동안 접지 선택 라인(GSL)에 접지 전압(Vss)을 인가한다. S240 단계에서, 지연 시간(DT) 이후 접지 선택 라인(GSL)에 GSL 전압(Vgsl)이 인가된다. 접지 선택 라인(GSL)의 전압은 GSL 전압(Vgsl)에 의해 제2 상승 기울기(dx2)를 가질 수 있다. 제2 상승 기울기(dx2)는 제1 상승 기울기(dx1) 보다 클 수 있다.
도 14는 도 12의 전압의 파형에 따른 불휘발성 메모리 장치(100)의 소거 동작 시의 전압 조건의 실시 예를 보여주는 테이블이다. 도 14의 전압 조건에 따르면, 도 12에 도시된 전압의 파형을 나타낼 수 있다. 예시적으로, 도 2 내지 도 4, 도 10, 도 12, 및 도 14를 참조하여 메모리 블록(BLK)의 소거 동작이 설명된다.
스트링 선택 라인들(SSL1~SSL3), 워드 라인들(WL1~WL8), 및 기판(111)에 인가되는 전압은 도 5 및 도 6을 참조하여 설명한 것과 동일하다. 이하, 접지 선택 라인(GSL)에 인가되는 전압을 중심으로 설명한다.
접지 선택 라인(GSL)에는 제1 시점(t1)부터 제2 시점(t2) 사이의 지연 시간(DT) 동안 접지 전압(Vss)이 인가된다. 접지 선택 라인(GSL)에는 지연 시간(DT) 이후 GSL 전압(Vgsl)이 인가된다. 접지 선택 라인(GSL)의 전압은 인가된 GSL 전압(Vgsl)에 의해 제2 시점(t2)부터 제3 시점(t3)까지 상승하다 제3 시점(t3) 이후부터 GSL 전압(Vgsl)으로 유지될 것이다. 접지 선택 라인(GSL)은 제3 시점(t3) 이후 플로팅된다. 제3 시점(t3) 이후 기판(111)의 전압은 소거 전압(Vers)으로 유지되므로, 플로팅된 접지 선택 라인(GSL)의 전압은 기판(111)의 전압과의 커플링에 의한 전압 변화를 일으키지 않는다.
지연 시간(DT)은 기판(111)의 전압이 일정 레벨에 도달할 때까지의 시간으로 설정되거나, 제1 시점(t1)부터 일정 시간이 경과될 때까지의 시간으로 설정될 수 있다.
기판(111)의 전압은 제1 시점(t1)부터 제3 시점(t3)까지 제1 상승 기울기(dx1)를 가진다. 접지 선택 라인(GSL)의 전압은 제2 시점(t2)부터 제3 시점(t3)까지 제1 상승 기울기(dx1)와 서로 다른 제2 상승 기울기(dx2)를 가진다. 제2 상승 기울기(dx2)는 제1 상승 기울기(dx1) 보다 클 수 있다. 즉, 접지 선택 라인(GSL)의 전압은 기판(111)의 전압 보다 빠르게 상승한다.
GSL 전압(Vgsl)은 소거 전압(Vers) 보다 낮은 전압 레벨을 가질 수 있다. 제2 시점(t2)에서, 접지 선택 라인(GSL)의 전압과 기판(111)의 전압 사이의 전압 차이(Lv1, 이하, 제2 시점 전압 차이)는 제3 시점(t3) 이후에서, 접지 선택 라인(GSL)의 전압과 기판(111)의 전압 사이의 전압 차이(Lv2, 이하 제3 시점 전압 차이) 보다 클 수 있다.
본 발명에 의하면, 접지 선택 라인(GSL)에 지연 시간(DT) 동안 접지 전압(Vss)을 인가하여 기판(111)에서 수직 활성 패턴(118)으로 정공의 공급을 원할하게 함으로써, 소거 불량을 개선할 수 있다.
본 발명에 의하면, 접지 선택 라인(GSL)의 전압을 기판(111)의 전압 보다 빠르게 상승시킴으로써, 제3 시점 전압 차이(Lv2)가 제2 시점 전압 차이(Lv1) 보다 작아질 수 있다. 제3 시점(t3) 이후에서, 접지 선택 라인(GSL)의 전압과 기판(111)의 전압 사이의 전압 차이(Lv2)가 감소하여, 메모리 셀 어레이(110)의 소거 동작시 접지 선택 트랜지스터(GST)가 소거되는 것을 방지할 수 있다. 따라서, 접지 선택 트랜지스터(GST)의 문턱 전압 변화를 최소화하여 소거 동작의 신뢰성을 확보할 수 있다.
도 15는 도 10의 불휘발성 메모리 장치(101)의 소거 동작 시의 전압 조건의 실시 예를 보여주는 테이블이고, 도 16는 도 15의 전압 조건에 따른 기판과 접지 선택 라인에 인가되는 전압의 파형을 보여주는 도면이다. 예시적으로, 도 2 내지 도 4, 도 10, 도 15, 및 도 16을 참조하여 메모리 블록(BLK)의 소거 동작이 설명된다.
스트링 선택 라인들(SSL1~SSL3), 워드 라인들(WL1~WL8), 및 기판(111)에 인가되는 전압은 도 5 및 도 6을 참조하여 설명한 것과 동일하다. 이하, 접지 선택 라인(GSL)에 인가되는 전압을 중심으로 설명한다.
접지 선택 라인(GSL)에는 제1 시점(t1)부터 제2 시점(t2) 사이의 지연 시간(DT) 동안 접지 전압(Vss)이 인가된다.
접지 선택 라인(GSL)에는 지연 시간(DT) 이후 복수의 전압들이 순차적으로 인가된다. 접지 선택 라인(GSL)의 전압은 순차적으로 인가된 복수의 전압들에 의해 서로 다른 2 이상의 상승 기울기를 가질 수 있다. 도 16에서 접지 선택 라인(GSL)의 전압은 계단 형태의 상승 파형을 갖는 것을 예시적으로 도시하였다.
소거 동작 시에, 기판(111)에 소거 전압(Vers)이 인가된다. 기판(111)의 전압은 제1 시점(t1)부터 제3 시점(t3)까지 제1 상승 기울기(dx1)를 가진다. 기판(111)의 전압은 제3 시점(t3) 이후 소거 전압(Vers)으로 유지될 것이다.
접지 선택 라인(GSL)에는 지연 시간(DT) 이후 제2 시점(t2)부터 제1 중간 시점(t21)까지인 제1 구간(P1) 동안 제1 GSL 전압(Vgsl1)이 인가된다. 접지 선택 라인(GSL)의 전압은 제1 구간(P1) 동안 제3 상승 기울기(dx3)를 가진다.
접지 선택 라인(GSL)에는 제1 중간 시점(t21)부터 제2 중간 시점(t22)까지인 제2 구간(P2) 동안 제2 GSL 전압(Vgsl2)이 인가된다. 접지 선택 라인(GSL)의 전압은 제2 구간(P2) 동안 제4 상승 기울기를 가진다. 본 실시예에서, 제4 상승 기울기는 0일 수 있다. 즉, 접지 선택 라인(GSL)의 전압은 제2 구간(P2) 동안 제1 중간 시점(t21)에서의 전압으로 유지된다. 제2 GSL 전압(Vgsl2)은 제1 중간 시점(t21)에서의 접지 선택 라인(GSL)의 전압일 수 있다. 그러나, 이에 제한되는 것은 아니고, 제4 상승 기울기는 0이 아니고, 제3 상승 기울기(dx3)와 서로 다른 값일 수 있다.
접지 선택 라인(GSL)에는 제2 중간 시점(t22)부터 제3 시점(t3)까지인 제3 구간(P3) 동안 제3 GSL 전압(Vgsl3)이 인가된다. 접지 선택 라인(GSL)의 전압은 인가된 제3 GSL 전압(Vgsl3)에 의해 제3 구간(P3) 동안 상승하다 제3 시점(t3) 이후부터 제3 GSL 전압(Vgsl3)으로 유지될 것이다. 접지 선택 라인(GSL)의 전압은 제3 구간(P3) 동안 제5 상승 기울기(dx5)를 가진다. 제5 상승 기울기(dx5)는 제3 상승 기울기(dx3) 및 제4 상승 기울기와 서로 다를 수 있다.
제3 GSL 전압(Vgsl3)은 소거 전압(Vers) 보다 낮은 전압 레벨을 가질 수 있다. 제2 시점(t2)에서, 접지 선택 라인(GSL)의 전압과 기판(111)의 전압 사이의 전압 차이(Lv1, 이하, 제2 시점 전압 차이)는 제3 시점(t3) 이후에서, 접지 선택 라인(GSL)의 전압과 기판(111)의 전압 사이의 전압 차이(Lv2, 이하 제3 시점 전압 차이) 보다 클 수 있다.
본 발명에 의하면, 접지 선택 라인(GSL)에 지연 시간(DT) 동안 접지 전압(Vss)을 인가하여 기판(111)에서 수직 활성 패턴(118)으로 정공의 공급을 원할하게 함으로써, 소거 불량을 개선할 수 있다.
본 발명에 의하면, 접지 선택 라인(GSL)의 전압을 기판(111)의 전압 보다 빠르게 상승시킴으로써, 제3 시점 전압 차이(Lv2)가 제2 시점 전압 차이(Lv1) 보다 작아질 수 있다. 제3 시점(t3) 이후에서, 접지 선택 라인(GSL)의 전압과 기판(111)의 전압 사이의 전압 차이(Lv2)가 감소하여, 메모리 셀 어레이(110)의 소거 동작시 접지 선택 트랜지스터(GST)가 소거되는 것을 방지할 수 있다. 따라서, 접지 선택 트랜지스터(GST)의 문턱 전압 변화를 최소화하여 소거 동작의 신뢰성을 확보할 수 있다.
도 17은 도 13의 S240 단계를 도시한 순서도이다. 도 2 내지 도 4, 도 13, 및 도 15 내지 도 17을 참조하면, S240 단계는, S241 단계, S242 단계, 및 S243 단계를 포함할 수 있다.
S241 단계에서, 접지 선택 라인(GSL)에 제1 구간(P1) 동안 제1 GSL 전압(Vgsl1)이 인가된다. 접지 선택 라인(GSL)의 전압은 제1 GSL 전압(Vgsl1)에 의해 제3 상승 기울기(dx3)를 가질 수 있다.
S242 단계에서, 접지 선택 라인(GSL)에 제2 구간(P2) 동안 제2 GSL 전압(Vgsl2)이 인가된다. 접지 선택 라인(GSL)의 전압은 제2 GSL 전압(Vgsl2)에 의해 제4 상승 기울기를 가질 수 있다. 제4 상승 기울기는 제3 상승 기울기(dx3)와 서로 다를 수 있다. 예시적으로, 제4 상승 기울기는 0일 수 있다.
S243 단계에서, 접지 선택 라인(GSL)에 제3 구간(P3) 동안 제3 GSL 전압(Vgsl3)이 인가된다. 접지 선택 라인(GSL)의 전압은 제3 GSL 전압(Vgsl3)에 의해 제5 상승 기울기(dx5)를 가질 수 있다. 제5 상승 기울기(dx5)는 제3 상승 기울기(dx3) 및 제4 상승 기울기와 서로 다를 수 있다.
도 18은 본 발명의 실시예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 18을 참조하면, 불휘발성 메모리 장치(102)는 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생기(131), 읽기 및 쓰기 회로(140), 제어 로직(150), 및 온도 센서(160)을 포함한다.
전압 발생기(131)를 제외한 나머지 구성들은 도 1에 도시된 불휘발성 메모리 장치(100)의 구성들과 실질적으로 동일하므로 구체적인 설명을 생략한다. 전압 발생기(131)는 도 10에 도시된 불휘발성 메모리 장치(101)의 구성과 실질적으로 동일하므로 구체적인 설명을 생략한다.
도 18에 도시된 불휘발성 메모리 장치(102)는 메모리 셀 어레이(110)의 온도에 따라 지연 시간(DT)을 조절할 수 있다. 또한, 도 18에 도시된 불휘발성 메모리 장치(102)는 접지 선택 라인(GSL)에 소거 전압(Vers)와 서로 다른 GSL 전압을 인가할 수 있다. 따라서, 불휘발성 메모리 장치(102)는 접지 선택 라인(GSL)의 전압 상승 기울기를 기판(111)의 전압 상승 기울기와 서로 다르게 제어할 수 있다.
도 19는 도 18에 도시된 불휘발성 메모리 장치(102)에 따른 소거 방법을 보여주는 순서도이다. 도 2 내지 도 4, 도 11, 도 12, 도 18 및 도 19를 참조하면, S310 단계에서, 기판(111)에 소거 전압(Vers)이 인가된다. 소거 전압(Vers)에 의해 기판(111)의 전압은 제1 상승 기울기(dx1)를 가질 수 있다.
S320 단계에서, 워드 라인들(WL1 ~ WL8)에 워드 라인 소거 전압(Vwe)이 인가된다. S330 단계에서, 온도 센서(160)는 메모리 셀 어레이(110)의 온도를 측정한다. 온도 센서(160)는 온도 정보를 갖는 온도 신호(Tsgn)을 제어 로직(150)에 제공할 수 있다.
S340 단계에서, 제어 로직(150)은 온도 신호(Tsgn)를 기초로 지연 시간(DT)을 설정한다. 예를 들어, 메모리 셀 어레이(110)의 온도는 제1 온도 또는 제2 온도를 가질 수 있다. 여기서, 제1 온도는 기 설정된 기준 온도 보다 높은 온도일 수 있고, 제2 온도는 기준 온도 보다 낮은 온도일 수 있다. 메모리 셀 어레이(110)가 제1 온도를 갖는 경우와 메모리 셀 어레이(110)가 제2 온도를 갖는 경우, 지연 시간(DT)은 서로 다르게 설정될 수 있다. 자세한 내용은 도 8 및 도 9를 참조하여 설명하였으므로, 편의상 생략한다.
S350 단계에서, 설정된 지연 시간(DT) 동안 접지 선택 라인(GSL)에 접지 전압(Vss)을 인가한다.
S360 단계에서, 지연 시간(DT) 이후 접지 선택 라인(GSL)에 GSL 전압(Vgsl)이 인가된다. 접지 선택 라인(GSL)의 전압은 GSL 전압(Vgsl)에 의해 제2 상승 기울기(dx2)를 가질 수 있다. 자세한 내용은 도 11 및 도 12를 참조하여 설명하였으므로, 편의상 생략한다.
도 20은 본 발명의 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다. 도 20을 참조하면, 메모리 시스템(1000)은 불휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
불휘발성 메모리 장치(1100)는 도 1, 도 10, 및 도 18에 도시된 불휘발성 메모리 장치들(100, 101, 102) 중 하나와 동일한 구조를 가지며 동일하게 동작한다. 즉, 불휘발성 메모리 장치(1100)는 기판(111) 상에 제공되는 복수의 셀 스트링들(CS11 ~ CS33)을 포함하고, 복수의 셀 스트링들(CS11 ~ CS33) 각각은 기판(111)과 수직한 방향으로 적층된 복수의 셀 트랜지스터들을 포함한다. 불휘발성 메모리 장치(1100)는 소거 전압(Vers)이 인가되는 것에 응답하여 스트링 선택 라인들(SSL1 ~ SSL3) 및 접지 선택 라인(GSL)의 전압들을 제어하도록 구성된다.
컨트롤러(1200)는 호스트(Host) 및 불휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 불휘발성 메모리 장치(1100)에 제어 신호(CTRL) 및 어드레스(ADDR)를 제공하도록 구성된다. 컨트롤러(1200)로부터 제공되는 제어 신호(CTRL) 및 어드레스(ADDR)에 응답하여, 불휘발성 메모리 장치(1100)는 읽기, 쓰기, 그리고 소거 동작을 수행하도록 구성된다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, IDE (Integrated Drive Electronics) 프로토콜, 그리고 UFS (Universal Flash Storage) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 불휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 불휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공될 수 있다. 오류 정정 블록은 불휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 21은 도 20의 메모리 시스템(1000)의 응용 예를 보여주는 블록도이다. 도 21을 참조하면, 메모리 시스템(2000)은 불휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 불휘발성 메모리 장치(2100)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 그룹들 각각은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예시적으로, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
불휘발성 메모리 칩들 각각은 본 발명의 도 1, 도 10, 및 도 18에 도시된 불휘발성 메모리 장치들(100, 101, 102)과 동일한 구조를 가지며, 동일하게 동작할 수 있다. 즉, 불휘발성 메모리 칩들 각각은 기판(111) 상에 제공되는 복수의 셀 스트링들(CS11 ~ CS33)을 포함하고, 복수의 셀 스트링들(CS11 ~ CS33) 각각은 기판(111)과 수직한 방향으로 적층된 복수의 셀 트랜지스터들을 포함한다. 불휘발성 메모리 칩들 각각은 소거 전압(Vers)이 인가되는 것에 응답하여 스트링 선택 라인들(SSL1 ~ SSL3) 및 접지 선택 라인(GSL)의 전압들을 제어하도록 구성된다.
도 21에서, 하나의 채널에 복수의 불휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 불휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있다.
도 22는 도 21를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다. 도 22를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 22에서, 불휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.
도 22에서, 도 21을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 20를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다.
예시적으로, 컴퓨팅 시스템(3000)은 도 20 및 도 21를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
100, 101, 102: 불휘발성 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 전압 발생기
140: 읽기 및 쓰기 회로
150: 제어 로직
160: 온도 센서

Claims (20)

  1. 기판에 수직한 방향으로 적층된 복수의 메모리 셀들과 상기 메모리 셀들 각각에 연결된 접지 선택 트랜지스터를 포함하는 메모리 셀 어레이를 포함하는 불휘발성 메모리 장치의 소거 방법에 있어서,
    상기 기판에 소거 전압을 인가하는 단계;
    상기 메모리 셀 어레이의 온도를 측정하는 단계;
    상기 측정된 메모리 셀 어레이의 온도에 따라 상기 기판에 상기 소거 전압이 인가된 시점부터 지연 시간을 설정하는 단계;
    상기 접지 선택 트랜지스터에 연결된 접지 선택 라인에 상기 지연 시간 동안 접지 전압을 인가하는 단계; 및
    상기 접지 선택 라인의 전압을 상기 지연 시간 이후에 상승시키는 단계를 포함하는 소거 방법.
  2. 제1항에 있어서,
    상기 측정된 메모리 셀 어레이의 온도에 따라 지연 시간을 설정하는 단계는,
    상기 메모리 셀 어레이의 온도가 높을수록 상기 지연 시간을 더 길게 설정하는 소거 방법.
  3. 제1항에 있어서,
    상기 측정된 메모리 셀 어레이의 온도에 따라 지연 시간을 설정하는 단계는,
    상기 메모레 셀 어레이가 제1 온도를 갖는 경우의 소거 전압 증가량을 상기 메모리 셀 어레이가 상기 제1 온도 보다 낮은 제2 온도를 갖는 경우의 소거 전압 증가량과 일치하도록 상기 지연 시간을 설정하는 소거 방법.
  4. 제1항에 있어서,
    상기 측정된 메모리 셀 어레이의 온도에 따라 지연 시간을 설정하는 단계는,
    상기 메모리 셀 어레이가 제1 온도를 갖는 경우 상기 접지 선택 트랜지스터의 문턱 전압 변화량을 상기 메모리 셀 어레이가 상기 제1 온도 보다 낮은 제2 온도를 갖는 경우 상기 접지 선택 트랜지스터의 문턱 전압 변화량과 일치하도록 상기 지연 시간을 설정하는 소거 방법.
  5. 제1항에 있어서,
    상기 접지 선택 라인의 전압을 상기 지연 시간 이후에 상승시키는 단계는,
    상기 접지 선택 라인을 상기 지연 시간 이후에 플로팅하는 소거 방법.
  6. 제1항에 있어서,
    상기 접지 선택 라인의 전압을 상기 지연 시간 이후에 상승시키는 단계는,
    상기 접지 선택 라인에 상기 지연 시간 이후에 GSL 전압을 인가하는 단계를 포함하는 소거 방법.
  7. 제6항에 있어서,
    상기 기판의 전압은 상기 소거 전압이 인가된 시점부터 유지 시점까지 제1 상승 기울기로 상승하고 상기 유지 시점 이후 상기 소거 전압으로 유지되며,
    상기 접지 선택 라인의 전압은 상기 지연 시간이 지난 시점부터 상기 유지 시점까지 상기 제1 상승 기울기와 서로 다른 제2 상승 기울기로 상승하고 상기 유지 시점 이후 상기 GSL 전압으로 유지되는 소거 방법.
  8. 제7항에 있어서,
    상기 제2 상승 기울기는 상기 제1 상승 기울기 보다 큰 소거 방법.
  9. 제7항에 있어서,
    상기 지연 시간이 지난 시점에서 상기 접지 선택 라인의 전압과 상기 기판의 전압 사이의 전압 차이는 상기 유지 시점에서 상기 접지 선택 라인의 전압과 상기 기판의 전압 사이의 전압 차이 보다 큰 소거 방법.
  10. 제7항에 있어서,
    상기 접지 선택 라인의 전압을 상기 지연 시간 이후에 상승시키는 단계는,
    상기 유지 시점 이후 상기 접지 선택 라인을 플로팅하는 단계를 더 포함하는 소거 방법.
  11. 제6항에 있어서,
    상기 접지 선택 라인에 상기 지연 시간 이후에 GSL 전압을 인가하는 단계는,
    상기 접지 선택 라인에 상기 지연 시간 이후 제1 구간 동안 제1 GSL 전압을 인가하는 단계; 및
    상기 접지 선택 라인에 상기 제1 구간 이후 제2 구간 동안 제2 GSL 전압을 인가하는 단계를 포함하는 소거 방법.
  12. 제11항에 있어서,
    상기 접지 선택 라인의 전압은 상기 제1 구간 동안 제3 상승 기울기를 갖고, 상기 접지 선택 라인의 전압은 상기 제2 구간 동안 상기 제3 상승 기울기와 서로 다른 제4 상승 기울기를 갖는 소거 방법.
  13. 제12항에 있어서,
    상기 접지 선택 라인에 상기 지연 시간 이후에 GSL 전압을 인가하는 단계는,
    상기 접지 선택 라인에 상기 제2 구간 이후 제3 구간 동안 제3 GSL 전압을 인가하는 단계를 더 포함하는 소거 방법.
  14. 제13항에 있어서,
    상기 접지 선택 라인의 전압은 상기 제3 구간 동안 상기 제3 및 제4 상승 기울기들 각각과 서로 다른 제5 상승 기울기를 갖는 소거 방법.
  15. 기판에 수직한 방향으로 적층된 복수의 메모리 셀들과 상기 메모리 셀들 각각에 연결된 접지 선택 트랜지스터를 포함하는 메모리 셀 어레이를 포함하는 불휘발성 메모리 장치의 소거 방법에 있어서,
    상기 기판의 전압이 제1 상승 기울기를 갖도록 상기 기판에 소거 전압을 인가하는 단계;
    상기 접지 선택 트랜지스터에 연결된 접지 선택 라인에 상기 소거 전압이 인가된 시점부터 지연 시간 동안 접지 전압을 인가하는 단계; 및
    상기 접지 선택 라인의 전압이 상기 제1 상승 기울기 보다 큰 제2 상승 기울기를 갖도록 상기 접지 선택 라인에 GSL 전압을 인가하는 단계를 포함하는 소거 방법.
  16. 제15항에 있어서,
    상기 GSL 전압은 상기 소거 전압과 서로 다른 소거 방법.
  17. 제15항에 있어서,
    상기 기판의 전압은 상기 소거 전압이 인가된 시점부터 유지 시점까지 상기 제1 상승 기울기로 상승하고 상기 유지 시점 이후 상기 소거 전압으로 유지되며,
    상기 접지 선택 라인의 전압은 상기 지연 시간이 지난 시점부터 상기 유지 시점까지 상기 제2 상승 기울기로 상승하고 상기 유지 시점 이후 상기 GSL 전압으로 유지되는 소거 방법.
  18. 제17항에 있어서,
    상기 지연 시간이 지난 시점에서 상기 접지 선택 라인의 전압과 상기 기판의 전압 사이의 전압 차이는 상기 유지 시점에서 상기 접지 선택 라인의 전압과 상기 기판의 전압 사이의 전압 차이 보다 큰 소거 방법.
  19. 기판에 수직한 방향으로 적층된 복수의 메모리 셀들과 상기 메모리 셀들 각각에 연결된 접지 선택 트랜지스터를 포함하는 메모리 셀 어레이;
    워드 라인들을 통해 상기 복수의 메모리 셀들에 연결되고, 접지 선택 라인을 통해 상기 접지 선택 트랜지스터에 연결된 어드레스 디코더;
    비트 라인들을 통해 상기 메모리 셀 어레이에 연결된 읽기 및 쓰기 회로;
    소거 동작 시에 상기 기판에 인가될 소거 전압 및 소거 동작 시에 상기 접지 선택 라인에 지연 시간 동안 인가될 접지 전압을 생성하는 전압 발생기;
    상기 메모리 셀 어레이의 온도를 측정하는 온도 센서; 및
    상기 측정된 메모리 셀 어레이의 온도에 따라 상기 지연 시간을 설정하고, 상기 지연 시간 이후 상기 접지 선택 라인의 전압을 상승하도록 제어하는 제어 로직을 포함하는 불휘발성 메모리 장치.
  20. 제19항에 있어서,
    상기 제어 로직은 상기 측정된 메모리 셀 어레이의 온도가 높을수록 상기 지연 시간을 더 길게 설정하는 불휘발성 메모리 장치.

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