CN107102817B - 非易失性存储设备 - Google Patents

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Abstract

一种非易失性存储设备，包括非易失性存储单元阵列、页缓冲器电路、数据输入/输出电路和控制逻辑，其中N位存储在单个存储单元中(N是大于或等于2的整数)，页缓冲器电路电连接至非易失性存储单元阵列。页缓冲器电路包括被配置为临时存储数据的至少N个锁存器。连接至页缓冲器电路的数据输入/输出电路接收编程的输入数据，并将该输入数据提供至页缓冲器电路。控制逻辑控制页缓冲器电路并在从数据输入/输出电路接收编程单元的所有输入数据之前初始化目标锁存器的值。

Description

非易失性存储设备
相关申请的交叉引用
本专利申请要求于2016年2月23日提交的韩国专利申请第10-2016-0021109号的优先权，其全部内容通过引用并入本文。
技术领域
本公开涉及半导体存储设备，更具体地，涉及非易失性存储设备。
背景技术
半导体存储设备可以包括诸如DRAM和/或SRAM的易失性存储器。半导体存储设备还可以包括诸如EEPROM、FRAM、PRAM、MRAM、闪存等非易失性存储器。易失性存储器在断电时可能丢失存储在其中的数据，而非易失性存储器即使在断电时也可保留存储在其中的数据。具体地，闪存设备可以具有诸如高编程速度、低功耗、大储存容量等优点。为此，包括闪存设备的闪存系统可以广泛地用作数据储存介质。
闪存的集成度已普遍地增加来满足用户的要求，诸如优越的性能和价格竞争力。然而，考虑到制造工艺，常规二维闪存在提高集成度方面具有局限性。已经提出了三维闪存来克服该局限性。
发明内容
本公开的实施例提供了一种具有非易失性存储单元阵列以及页缓冲器电路的非易失性存储设备，在该非易失性存储单元阵列中N位存储在单个存储单元(N是大于或等于2的整数)中，该页缓冲器电路电连接至非易失性存储单元阵列。页缓冲器电路包括被配置为临时存储数据的至少N个锁存器。连接至该页缓冲器电路的数据输入/输出电路接收编程的输入数据并将该输入数据提供至页缓冲器电路。控制逻辑控制页缓冲器电路并在从数据输入/输出电路接收编程单元的所有输入数据之前初始化目标锁存器的值。
本公开的实施例提供了一种具有包括多个存储单元的存储单元阵列的非易失性存储设备。页缓冲器电路临时存储从存储控制器接收的数据，并将临时存储的数据传送至存储单元阵列。页缓冲器电路包括缓存锁存器、第一锁存器和第二锁存器。控制电路控制存储单元阵列和页缓冲器电路的操作。在控制电路从存储控制器接收第二编程命令的同时，控制电路控制页缓冲器电路将存储在缓存锁存器中的、对应于从存储控制器接收的第一编程命令的第一数据传送至第一锁存器。
本公开的实施例提供了一种具有包括多个存储单元的存储单元阵列的非易失性存储设备。页缓冲器电路临时存储从存储控制器接收的数据，并将临时存储的数据传送至存储单元阵列。该页缓冲器电路包括缓存锁存器、第一锁存器和第二锁存器。控制电路控制存储单元阵列和页缓冲器电路的操作。在缓存锁存器接收来自存储控制器的第一数据的第二部分的同时，控制电路控制页缓冲器电路将存储在缓存锁存器中的第一数据的第一部分传送至第一锁存器，第一数据对应于从存储控制器接收的第一编程命令。
附图说明
以下将参考本公开的非限制性示例实施例的附图更详细地描述本公开的前述和其他特征，其中在不同视图中相同的附图标记指代相同的部件。附图不一定按比例，而是重点放在说明本公开的原理。在附图中：
图1是根据本公开的示例实施例的闪存系统的框图；
图2示出在执行3位MLC非易失性存储设备的编程操作之后的编程状态和擦除状态的阈值电压分布；
图3是图1中的非易失性存储设备的框图；
图4是图3中的页缓冲器电路的详细框图；
图5示出了在编程操作期间目标锁存命令执行的操作的时序图的一个实施例；
图6示出了在编程操作期间目标锁存命令执行的操作的时序图的另一个实施例；
图7是图3中的存储块的等效电路图；
图8是根据本公开的示例实施例的包括存储控制器和非易失性存储设备的电子设备的框图；
图9是根据本公开的示例实施例的包括存储控制器和非易失性存储设备的电子设备的框图；
图10是根据本公开的示例实施例的包括存储控制器和非易失性存储设备的电子设备的框图；
图11是根据本公开的示例实施例的包括存储控制器和非易失性存储设备的电子设备的框图；
图12是根据本公开的示例实施例的包括存储控制器和非易失性存储设备的电子设备的框图；并且
图13是包括图12所示的电子设备的数据储存设备的框图。
具体实施方式
现在将参考附图更全面地描述示例实施例，附图中示出了一些示例实施例。
图1是根据本公开的示例实施例的闪存系统1000的框图。参考图1，闪存系统1000可以包括闪存设备1100和存储控制器1200。闪存系统1000可以包括任何基于闪存的数据存储介质，诸如存储卡、通用串行总线(USB)存储器和固态驱动器(SSD)。
闪存设备1100可以在存储控制器1200的控制下执行擦除、写入和读取操作。为此，闪存设备1100可以经由输入/输出线接收命令CMD、地址ADDR、数据DATA和目标锁存命令TLC。目标锁存命令TLC可以是目标锁存地址。
闪存设备1100可以经由电源线接收功率PWR并且经由控制线接收控制信号CTRL。控制信号CTRL可以包括命令锁存使能信号CLE、地址锁存使能信号ALE、芯片使能信号nCE、写入使能信号nWE、读取使能信号nRE等。
闪存设备1100可以包括目标锁存管理器(TLC管理器)1165。
在输入第一数据的同时，目标锁存管理器1165可接收对应于第一数据的目标锁存命令并初始化目标锁存器。在输入第一数据的同时，目标锁存管理器1165可以调整操作以将第一数据发送至目标锁存器。
在示例性实施例中，目标锁存管理器1165可以包括在存储控制器1200中。在这种情况下，目标锁存管理器1165可以由闪存转换层(FTL)管理。图1中的闪存系统1000可以使用目标锁存管理器1165减少编程操作时间，以提高非易失性存储设备1100的性能。
图2示出在对3位MLC非易失性存储设备执行编程操作之后的编程状态和擦除状态的阈值电压分布。
在3位多电平单元(MLC)的情况下，非易失性存储设备可以顺序地接收最低有效位(LSB)数据、中心有效位(CSB)数据和最高有效位(MSB)数据，并在单个存储单元上执行3位数据的编程操作。在MLC闪存的情况下，需要在单个存储单元中生成2k个阈值电压之一，以便将k位编程至单个存储单元中。
由于多个存储单元之间的电特性的微小差异，相同数据被分别编程至其中的存储单元的每个阈值电压可以形成固定范围的阈值电压分布。阈值电压分布可以分别对应于可以由k位生成的2k个数据值。在3位MLC的情况下，形成编程状态的七个阈值电压分布P1至P7和擦除状态的一个阈值电压分布E，如图2所示。图2所示的分散是其中在各个阈值分布处状态分布之间不存在重叠且读取电压不同的理想分散。
图3是图1中的非易失性存储设备1100的示例性框图。参考图3，非易失性存储设备1100包括存储单元阵列1110、地址解码器1120、页缓冲器电路1130、数据输入/输出电路1140、电压生成器1150和被配置为控制非易失性存储设备1100的总体操作的控制逻辑1160。该控制逻辑1160包括可调整编程操作时间的目标锁存管理器1165。
存储单元阵列1110可包括多个存储块。在图3中，示出了一个示例性存储块。每个存储块可以包括多个物理页PAGE1～PAGEh。术语“物理页”是指连接至单个字线的存储单元的集合。存储单元阵列1110包括存储单元的二维结构或者其中存储单元在衬底之上垂直堆叠的三维结构。单个页是一个编程单元，并且可以是例如16千字节的单元。
地址解码器1120经由选择线SSL、GSL和字线WL连接至存储单元阵列1110。在编程或读取操作期间，地址解码器1120可经由控制逻辑1160接收地址ADDR，并选择某一字线WL。页缓冲器电路1130经由位线BL连接至存储单元阵列1110。页缓冲器电路1130可以临时存储要编程至选择的页中的数据或从选择的页读取的数据。页缓冲器电路1130可以包括多个锁存器。例如，页缓冲器电路1130可以包括缓存锁存器、LSB锁存器、CSB锁存器、MSB锁存器和感测锁存器。当数据被输入至非易失性存储设备1100中或从非易失性存储设备1100输出时，缓存锁存器可以临时存储数据。在读取操作期间，感测锁存器感测存储单元的数据。在编程操作期间，LSB锁存器存储LSB数据。在编程操作期间，MSB锁存器存储MSB数据，并且，在编程操作期间，CSB锁存器存储CSB数据。分别对应于数据的LSB锁存器、CSB锁存器和MSB锁存器中的每一个可以是目标锁存器。
数据输入/输出电路1140经由数据线DL连接至页缓冲器电路1130，并且经由输入/输出线I/O外部地连接至存储控制器1200(在图1中)。数据输入/输出电路1140从存储控制器1200接收编程数据DATA，并在编程操作期间将接收的编程数据发送至页缓冲器电路。在读取操作期间，数据输入/输出电路1140将从页缓冲器电路1130接收的读取数据DATA提供至存储控制器1200。
电压生成器1150从存储控制器1200接收电力PWR，并生成读取或写入数据所需的字线电压VWL。字线电压VWL经由地址解码器1120供应至特定字线WL。电压发生器生成编程电压Vpgm、读取电压Vread、验证电压Vref等。电压生成器1150经由地址解码器1120将生成的电压供应至存储单元阵列的特定字线WL。
控制逻辑1160控制非易失性存储设备的总体操作。控制逻辑1160可以使用命令CMD、地址ADDR和控制信号CTRL来控制诸如编程、读取和擦除操作的操作。例如，在编程操作期间，控制逻辑1160可以控制地址解码器1120，使得读取或验证电压被供应至选择的字线WL，并且可以控制页缓冲器电路1130和数据输入/输出电路1140，使得编程数据被提供至所选择的页。
控制逻辑1160可以包括目标锁存管理器1165。在多位编程操作期间，目标锁存管理器1165接收目标锁存命令TLC。在示例实施例中，目标锁存管理器1165可以参考编程命令或列地址和行地址来初始化目标锁存器，而无需接收单独的目标锁存命令。目标锁存管理器1165可将数据类型分类为列地址和行地址的组合以初始化对应于数据类型的目标锁存器。目标锁存管理器1165可以用逻辑电路实现或实现为软件。
在数据输入/输出电路1140接收第一数据的同时，目标锁存管理器1165根据第一目标锁存命令初始化对应于第一数据的目标锁存器的值。在数据输入/输出电路1140接收第二数据的同时，目标锁存管理器1165根据第二目标锁存命令来初始化对应于第二数据的目标锁存器的值。
在数据输入/输出电路1140接收第三数据的同时，目标锁存管理器1165根据第三目标锁存命令来初始化对应于第三数据的目标锁存器的值。
在将第一数据至第三数据全部供应至数据输入/输出电路1140之前，目标锁存管理器1165可以使得第一数据至第三数据中的每一个被发送至相应的目标锁存器。
在3位MLC存储设备的情况下，第一数据可指代最低有效位(LSB)数据，第二数据可指代中心有效位(CSB)数据，并且第三数据可指代最高有效位(MSB)数据。
当作为编程的单元的第一数据的大小是16千字节并且接收了15.8千字节的第一数据时，目标锁存管理器1165初始化第一目标锁存器的值。因此，目标锁存管理器1165不等待第一数据的提供(Din)的完成。目标锁存管理器1165可以通过在提供第一数据的时段内初始化目标锁存器来减少编程操作时间。目标锁存管理器1165可以使得第一数据在提供第一数据的时段内被发送至对应的目标锁存器。因此，在编程操作期间，其中数据被输入至数据输入/输出电路1140的时段和其中数据输入/输出电路1140将数据发送至目标锁存器的时段可以彼此重叠。例如，当50％或更多的编程单元数据被提供至数据输入/输出电路1140时，数据输入/输出电路1140可以将所接收的数据发送至对应的目标锁存器。
图4是图3中的页缓冲器电路1130的详细框图。如图所示，页缓冲器电路1130包括多个锁存器。
例如，页缓冲器电路1130可以包括缓存锁存器1135、LSB锁存器1132(即，LATCH2)、CSB锁存器1133(即，LATCH3)、MSB锁存器1134(即，LATCH4)和感测锁存器1131(即，LATCH1)，它们彼此电连接。当数据被输入至非易失性存储设备1100/从非易失性存储设备1100输出时(Din/out)，缓存锁存器1135可以临时存储数据。在读取操作期间，感测锁存器1131可感测存储单元的数据。在编程操作期间，LSB锁存器1132可以存储LSB数据，在编程操作期间，MSB锁存器1134可以存储MSB数据，并且在编程操作期间，CSB锁存器1133可以存储CSB数据。目标锁存器可以包括LSB锁存器1132、CSB锁存器1133和MSB锁存器1134。
例如，第一数据可以是对应于LSB锁存器1132的LSB数据，第二数据可以是对应于CSB锁存器1133的CSB数据，并且第三数据可以是对应于MSB锁存器1134的MSB数据。
参考图3和图4，在编程操作期间，目标锁存管理器1165确定将提供至数据输入/输出电路1140的原始数据发送至对应于该数据的目标锁存器。因此，目标锁存管理器1165可控制目标锁存器的初始化和至目标锁存器的数据传输。
在将第一数据输入至数据输入/输出电路1140的同时，目标锁存管理器1165可以：(1)考虑数据的大小初始化LSB锁存器1132，LSB锁存器1132是对应于输入数据的目标锁存器和(2)初始化数据输入时间等。在将第一数据输入至数据输入/输出电路1140的同时，目标锁存管理器1165可以使得第一数据被发送至初始化的LSB锁存器1132。可替代地，在将所有第一数据输入至数据输入/输出电路1140后，目标锁存管理器1165可以使得第一数据被发送至LSB锁存器1132。
例如，当第一数据总共16千字节时，目标锁存管理器1165可在接收数据的同时初始化目标锁存器的值。并且，目标锁存管理器1165可以确定第一数据被传送至初始化的锁存器的时间点。
目标锁存管理器1165可响应于编程命令来初始化缓存锁存器1135。因此，在目标锁存器的值被初始化之后，目标锁存管理器1165可初始化缓存锁存器1135。
图5示出了在编程操作期间目标锁存命令执行的操作的时序图的一个实施例。参考图5，数据选通DQ包括八个引脚[7:0]。
在编程操作期间，向非易失性存储设备1100提供编程命令80h，以及将目标锁存命令TLC顺序地提供至非易失性存储设备1100。并且将列地址C1和C2以及行地址R1、R2和R3提供至非易失性存储设备1100。最后，将编程数据W-data提供至非易失性存储设备1100。
可以在编程数据W-data之前提供目标锁存命令TLC。因此，可以在编程命令80h与编程数据W-data之间提供目标锁存命令TLC。地址至数据加载时间tADL是从输入行地址至输入数据的时间。在示例实施例中，目标锁存命令TLC可以不是与编程命令80h分离的命令，而是包括在编程命令80h中的命令。也就是说，目标锁存命令TLC与编程命令80h可以组合为单个命令。可替代地，目标锁存管理器1165可在输入所有编程单元数据之前响应于编程命令80h在初始化时段中初始化对应于数据的目标锁存器。在接收所有输入数据之前，目标锁存管理器1165可参考对应于输入数据的列地址C1和C2以及行地址R1、R2和R3来初始化目标锁存器的值，而无需单独的命令。例如，目标锁存管理器1165可以组合列地址C1和C2以及行地址R1、R2和R3以确定输入数据的类型，并且在初始化时段中，在接收所有输入数据之前初始化对应于输入数据的目标锁存器。
参考图3至图5，非易失性存储设备1100可以从存储控制器1200顺序地接收对应于第一页的编程命令80h、目标锁存命令TLC、和列地址C1和C2以及行地址R1、R2和R3。然而，命令和地址的次序不限于图5中的次序。当第一页是LSB页时，在将行地址R1、R2和R3提供至非易失性存储设备1100之后，作为第一数据的LSB数据被提供至数据输入/输出电路1140。缓存锁存器1135响应于编程命令80h而被初始化。也就是说，在LSB数据被完全提供之前，缓存锁存器1135被初始化。目标锁存管理器1165在单个页的LSB数据全部输入之前，考虑输入数据的大小，在第一初始化时段中初始化作为目标锁存器的LSB锁存器1132。因此，目标锁存管理器1165可以通过在第一数据被输入的同时，在第一初始化时段中初始化LSB锁存器1132来减少编程时间。缓存锁存器1135接收所有第一数据，然后在第一数据转储时段中将所接收的第一数据发送至LSB锁存器1132。因此，其中提供第二页编程命令80h的时段与其中第一数据从缓存锁存器1135发送至LSB锁存器1132的第一数据传输时段彼此重叠。非易失性存储设备1100接收第二页编程命令80h以执行第二页编程操作。非易失性存储设备1100顺序地接收对应于第二页的目标锁存命令TLC和列地址C1和C2以及行地址R1、R2和R3。然而，命令和地址的次序不限于图5中的次序。响应于编程命令80h或目标锁存命令TLC，缓存锁存器1135被初始化。因此，缓存锁存器1135可以在其中提供第二数据地址的时段以及其中第一数据从缓存锁存器1135发送至LSB锁存器1132的时段(即，第一数据转储时段)内被初始化。与上述类似，在提供地址之后初始化CSB锁存器1133。
更具体地，非易失性存储设备1100可以从存储控制器1200顺序地接收对应于第二页的编程命令80h、目标锁存命令TLC和列地址C1和C2以及行地址R1、R2和R3。然而，命令和地址的次序不限于图5中的次序。当第二页是CSB页时，在将行地址R1、R2和R3提供至非易失性存储设备1100之后，作为第二数据的CSB数据被提供至数据输入/输出电路1140。缓存锁存器1135响应于编程命令80h而被初始化。也就是说，在CSB数据被完全提供之前，缓存锁存器1135被初始化。目标锁存管理器1165在单个页的CSB数据全部输入之前，考虑输入数据的大小，在第二初始化时段中初始化作为目标锁存器的CSB锁存器1133。因此，目标锁存管理器1165可以通过在第二数据被输入的同时在第二初始化时段中初始化CSB锁存器1133来减少编程时间。缓存锁存器1135接收所有第二数据，然后在第二数据转储时段中将所接收的第二数据发送至CSB锁存器1133。因此，其中提供第三页编程命令80h的时段和其中第二数据从缓存锁存器1135发送至CSB锁存器1133的第二数据传输时段彼此重叠。非易失性存储设备1100接收第三页编程命令80h以执行第三页编程操作。非易失性存储设备1100顺序地接收对应于第三页的目标锁存命令TLC和列地址C1和C2以及行地址R1、R2和R3。然而，命令和地址的次序不限于图5中的次序。响应于编程命令80h或目标锁存命令TLC，缓存锁存器1135被初始化。因此，缓存锁存器1135可以在其中提供第三数据地址的时段和其中第二数据从缓存锁存器1135发送至CSB锁存器1133的时段(即，第二数据转储时段)内被初始化。与上述类似，在提供地址之后初始化MSB锁存器1134。
更具体地，非易失性存储设备1100可以从存储控制器1200顺序地接收对应于第三页的编程命令80h、目标锁存命令TLC和列地址C1和C2以及行地址R1、R2和R3。然而，命令和地址的次序不限于图5中的次序。当第三页是MSB页时，在将行地址R1、R2和R3提供至非易失性存储设备1100之后，作为第三数据的MSB页被提供至数据输入/输出电路1140。缓存锁存器1135响应于编程命令80h而被初始化。也就是说，在MSB数据被完全提供之前，缓存锁存器1135被初始化。目标锁存管理器1165在单个页的MSB数据全部输入之前考虑输入数据的大小，在第三初始化时段中初始化作为目标锁存器的MSB锁存器1134。因此，目标锁存管理器1165可以通过在第三数据被输入的同时，在第三初始化时段中初始化MSB锁存器1134来减少编程时间。缓存锁存器1135接收所有第三数据，然后在第三数据转储时段中将所接收的第三数据发送至MSB锁存器1134。
图6示出了在编程操作期间目标锁存命令执行的操作的时序图的另一个实施例。参考图5和图6，可以在编程数据W-data之前提供目标锁存命令TLC。在图6中，将着重地描述不同于图5的部分以避免重复描述。
在编程操作期间，将编程命令80h提供至非易失性存储设备1100，然后将目标锁存命令TLC顺序地提供至非易失性存储设备1100。并且，将列地址C1和C2以及行地址R1、R2和R3提供至非易失性存储设备1100。最后，将编程数据W-data提供至非易失性存储设备1100。
可以在编程数据W-data之前提供目标锁存命令TLC。因此，可以在编程命令80h与编程数据W-data之间提供目标锁存命令TLC。地址至数据加载时间tADL是从输入行地址至输入数据的时间。目标锁存命令TLC可以不是与编程命令80h分离的命令，而是包括在编程命令80h中的命令。也就是说，目标锁存命令TLC和编程命令80h可以组合为单个命令。可替代地，目标锁存管理器1165可在所有编程单元数据被输入之前响应于编程命令80h初始化对应于数据的目标锁存器。在接收所有输入数据之前，目标锁存管理器1165可参考对应于输入数据的列地址C1和C2以及行地址R1、R2和R3来初始化目标锁存器的值，而无需单独的命令。例如，目标锁存管理器1165可以组合列地址C1和C2以及行地址R1、R2和R3以确定输入数据的类型，并且在接收所有输入数据之前初始化对应于输入数据的目标锁存器。
参考图3至图6，非易失性存储设备1100可以从存储控制器1200顺序地接收对应于第一页的编程命令80h、目标锁存命令TLC、列地址C1和C2以及行地址R1、R2和R3。然而，命令和地址的次序不限于图6中的次序。当第一页将是LSB页时，在将行地址R1、R2和R3提供至非易失性存储设备1100之后，作为第一数据的LSB数据被提供至数据输入/输出电路1140。缓存锁存器1135响应于编程命令80h而被初始化。也就是说，缓存锁存器1135在提供LSB数据之前被初始化。目标锁存管理器1165在单个页的LSB数据全部输入之前考虑输入数据的大小来初始化作为目标锁存器的LSB锁存器1132。因此，目标锁存管理器1165可以通过在第一数据被输入的同时在第一初始化时段期间初始化LSB锁存器1132来减少编程时间。目标锁存管理器1165在接收所有第一数据之前在第一数据转储时段中将所接收的第一数据发送至LSB锁存器1132。因此，第一数据传输时段与其中提供第二页编程命令80h的时段以及其中输入第一数据的时段重叠。非易失性存储设备1100接收第二页编程命令80h以执行第二页编程操作。非易失性存储设备1100顺序地接收对应于第二页的目标锁存命令TLC和列地址C1和C2以及行地址R1、R2和R3。然而，命令和地址的次序不限于图6中的次序。缓存锁存器1135响应于第二页编程命令80h或目标锁存命令TLC而被初始化。因此，缓存锁存器1135可以在其中提供第二数据地址的时段和其中发送第一数据的时段内被初始化。与上述类似，在提供地址之后初始化CSB锁存器1133。
更具体地，非易失性存储设备1100可以从存储控制器1200顺序地接收对应于第二页的编程命令80h、目标锁存命令TLC、列地址C1和C2以及行地址R1、R2和R3。然而，命令和地址的次序不限于图6中的次序。当第二页是CSB页时，在将行地址R1、R2和R3提供至非易失性存储设备1100之后，作为第二数据的CSB数据被提供至数据输入/输出电路1140。缓存锁存器1135响应于编程命令80h而被初始化。也就是说，在提供CSB数据之前初始化缓存锁存器1135。目标锁存管理器1165在单个页的CSB数据全部输入之前考虑输入数据的大小来初始化作为目标锁存器的CSB锁存器1133。因此，目标锁存管理器1165可以通过在第二初始化时段期间在输入第二数据的同时初始化CSB锁存器1133来减少编程时间。目标锁存管理器1165在接收所有第二数据之前在第二数据转储时段中将所接收的第二数据发送至CSB锁存器1133。因此，第二数据传输时段与其中提供第三页编程命令80h的时段以及其中输入第二数据的时段重叠。非易失性存储设备1100接收第三页编程命令80h以执行第三页编程操作。非易失性存储设备1100顺序地接收对应于第三页的目标锁存命令TLC和列地址C1和C2以及行地址R1、R2和R3。然而，命令和地址的次序不限于图6中的次序。响应于第三页编程命令80h或目标锁存命令TLC，缓存锁存器1135被初始化。因此，缓存锁存器1135可以在其中提供第三数据地址的时段和其中发送第三数据的时段内被初始化。与上述类似，在提供地址之后初始化MSB锁存器1134。
更具体地，非易失性存储设备1100可以从存储控制器1200顺序地接收对应于第三页的编程命令80h、目标锁存命令TLC、列地址C1和C2以及行地址R1、R2和R3。然而，命令和地址的次序不限于图6中的次序。当第三页是MSB页时，在将行地址R1、R2和R3提供至非易失性存储设备1100之后，作为第三数据的MSB数据被提供至数据输入/输出电路1140。缓存锁存器1135响应于编程命令80h而被初始化。也就是说，缓存锁存器1135在提供MSB数据之前被初始化。目标锁存管理器1165在单个页的MSB数据全部输入之前考虑输入数据的大小来初始化作为目标锁存器的MSB锁存器1134。因此，目标锁存管理器1165可以通过在第三初始化时段期间，在输入第三数据的同时初始化MSB锁存器1134来减少编程时间。目标锁存管理器1165在所有第三数据被接收之前在第三数据转储时段中将所接收的第三数据发送至MSB锁存器1134。因此，第三数据传输时段与其中输入第三数据的时段重叠。
图7是图3中的存储块BLK1的等效电路图。
参考图7，NAND串NS11至NS33耦合在位线BL1至BL3与共源线CSL之间。每个NAND串(例如，NS11)包括串选择晶体管SST、多个存储单元MC1至MC7和地选择晶体管GST。
串选择晶体管SST连接至串选择线SSL1至SSL3。多个存储单元MC1至MC7分别连接至字线WL1至WL7。地选择晶体管GST连接至地选择线GSL。串选择晶体管SST连接至位线BL，并且地选择晶体管GST连接至共源线CSL。
仍然参考图7，串选择线SSL1至SSL3彼此分离。相同高度的字线(例如，WL1)可以共同连接。当连接至第一字线WL1并且属于NAND串NS11、NS12和NS13的存储单元被编程时，可以选择第一字线WL1和第一选择线SSL1。
图8是根据本公开的示例实施例的包括存储控制器和非易失性存储设备的电子设备10000的框图。
参考图8，诸如蜂窝电话、智能电话和平板PC的电子设备10000可以包括非易失性存储设备16000和被配置为控制非易失性存储设备16000的操作的存储控制器15000。
非易失性存储设备16000可以指代图1中所示的非易失性存储设备1100。非易失性存储设备16000可以存储随机数据。存储控制器15000可以由控制电子设备10000的总体操作的处理器11000控制。存储在非易失性存储设备16000中的数据可以根据存储控制器15000的控制通过显示器13000显示，存储控制器15000根据处理器11000的控制操作。无线电收发器12000可以通过天线交换无线电信号。例如，无线电收发器12000可以将通过天线接收的无线电信号转换为处理器11000可以处理的信号。因此，处理器11000可以处理来自无线电收发器12000的信号，并将所处理的信号存储在非易失性存储设备16000中或者通过显示器13000显示所处理的信号。无线电收发器12000可以将从处理器11000输出的信号转换为无线电信号，并且通过天线将所转换的信号输出至外部实体。输入设备14000是可以接收控制处理器11000的操作的控制信号或要由处理器11000处理的输入数据的设备。输入设备14000可以用诸如触摸板或计算机鼠标的指示设备、小键盘或键盘来实现。
处理器11000可以控制显示器13000，使得通过显示器13000显示从非易失性存储设备16000输出的数据、从无线电收发器12000输出的无线电信号或者来自输入设备14000的数据。
图9是根据本公开的示例实施例的包括存储控制器和非易失性存储设备的电子设备20000的框图。参考图9，电子设备20000可以用诸如个人计算机(PC)、平板计算机、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器和MP4播放器的数据处理设备来实现。电子设备20000可以包括诸如闪存设备的非易失性存储设备25000和被配置为控制非易失性存储设备25000的操作的存储控制器24000。
非易失性存储设备25000可以指代图1和图3所示的非易失性存储设备。电子设备20000可以包括控制电子设备20000的总体操作的处理器21000。存储控制器24000由处理器21000控制。处理器21000可以根据由输入设备22000生成的输入信号通过显示器23000显示存储在非易失性存储设备25000中的数据。例如，输入设备22000可以用诸如触摸板和计算机鼠标的指示设备、小键盘或键盘来实现。
图10是根据本公开的示例实施例的包括存储控制器和非易失性存储设备34000的电子设备30000的框图。如图所示，电子设备30000可以包括卡接口31000、存储控制器32000和非易失性存储设备34000(例如，闪存设备)。电子设备30000可以通过卡接口31000与主机交换数据。卡接口31000可以是安全数字(SD)卡接口或多媒体卡(MMC)接口。然而，本公开不限于此。卡接口31000可以根据主机能够与电子设备30000通信的通信协议来接口在主机与存储控制器32000之间的数据交换。存储控制器32000可以控制电子设备30000的总体操作，并控制在卡接口31000与非易失性存储设备34000之间的数据交换。存储控制器32000的缓冲存储器33000可以缓冲在卡接口31000与非易失性存储设备34000之间交换的数据。存储控制器32000通过数据总线DATA和地址总线ADDRESS连接至卡接口31000和非易失性存储设备34000。在示例性实施例中，存储控制器32000可以通过地址总线ADDRESS从卡接口31000接收期望读取或写入的数据的地址，并将所接收的数据的地址发送至非易失性存储设备34000。存储控制器32000可以通过连接至卡接口31000或非易失性存储设备34000的数据总线DATA接收或者发送期望读取或写入的数据。非易失性存储设备34000可以指代图1所示的非易失性存储设备。存储控制器32000可以是图1中所示的存储控制器。非易失性存储设备34000可以存储随机数据。
当电子设备30000连接至诸如PC、平板PC、数字照相机、数字音频播放器、移动电话、控制台视频游戏硬件或数字机顶盒的主机时，该主机可以通过卡接口31000和存储控制器32000交换存储在非易失性存储设备34000中的数据。
图11是根据本公开的示例实施例的包括存储控制器和非易失性存储设备的电子设备40000的框图。如图所示，电子设备40000可以包括诸如闪存设备的非易失性存储设备45000，被配置为控制非易失性存储设备45000的数据处理操作的存储控制器44000，以及被配置为控制电子设备40000的总体操作的处理器41000。
非易失性存储设备45000可以指代图1和图3所示的非易失性存储设备。电子设备40000的图像传感器42000可以将光学信号转换为数字信号，并且所转换的数字信号可以在处理器41000的控制下被存储在非易失性存储设备45000中。存储在非易失性存储设备45000中的数字信号可以在处理器41000的控制下通过显示器43000显示。
图12是根据本公开的示例实施例的包括存储控制器和非易失性存储设备的电子设备60000的框图。如图所示，电子设备60000可以包括多个非易失性存储设备62000A、62000B和62000C以及被配置为控制每个非易失性存储设备62000A、62000B和62000C的数据处理操作的存储控制器61000。
电子设备60000可以用存储系统或存储模块来实现。
非易失性存储设备62000A、62000B和62000C可以指代图1和图3所示的非易失性存储设备。非易失性存储设备62000A、62000B和62000C可以存储随机数据。在示例性实施例中，存储控制器61000可以在电子设备60000内部或外部实现。
图13是数据储存设备70000的框图。参考图13，数据储存设备70000可以用独立磁盘冗余阵列(RAID)系统来实现。数据储存设备70000可以包括RAID控制器71000和多个存储系统72000A和72000B至72000C(C是正整数)。存储系统72000A和72000B至72000C中的每一个可以是图1中所示的闪存设备1100。存储系统72000A和72000B至72000C可以构成RAID阵列。数据储存设备70000可以用个人计算机(PC)或固态驱动器(SSD)来实现。在编程操作期间，根据基于从主机输出的RAID级别信息从多个RAID级别中选择的一个，RAID控制器71000可以将从主机输出的编程数据输出至存储系统72000A和72000B至72000C中的一个。在读取操作期间，根据基于从主机输出的RAID级别信息从多个RAID级别中选择的一个，RAID控制器71000可以将从存储系统72000A和72000B至72000C中的一个读取的数据发送至主机。
如上所述，可以在编程操作期间降低错误发生概率和减少编程时间，并且可以提高数据可靠性。
作为本领域中的传统，可以根据执行所描述的一个或多个功能的块来描述和示出实施例。在本文中可以称为单元或模块等的这些块通过诸如逻辑门、集成电路、微处理器、微控制器、存储电路、无源电子组件、有源电子组件、光学组件、硬连线电路等的模拟和/或数字电路物理地实现，并且可以可选地由固件和/或软件驱动。电路可以例如被实施在一个或多个半导体芯片中，或者被实施在诸如印刷电路板等的衬底支撑件上。构成块的电路可以由专用硬件或由处理器(例如，一个或多个编程的微处理器和相关联的电路)或者由用于执行块的一些功能的专用硬件和用于执行块的其他功能的处理器的组合来实现。实施例的每个块可以物理上分离成两个或更多个交互并分立的块而不脱离本公开的范围。同样，实施例的块可以物理地组合成更复杂的块而不脱离本公开的范围的情况。
上述公开的主题被认为是说明性的，而不是限制性的，并且所附权利要求旨在覆盖落入本公开的真实精神和范围内的所有这样的修改、增强和其他特征。因此，在法律允许的最大范围内，公开的范围通过对所附权利要求及其等同物的最宽的可允许的解释来确定，并且不应受前述详细描述的限定或限制。虽然已经具体示出和描述了一些示例实施例，但是本领域普通技术人员将理解，在不脱离权利要求的精神和范围的情况下，可以在其中进行形式和细节上的变化。

Claims (20)

1.一种非易失性存储设备，包括：
非易失性存储单元阵列，包括存储单元，每个存储单元存储N位，N是大于或等于2的整数；
页缓冲器电路，电连接至所述非易失性存储单元阵列，所述页缓冲器电路包括被配置为临时存储数据的至少N个锁存器；
数据输入/输出电路，连接至所述页缓冲器电路，并被配置为接收要编程的编程输入数据，并将所述输入数据提供至所述页缓冲器电路；以及
控制逻辑，被配置为控制所述页缓冲器电路并在从所述数据输入/输出电路接收编程单元的数据期间并且在完成所有输入数据的接收之前初始化目标锁存器值，
其中，所述输入数据被发送到具有所初始化的目标锁存器值的目标锁存器，发送到所述目标锁存器的输入数据被编程到所述存储器单元中的对应的存储器单元。
2.根据权利要求1所述的非易失性存储设备，还包括目标锁存管理器，所述目标锁存管理器被配置为在接收所有输入数据之前，响应于目标锁存命令来初始化所述目标锁存器的值。
3.根据权利要求2所述的非易失性存储设备，其中，所述目标锁存管理器在接收所有输入数据之后将所述输入数据发送至所述目标锁存器。
4.根据权利要求1所述的非易失性存储设备，还包括目标锁存管理器，所述目标锁存管理器被配置为在接收所有输入数据之前，参考对应于所述输入数据的列地址和行地址来初始化所述目标锁存器的值。
5.根据权利要求1所述的非易失性存储设备，其中，所述页缓冲器电路还包括缓存锁存器，所述缓存锁存器响应于编程命令并且在所述目标锁存器的值被初始化之前被初始化。
6.根据权利要求1所述的非易失性存储设备，其中，所述输入数据是第一数据，并且所述目标锁存器是对应于所述第一数据的第一锁存器。
7.根据权利要求6所述的非易失性存储设备，其中，所述第一数据是最低有效位(LSB)数据，并且所述第一锁存器是LSB锁存器。
8.根据权利要求6所述的非易失性存储设备，其中，所述第一数据是中心有效位(CSB)数据，并且所述第一锁存器是CSB锁存器。
9.根据权利要求6所述的非易失性存储设备，其中，所述第一数据是最高有效位(MSB)数据，并且所述第一锁存器是MSB锁存器。
10.根据权利要求1所述的非易失性存储设备，其中，所述编程单元的所有输入数据构成16千字节和单个页单元。
11.根据权利要求1所述的非易失性存储设备，其中，当提供了15.8千字节的输入数据时，所述控制逻辑初始化所述目标锁存器的值。
12.根据权利要求1所述的非易失性存储设备，其中，所述非易失性存储单元阵列具有三维结构，在所述三维结构中所述存储单元垂直地堆叠在衬底上。
13.一种非易失性存储设备，包括：
存储单元阵列，包括多个存储单元；
页缓冲器电路，临时存储从存储控制器接收的数据，并将临时存储的数据传送至所述存储单元阵列，所述页缓冲器电路包括缓存锁存器、第一锁存器和第二锁存器；以及
控制电路，其控制所述存储单元阵列和所述页缓冲器电路的操作，其中，
在所述控制电路从所述存储控制器接收第二编程命令的同时，所述控制电路控制所述页缓冲器电路以将存储在所述缓存锁存器中的、对应于从存储控制器接收的第一编程命令的第一数据传送至所述第一锁存器，
其中，传送到第一锁存器的第一数据被编程到所述多个存储器单元中的对应的存储器单元。
14.根据权利要求13所述的非易失性存储设备，其中，所述第一编程命令识别所述第一锁存器与第二锁存器之间的第一锁存器，以接收所述第一数据。
15.根据权利要求13所述的非易失性存储设备，其中，在所述控制电路从所述存储控制器接收第三编程命令的同时，所述控制电路控制所述页缓冲器电路将存储在所述缓存锁存器中的、对应于所述第二编程命令的第二数据传送至所述第二锁存器。
16.根据权利要求15所述的非易失性存储设备，其中，所述第二编程命令识别所述第一锁存器与第二锁存器之间的所述第二锁存器，以接收所述第二数据。
17.根据权利要求13所述的非易失性存储设备，其中，所述控制电路控制所述页缓冲器电路以在由所述第一编程命令和第二编程命令中的每一个提供的地址所识别的存储单元之一内，编程识别存储在所述第一锁存器中的第一数据和存储在所述第二锁存器中的第二数据两者的信息。
18.一种非易失性存储设备，包括：
存储单元阵列，包括多个存储单元；
页缓冲器电路，所述页缓冲器电路临时存储从存储控制器接收的数据并将临时存储的数据传送至所述存储单元阵列，所述页缓冲器电路包括缓存锁存器、第一锁存器和第二锁存器；以及
控制电路，所述控制电路控制所述存储单元阵列和所述页缓冲器电路的操作，其中，
在所述缓存锁存器接收来自存储控制器的第一数据的第二部分的同时，所述控制电路控制所述页缓冲器电路将存储在所述缓存锁存器中的第一数据的第一部分传送至所述第一锁存器，所述第一数据对应于从所述存储控制器接收的第一编程命令，
其中，传送到第一锁存器的第一数据的第一部分被编程到所述多个存储器单元中的对应的存储器单元。
19.根据权利要求18所述的非易失性存储设备，其中：
在所述控制电路从所述存储控制器接收第二编程命令的同时，所述控制电路控制所述页缓冲器电路将存储在所述缓存锁存器中的所述第一数据的第三部分传送至所述第一锁存器，以及
在由所述缓存锁存器接收所述第一数据的第一部分和第二部分之后，由所述缓存锁存器接收所述第一数据的第三部分。
20.根据权利要求19所述的非易失性存储设备，其中：
所述控制电路控制所述页缓冲器电路来：
在所述缓存锁存器从所述存储控制器接收第二数据的第二部分的同时，将存储在所述缓存锁存器中的、对应于所述第二编程命令的第二数据的第一部分传送至所述第二锁存器，
在所述控制电路从所述存储控制器接收第三编程命令的同时，将存储在所述缓存锁存器中的所述第二数据的第三部分传送至所述第二锁存器，其中，在由所述缓存锁存器接收所述第二数据的第一部分和第二部分之后，由所述缓存锁存器接收所述第二数据的第三部分，以及
在由所述第一编程命令和所述第二编程命令中的每一个提供的地址所识别的存储单元之一内，编程识别存储在所述第一锁存器中的所述第一数据和存储在所述第二锁存器中的所述第二数据的信息，
所述第一编程命令识别所述第一锁存器与第二锁存器之间的第一锁存器，以接收所述第一数据，以及
所述第二编程命令识别所述第一锁存器与第二锁存器之间的第二锁存器，以接收所述第二数据。
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