CN1089054A - 半导体存贮器 - Google Patents

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Abstract

一同步DRAM，能同来自一外部系统的时钟同 步地在其中一存贮单元阵列中存取数据。该同步 DRAM接收一外部时钟并包括有大量的各有大量 存贮单元并可操作在任一有效周期或一预充电周期 的存贮体；一用于接收一行地址选通信号并响应该时 钟而锁存该行地址选通信号的一逻辑电平的电路；用 于接收一个存贮体的外部产生的地址的一地址输入 电路；和用于接收该锁存的逻辑电平和来自地址输入 电路的该地址的电路。

Description

本发明涉及半导体存贮器，特别涉及一种同步动态随机存取存贮器，该存贮器具有同来自一外部系统，例如一中央处理单元（CPU）的一系统时钟同步地在其中一存贮器单元阵列中存取数据的能力。
一计算机系统一般包括：在给定任务的基础上用于执行指令的一CPU，和用于存贮数据、程序或由CPU所要求的类似内容的主存贮器。为增强计算机系统的这种功能，其中的要求是提高该CPU的操作速度，同时对主存贮器尽可能短的存取时间，以便于该CPU能够至少运行在没有等待的状态。现代CPUs例如最新的微处理器的操作时钟周期越来越被缩短，例如时钟频率在33，66，100MHZ或其它类似的频率。基于每毕特价格比仍然是最便宜的存贮器和被用作为主存贮器装置的高密度DRAM的操作速度没有能力达到CPU所能达到的运行速度。DRAM具有一固有的最小 RAS从一高电平到一低电平变化的 RAS触发和其中列地址由 CAS触发而锁存的一芯片的数据输出之间的该最小周期时间。这样的一 RAS存取时间被称为一 RAS执行时间，和在该信号 CAS的触发和从其中的数据输出之间的时间间隔被称之为 CAS执行时间。况且一予充电时间被要求先于一读操作或周期完成之后的再次存取。这些因素降低了总的DRAM操作速度，从而导致CPU具有等待状态。
为补偿该CPU的操作速度和类似DRAM的主存贮器之间的间隙，该计算机系统包括一昂贵的高速缓冲存贮器例如一超高速缓冲存贮器，它被设置在该CPU和该主存贮器之间。该超高速缓冲存贮器存贮来自由该CPU所需要的该主存贮器的信息数据。无论何时，该CPU送出对数据的请求指令时，一超高速缓冲存贮器的控制器便截取这一指令并检验该超高速缓冲存贮器，看在该超高速缓冲存贮器中是否存贮了该数据。如果该所需的数据存在其中，则被称为一超高速缓冲存贮器命中，并且立即执行从该超高速缓冲存贮器到该CPU的高速数据传送，然而，如果没有相应的数据存在其中，则被称为超高速缓冲存贮器丢失，并且该超高速缓冲存贮器控制器从该较慢的主存贮器中读出数据。该读出的数据被存贮在超高速缓冲存贮器中并送往该CPU。这样，对于这个数据的连续的请求处理可以立即被从该超高速缓冲存贮器中读出。那就是，在超高速缓冲存贮器命中的情况下，该高速数据传送可以被从该超高速缓冲存贮完成;然而，在超高速缓冲存贮器丢失的情况下，该从主存贮器到该CPU的高速数据传送是没有指望的，因而导致CPU的等待状态。因此，为实现高速操作，作为主存贮器的DRAMs的设计是极为重要的。
利用连续信息或存贮块在DRAMs和该CPU或超高速缓冲存贮器之间完成数据传送。在DRAM中为在高速下传送连续数据采用了各种各样的操作模式，例如数据页、固定列、分段模式或其它类似模式。这些操作模式被披露在序号为3，969，706和4，750，839的美国专利中。该具有分段模式的DRAM的存贮器单元阵列被划分为4个相等部分，以便于大量的存贮器单元能以相同地址被存取。数据被暂存在移位寄存器中，以便连续读出或写入。然而，由于具有分段模式的该DRAM不能连续传送多于5毕特数据，因而系统设计的灵活性未能适应于高速数据传输系统的应用。在一 RAS时序里该相同行地址被选择之后，该数据页模式和该固定列模式能同 CAS触发或周期同步地分别连续存取列地址。然而，由于具有数据页模式或固定列模式的该DRAM需要额外的时间，例如该列地址的置位和保持时间，在一列地址选择之后为接收下一个新列地址，它不能以存贮器带宽高于100兆毕特/每秒，即降低 CAS周期时间低于10毫微秒的情况下去存取该连续数据。在该数据页模式中由于任意降低 CAS周期时间不能保障在一写操作期间有足够的列选择时间去将数据写到所选定的存贮器单元，从而可能写入错误数据。无论如何，由于这些高速操作模式不能与该CPU的系统时钟同步操作，该数据传输系统必须采用全新设计的DRAM控制器来替代具有较高速度的CPU。这样，为了跟上例如CISC和RISC型号的高速微处理器，要求同步DRAM的发展具有与高速微处理器系统时钟同步存取数据的能力。在1992年4月在NIKKEI MICRODEVICES中158-161页对同步DRAM的介绍并没有披露细节电路。
为增加使用的方便，也为了扩大应用范围，更希望允许与DRAM同步的芯片不仅能在各种系统时钟频率下操作，而且也能设置各种操作模式，例如取决于每一时钟频率的执行时间、确定输出位数字符组长度或尺寸、列寻址方法或类型等等。例如在DRAM中为选择一操作模式的内容披露在序号为4，833，650，1989年5月23日公开的美国专利中;以序号为4，987，325，1991年6月22日公开的美国专利中，并转让给相同的受让人。这些在先技术中披露的技术是选择操作模式的一种，例如，数据页、固定列和分段模式。在这些在先技术中，这些操作模式的选择是借助于来自外部激光装置的一激光束或来自外部电源的一电子流或选择的导线连接垫片来切断保险元件来完成的的，无论如何，在这些在先技术中，操作模式一旦选定，被选定的操作模式不能改变为另一种操作模式，这样，这些在先技术存在有在这些操作模式之间不允许作任何预期的必要的改变的缺点。
本发明的一个目的是提供一种数据的输入/输出能与一外部系统时钟同步的同步动态随机存取存贮器。
本发明的另一个目的是提供一种具有高性能的同步动态随机存取存贮器。
本发明还有一个目的是提供一种能在高数据传输率下操作的同步动态随机存取存贮器。
本发明进一步的目的是提供一种能在各种系统时钟频率下操作的同步动态随机存取存贮器。
本发明还有一个进一步的目的是提供一种可以设置输入或输出数据数的同步动态随机存取存贮器。
本发明的另一个目的是提供一种在二进制或交错模式这两种模式中任一情况中能完成计数操作的计数器电路。
本发明还有另一进一步的目的是提供一种半导体存贮器，它不管输入或输出数据的数目而能禁止存贮器芯片的不必要的内部操作。
本发明的进一步目的是提供一种能设置各种操作模式的半导体存贮器。
本发明还有一个进一步的目的是提供一种具有用于提供予充电和在高数据传输率下可进行数据传输操作的一数据传输电路的半导体存贮器。
本发明的另一个目的是提供一种包括至少二个存贮器单元的半导体存贮器，该存贮器单元的操作模式能被设置在接通芯片半导体存贮器上。
相应于本发明的一个方面，一半导体存贮器构成在具有各种操作模式的半导体芯片上，它包括地址输入电路用于接收对该芯片来说各种操作模式中至少一种的外部地址;为一种模式建立控制信号的电路，以便在这种模式中进行操作;和用于响应于该模式建立的控制信号的外部地址而存贮代码和产生代表由该代码确定的操作模式的一操作模式信号的电路。
相应本发明的另一方面，具有大量内部操作模式的半导体存贮器包括，在施加电源电势之后，产生一电源电势达到预定值的加电信号的电路;和用于自动存贮相应于该加电信号的大量代码信号并产生内部操作模式信号的电路，该内部操作模式信号指明所选定的内部操作模式中的一个并由代码信号所确认。
相应于本发明的另一方面，一动态随机存取存贮器包括有大量的存贮体，每个存贮体包括大量的存贮器单元并且可操作在表明为一读周期或一写周期的任一有效周期或一予充电周期;用于接收一行地址选通脉冲信号并产生一第1信号的第1电路;用于接收一列地址选通脉冲信号并产生一第2信号的第2电路;用于接收一写使能信号并产生一第3信号的第3电路;用于接收指明存贮体所选择的地址的一地址输入电路;和响应该第1、第2和第3信号以及地址信号的一逻辑电路用于存贮由该地址所选定存贮体的有效周期所表明的数据和由未选定存贮体的予充电周期所表明的数据的相应于各自存贮体的锁存电路。
相应于本发明的另一个方面，接收一外部时钟的一动态随机存取存贮器包括有大量存贮体，每一个都包括有大量存贮单元并且可操作在表明为读周期或写周期中的任一有效周期或一予充电周期;用于接收一行地址选通脉冲信号和锁存响应于该时钟的上升沿和下降沿的一个的一行地址选通脉冲信号的一逻辑电平的电路;用于接收外部产生的选定存贮体中的一个的地址的一地址输入电路;用于接收来自接收和锁存电路的锁定的逻辑电平和来自地址输入电路的地址的一电路，当该锁定的逻辑电平是一第1逻辑电平时，用于输出一有效信号给由该地址所选定的存贮体并送出一无效信号给未选定的存贮体，以便使该选定的存贮体响应于该有效信号操作在该有效周期，而该未选中的存贮体响应于该无效信号操作在该予充电周期。
相应于本发明还有另一方面，在一半导体芯片上所构成的接收一外部时钟到该芯片和从存贮器单元经由数据输出缓冲电路读出输出数据的一半导体存贮器包括用于产生表明数据输出的时间间隔的一字符组长度信号的电路，该电路在相应于该脉冲串长度信号的时间间隔期间与该时钟同步地经由数据输出缓冲电路输出数据。
相应于本发明还有另一方面，一半导体存贮器包括具有以行、列排列的大量存贮单元;在行的方向上划分该存贮器单元阵列所提供的大量的子阵列，每个子阵列具有大量的字线，分别连接到与该存贮器单元相对应的列;和大量位线分别连接到存贮器单元相关的行，每一子阵列的位线划分为位线第1组和位线第2组，它们各自的每个被划分为位线第1子组和位线第2子组，每个子阵列的第1组同其中的第2组交替排列，每个子阵列的第1子组同其中的第2子组交替排列;以及I/O总线分别平行配置到该子阵列和该子阵列外侧之间的字线，并划分为第1I/O总线和第2I/O总线并分别以奇和偶位置排列，第一I/O总线划分第1I/O线和第2I/O线，各自的第1I/O总线的第1和第2I/O线经由列选择开关分别同其中相邻的子阵列的第1组的第1和第2子组的位线相连，各自的第2I/O总线的第1和第2I/O线分别经由列选择开关同其中相邻子阵列的第2组的第1和第2子组的位线相连的存贮单元阵列。
本发明的这些和其它目的、特点和优点由阅读本发明的下面的详细描述并结合相联系的附图将会较好地理解。
图1是包括图1a和1b的示意图，它表明了在相应于本发明的同步DRAM的相同半导体芯片上所构成的各种元件的平面图;
图2是图1中子阵列中的一个和耦合在其中的输入/输出线对的电路排列关系的示意图;
图3是本发明的一行控制电路的方框示意图;
图4是本发明的一列控制电路的方框示意图;
图5a和5b分别是使用在脉冲 RAS和电平 CAS操作中的各种命令的示意图;
图6是本发明的一时钟（CLK）缓冲器的电路示意图;
图7是本发明的一时钟使能（CKE）缓冲器的电路示意图;
图8是分别用于图6和图7中的CLK缓冲器和CKE缓冲器的操作时序示意图;
图9是本发明的一多功能脉冲 RAS输入缓冲器的电路示意图;
图10是本发明使用的用于列控制信号或时钟的一时序示意图;
图11是本发明的在予充电时为了产生被放大时钟的用于高频时钟发生器的电路示意图;
图12是本发明的用于列地址缓冲器的电路示意图;
图13是本发明的一操作模式设置电路的方框示意图;
图14是图13中的一模式设置控制信号发生电路的电路示意图;
图15a至15c是图13中一地址代码寄存器的电路示意图;
图16是图13中一执行时间逻辑电路的电路示意图;
图17是图13中一字符组长度逻辑电路的电路示意图;
图18是本发明的一自动予充电控制信号发生电路的电路示意图;
图19是本发明的为产生一行主时钟ΦRi的用于一行主时钟发生电路的电路示意图;
图20是本发明的一模式设置和一自动予充电的时序关系的时序示意图;
图21是用于产生启动列控制信号的一电路的电路示意图;
图22是图11中高频时钟发生器的操作时序示意图;
图23是本发明的同数据总线中的一个相关的一数据通道上的电路方框图的示意图;
图24是本发明的一I/O予充电和选择电路的电路示意图;
图25是本发明的一数据多路转换器的电路示意图;
图26是本发明的一数据输出缓冲器的电路示意图;
图27是本发明的一数据输入信号分离器的一详细电路示意图;
图28是本发明的一PIO线驱动器的电路示意图;
图29是本发明的一 CAS缓冲器的电路示意图;
图30是本发明的一 WE缓冲器的电路示意图;
图31是本发明的一DQM缓冲器的电路示意图;
图32是图31中DQM缓冲器的操作的时序示意图;
图33包括图33a至33c是本发明的一写操作的时序示意图;
图34是本发明的一列地址缓冲器的电路示意图;
图35是本发明的一列地址计数器的方框电路示意图;
图36a是图35中的构成第1计数部分的每级的电路示意图;图36b是图35中的构成第2计数部分的每级的电路示意图;
图37是图36a的该电路操作的时序示意图;
图38是本发明的用于列译码的方框电路示意图;
图39a是图38中第2予译码的电路示意图;
图39b是图38中用于第2予译码的电路示意图;
图40是图38中用于主译码器中的一个的电路示意图;
图41包括图41a至图41c，是本发明的一读操作的时序示意图;
图42和图43是在图4中用于一字符组长度检测电路的电路示意图;
图44是图4中用于一列地址复位信号发生器的电路示意图;
图45是图4中用于一传输控制计数器的方框电路示意图;
图46是图4中用于一读数据传输时钟发生器的电路示意图;
图47是用于产生用在图25的该数据输出多路转换器的信号ΦCL的电路的电路示意图;
图48是图4中一写数据传输时钟发生器的电路示意图;
图49包括图49a至49c，是本发明的 CAS中断写操作的时序示意图;
图50是本发明的用于产生予充电I/O线和PIO线的控制信号的电路的电路示意图;
图51是本发明的用于产生予充电DIO线的控制信号的电路的电路示意图;
图52是用于产生使用在图28中该PIO线驱动器的存贮体选择信号的电路的电路示意图;
图53是用于产生使用在图26中该数据输出缓冲器的控制信号的控制电路的电路示意图;
图54至图57是在使用脉冲 RAS的同步DRAM中相应于各种操作模式的时序关系的时序示意图;
图58是在电平 RAS中使用的 RAS缓冲器的电路示意图;
图59是本发明的一特殊的地址缓冲器的电路示意图;
图60是用于产生一模式置位主时钟和使用在电平 RAS中的一再更新主时钟的控制电路的电路示意图;
图61是在使用电平 RAS时在该同步DRAM中的操作时序关系的时序示意图;
图62是说明该方法的示意图，在该方法中分别的附图1d和图1b，图33a至33c，图41a至图41c和图49a至图49c被结合起来。
本发明的最佳实施例将涉及一些附图，在这些附图中所给出的类似元件尽可能用类似的符号和参考标号。
在以下描述中，为了对本发明有透彻的理解，陈述了例如有存贮器单元数、存贮器单元阵列或存贮体、特定电压、特定电路元件或零件等等的许多具体的细节，这对熟悉本发明技术领域的人来说是明显的，无须这些详细描述即可加以实现。
在目前的最佳实施例中的同步DRAM的制备利用了一双源CMOS技术和具有0.6至0.65伏阀值电压的n通道MOS晶体管，具有0.8至-0.85伏阀值电压的P通道MOS晶体管和约为3.3伏的电源电压。
芯片结构
参考包括1a和1b的图1，描述的是相应于本发明的一同步DRAM的各种元件部分构成在同一半导体芯片上的平面图，在本实施例中的DRAM是由2，097，152（2M）×8位构成的具有16，777，216位（16Mbit）的同步DRAM。为提高数据传输率，存贮器单元阵列被划分为第1存贮体12和第2存贮体14，并分别表示在图1a和图16中，每个存贮体包括一较上部存贮单元阵列16T和一较下部存贮单元阵列16B，分别配置在较高和较低的部分，其中的每个都包含有4，194，304位（4-Mbit）的存贮器单元。该较上部和较下部的存贮器单元阵列在邻近它们的侧边又分别划分为每个都具有2-Mbit存贮器单元的左存贮器单元阵列20TL和20BL及右存贮器单元阵列20TR和20BR。每个存贮体的较上部存贮器单元阵列16T的左右存贮器单元阵列将分别称为上部左存贮单元阵列或第1存贮器单元阵列20TL和下部右存贮器单元阵列或第3存贮器单元阵列20TR。同样，每个存贮体的较下部存贮器单元阵列16B的左右存贮器单元阵列将分别称为下面左右存贮器单元阵列或第2存贮器单元阵列20BL和下部右存贮器单元阵列或第4存贮器单元阵列20BR。这样，每个存贮体被划分为具有第1至第4存贮器单元阵列的4个存贮器单元阵列。上部左右存贮器单元阵列和下部左右存贮器单元阵列被分别划分为8个上部左边子存贮器单元阵列（或上左子阵列）22TL1至22TL8，8个上部右边子存贮器单元阵列（或上右子阵列）22RT1至22TR8，8个下部左边子存贮器单元阵列（或下左子阵列）22BL1至22BL8和8个下部右边子存贮器单元阵列（或下右子阵列）22BR1至22BR8。每个子阵列具有256K位的存贮器单元并以256行和1024列的形式构成一矩阵。每个存贮器单元是熟知的一晶体管一电容器类型。
每个存贮体中，行译码器18配置在该上部存贮器单元阵列16T和该下部存贮器单元阵列16B之间，每个存贮体的行译码器18与每个子阵列的256行线（字线）相连。涉及该行译码器18的以对称关系排列的上下子阵列对22TL1，22BL1;22TL2，22BL2;……;22TR8，22BR8的分别的每一字线与垂直方向平行的相反方向上扩展。该行译码器18响应来自行地址缓冲器的行地址，选择该第1至第4存贮器单元阵列中分别的一个的子阵列中的一个和分别的选定的子阵列中的字线中的一个，并提供行驱动电势到每个选定的字线上。这样，在每个存贮体中响应给定的行地址，该行译码器共选择四个字线：一个字线是在所选定的上左子阵列22TL1-22TL8中的一个中被选定;一个字线是在所选定的下左子阵列22BL1-22BL8中的一个中被选定;一个字线是在所选定的上右子阵列22TR1-22TR8中的一个中被选定;一个字线是在所选定的下右子阵列22BR1-22BR8中一个中被选定。
列译码器24分别被配置在邻近于第1存贮体12中的上下存贮器单元阵列16T和16B的右侧端和第2存贮体14中的上下存贮器单元阵列16T和16B的左侧端。每个列译码器24连接于与水平方向平行并垂直于该字线的256条列选择线，服务于响应一列地址的列选择线中的选中的一个。
I/O总线26邻近配置到分别的子阵列22TL，22BL，22TR和22BR的两侧端，与字线平行扩展。处在子阵列相反侧端之间的I/O总线26由这些相邻的子阵列共享。每条I/O总线26配置4对I/O线，每对包含以互补关系设置的两条信号线并经由列选择开关和读出放大器连接到相应的位线对。
参考附图2，为了简化的目的，该图表示的是在上部存贮器单元阵列16T中并在其中与I/O总线相关的子阵列22TL1至22TR8中的一奇数编号的结构，第1或左I/O总线26L和第2或右I/O总线26R分别在子阵列22的左右端处与字线WL0-WL255平行。第1和第2I/O总线26L和26R中的每一个由第1I/O线对和第2I/O线对组成，第1I/O线对由I/O线对I/O0， I/O0 和I/O1， I/O1 组成，第2I/O线对由I/O线对I/O2， I/O2 和I/O3， I/O3 组成。子阵列22包含垂直于字线WL0-WL255的1024位线对28，并以折叠位线形式配置。存贮器单元30位于字线和位线的交叉点。组成子阵列22的该位线对28被划分成大量的第1位线组28L1至28L256并处于奇数位置和大量的第2位线组28R1至28R256并处于偶数位置。每个位线组具有给定的位线对数（在本实施例中是2条位线对）。第1位线组28L和第2位线组28R交替配置。第1位线组28L的奇数位线对（或第1子组）28L1，28L3，…，28L255和偶数位线对（或第2子组）28L2，28L4，…，28L256经由相应的读出放大器32L和列选择开关34L分别连接于该第1I/O总线26L的第1I/O线对和第2I/O线对。以同样的方法，第2位线组28R的奇数位线对（或第1子组）28R1，28R3，…，28R255和偶数位线对（或第2子组）28R2，28R4，…，28R256经由相应的放大器32R和列选择开关34R分别连接到第2I/O总线26R的第1I/O线对和第2I/O线对。第1列选择线L0，L2，…，L254同在左右I/O总线26L和26R中的第1I/O线对I/O0， I/O0 和I/O1， I/O1 相关的列选择开关相连接，并且同第2列选择线平行交替配置，该第2列选择线L1，L3，…和L255同与其中的第2I/O线对I/O2， I/O2 和I/O3， I/O3 相关的列选择开关相连接。这样，在一读操作中，在一字线，即具有行地址的一页在被选择之后，在左右I/O总线26L和26R中的第1和第2I/O线对提供连续数据，每两位的交替数据由顺序选择列选择线L0至L255来进行。线对36同相应的读出放大器32L和32R相连接并在相反的方向上交替运行，而且经由其中子阵列相邻于第1和第2I/O总线26L和26R的相应的读出放大器分别与相应位线组28L和28R相连接。那就是，该第1I/O线对经由相应的列选择开关32L和相应的读出放大器与一左相邻子阵列（未示出）的第1位线组的奇数位线对（或第1子组）和偶数位线对（或第2子组）分别相连接。以同样的方法，该第2I/O总线26R的第1I/O线对和第2I/O线对经由相应的列选择开关32R和相应的读出放大器与一右相邻子阵列（未示出）的第2位线组的奇数位线对（或第1子组）和偶数位线对（或第2子组）分别相连接。这样，因此分别的子阵列的位线对以同样方法划分为如图2所示的该子阵列22的第1和第2位线组，与该第1位线组相结合的I/O总线与同第2位线组相结合的I/O总线被交替配置。那就是，处在奇数位置的每个第1I/O总线与其中相邻的两个子阵列中的第1位线组相关，而处在偶数位置的每个第2I/O总线与其中相邻的两个子阵列的第2位线组相关。关于图1中的每个各自的子阵列同该第1和第2I/O总线的第1和第2I/O线对的连接关系将引入同图2有关的解释。该读出放大器32L或32R可以是已知的电路，是由一P沟道读出放大器，用于隔离的转换晶体管，-N沟道读出放大器和一平衡和予充电电路所组成。这样，相邻两个子阵列之间的I/O总线26是用于读或写数据公用I/O总线，该读或写的数据来自/去至由该隔离转换晶体管控制所选定的子阵列。
再看图1，在每一存贮体中，在第1和第3存贮单元阵列20TL和20TR的上部分别设置有I/O线选择和予充电电路38TL和38TR和I/O读出放大器，以及相应地连接在其中的线驱动器40TL和40TR;类似地，在第2和第4存贮单元阵列20BL和20BR的下部分别设置有I/O线选择和予充电电路38BL和38BR和读出放大器以及分别连接在其中的线驱动器40BL和40BR。I/O线选择和予充电电路38TL，38TR，38BL和38BR分别连接到与存贮单元阵列20TL，20TR，20BL和20BR相应的交错I/O总线26。那就是配置在奇数位置的I/O线选择和予充电电路与配置在奇数位置的并相应于存贮单元阵列的I/O总线的I/O总线对分别相连接;以及配置在偶数位置的I/O线选择和予充电电路分别与相应于存贮单元阵列的偶数位置的I/O总线的I/O总线对相连接。因而，在每个存贮体中，该I/O线选择和予充电电路的处于最外侧的每个电路可以到从存贮单元存取数据，该存贮单元同在3个子阵列中的第1位线组相连接，排除最外侧I/O线选择和予充电电路的奇数位置I/O线选择和予充电电路和偶数位置I/O线选择和予充电电路分别与该第1位线组和第2位线组相关。每个I/O线选择和予充电电路38包括一用于选择在其中相连接的I/O总线对中的一个的I/O总线选择电路以及I/O线予充电电路，该予充电电路用于构成将传输数据的选定的I/O总线的第1I/O线对I/O0， I/O0 和I/O1， I/O1 和第2I/O线对I/O2， I/O2 和I/O3， I/O3 中任何一个的以及其它I/O线对的予充电。
I/O线选择和予充电电路38经由PIO总线44分别连接于相应的I/O读出放大器和线驱动器40。每个PIO总线44同由相应的I/O总线选择电路选定的一I/O总线相连接。这样，PIO总线44类似于I/O总线26包括4对PIO线。每个I/O读出放大器和线驱动器40包括一I/O读出放大器，用于在一读操作中放大经由相应的I/O总线选择电路和PIO总线输入的数据;和一线驱动器用于在一写操作中驱动由该I/O总线选择电路选定的一I/O总线中经由相应的I/O总线选择电路和PIO总线输入的数据。如上所述，若该第1和第2I/O线对中的任何一个的数据经由相应的PIO线对输入到该读出放大器时，该PIO线对同该I/O线对一起连接到其它被予充电的I/O线对。也就是，在该写操作中，当该驱动器40经由选定的PIO线对驱动数据至相应的I/O线对时，未选定的PIO线对和其相应的I/O线对开始予充电。
在该同步DRAM芯片上处于最上端和最下端的上部数据总线42T和下部数据总线42B分别在与水平平行的方向上运行。上部数据总线42T和下部数据总线42B中的每个由4条数据总线组成，其中每个又由与如上所述I/O总线和PIO总线相同数目的4条数据线对组成。在一侧端的4条数据总线DB0-DB3构成上部数据总线42T和4条数据总线DB4-DB7构成下部数据总线并经由输入/输出线47和数据输入/输出缓冲器48分别连接到耦合于输入/输出接点的（图中未示出）数据输入/输出多路转换器46。
在每个存贮体中，与该第1存贮单元阵列20TL相关的I/O读出放大器和线驱动器40TL交替连接至第1和第2数据总线DB0和DB1;与该第3存贮单元阵列20TR相关的I/O读出放大器和线驱动器40TR交替连接至第3和第4数据总线DB2和DB3。类似的，与第2存贮单元阵列20BL相关的I/O读出放大器和线驱动器40BL交替连接至第5和第6数据总线DB4和DB5;与第4存贮单元阵列20BR相关的I/O读出放大器和线驱动器40BR交替连接至第7和第8数据总线。在每个存贮体中，中央I/O读出放大器和线驱动器43T和43B分别连接至在第1存贮单元阵列20TL和第3存贮单元阵列20TR之间及第2存贮单元阵列20BL和第4存贮单元阵列20BR之间的I/O总线上。在每个存贮体中，处于上部的中央I/O读出放大器和线驱动器43T包括一用于放大数据的I/O读出放大器，该数据是耦合于在一读操作中响应一控制信号的该数据总线DB1或DB3的相应的I/O总线的数据;和一用于驱动I/O总线数据的线驱动器，该数据是在一写操作中响应一控制信号的该数据总线DB1或DB3的I/O总线数据。类似地，处于低部的中央I/O读出放大器和线驱动器43连接于第4和第8数据总线DB5和DB7。
现在假设，在第1存贮体12中的子阵列22TL3，22BL3，22TR3和22BR3和在其中各自的子阵列中的一字线将由响应一行地址的行译码器18选定，该行译码器18提供的数据块信息信号指明各自的子阵列22TL3，22BL3，22TR3和22BR3。然后，在一读操作中，一控制电路（下文将要讨论）响应一外部列地址产生连续列地址和该列译码器24响应这一列地址流产生连续列选择信号。假设该第1列选择信号选择的是列选择线L0，如图2所示相应的列选择开关34被打开，在相应位线对上的数据被传输到配置在分别选定子阵列的两端处的左右I/O总线的第1I/O线对I/O0， I/O0 和I/O1和 I/O1 。I/O线选择和予充电电路38TL，38BL，38TR和38BR接收并响应该数据块信息信号，与该选定子阵列的22TL3，22BL3，22TR3和22BR3相关的I/O线选择和予充电电路从而选择与其相关的左右I/O总线。在左右I/O总线中的该第1I/O线对上的数据经由相应的PIO线对传输到相应数据总线DB0-DB7中的相应数据线对，相应的读出放大器由响应于该数据块信息信号而产生的一控制信号而导通。无论如何，在这一时刻，I/O线对没有传输数据，即连接在其中的该第2I/O线对和PIO线对由于该I/O予充电电路全都保持在予充电状态，如此，数据线对由下文中将要解释的数据输入/输出多路转换器46予充电而没有传输数据。然后，由该列地址流的列线L1上的第2列选择信号CSL1导通相应的列选择开关。如前所述，以同样的方法，相应位线上的数据经由在左右I/O总线中的第2I/O线对和相应的PIO线对传输到数据线对，而连接在其中的该第1I/O线对，PIO线对和数据线对被充电以传送从现在开始的数据。如果在列线L2至L255上的列选择信号CSL2至CSL255随同列线L1上列选择信号CSL1被连续接收，那么，相同的操作，如在该列选择信号CSL0和CSL1的情况中的数据传输操作分别被完成。这样，从全部存贮单元耦合到选定字线的位线对上的全部数据能被读出，那就是，满页读出是可以达到的。在该读操作中，该第1I/O线对和第2I/O线对传输一大量数据，交替的数据传输和予充电，和同该第1和第2I/O线对相关的该第1和第2数据线对也周期地重复数据传输和予充电。该数据输出多路转换器连接到每个数据总线，经由该第1和第2数据线对中的任何一个，不仅并行地存贮一大量数据，而且也予充电其它数据线对。这样，每个数据输出多路转换器响应数据选择信号提供连续的一串行数据，并在一予定周期内在该第1和第2数据线对上存取一大量数据。该一串行数据经由相应的数据输出缓冲器输出到同一系统时钟同步的数据输入/输出接点。从而在其中的每一时钟周期8位并行数据连续输出。
如上所述，在该读操作的相反指令中完成写操作。如将要简洁解释的那样，来自数据输入缓冲器的串行输入数据经由数据交替接点与系统时钟同步地输出。来自数据输入缓冲器的该串行数据被交替传输给相应数据总线的第1和第2数据线对，在该数据总线中借助于数据输入信号分离器，在系统时钟的每个时钟周期中呈现一大量并行数据。在第1和第2数据线对上的数据经由相应的线驱动器，由该I/O线选择电路选定的I/O总线和相应的位线对被连续写入选定的存贮单元。在第1和第2线对的数据传输和予充电，以在读操作中那些相同方法被交替作用于每个时钟周期。
在第1和第2存贮体之间配置有用于相应于本发明的同步DRAM的控制操作的控制电路50，该控制电路50用于产生控制时钟或用于产生控制行、列译码器18和24，I/O线选择和予充电电路38，I/O读出放大器和线驱动器40和43，数据输入/输出多路转换器46和数据输入/输出缓冲器48的信号。该控制电路50可以分类为一行控制电路和一列控制电路。该行控制电路、该数据通道和该列控制电路将在下文分别讨论。
行控制电路
通常的DRAMs被用于完成读、写或利用一 RAS的逻辑电平例如，一低电平那样类似的操作。这可参考例如电平 RAS。该电平 RAS给出一确定的信息，例如， RAS从高电平到低电平转换，指明在其中触发过程的信息和 RAS从低电平到高电平转换表明予充电过程的信息。无论如何，因为同步DRAM必须与系统时钟同步操作，使用在通常的DRAM中的上述指令不能用于同步DRAM中。那就是，该同步DRAM需要在系统时钟的上升沿或下降沿处对一指令信息采样（在本实施例中对指令信息采样是在其中的上升沿处完成），甚至，如果电平 RAS被该同步DRAM应用，那么通常电平的 RAS的指令也不能在其中应用。
图5a和图5b是一表示使用在本发明同步DRAM中的指令的时序图。图5a表示在脉冲 RAS信号情况中（以后称之为脉冲 RAS）使用的各种指令，图5b是在使用电平 RAS情况中的各种指令。如在图中可看到的，当 RAS是低电平，和该系统时钟DLK处在上升沿， CAS信号和写使能信号 WE是高电平时，这意味着一触发态，在该触发之后，该系统时钟处于上升沿，该高电平 RAS、低电平 CAS和高电平 WE指示一读命令。也在触发之后，系统时钟CLK处在上升沿，高电平 RAS、低电平 CAS和低电平 WE表示一写命令。当低电平 RAS和高电平 CAS和低电平 WE在时钟CLK的上升沿处已经采样，则进行一予充电操作。相应于本发明特征的操作模式设置命令的建立是在 RAS， CAS处于低电平和 WE处于时钟CLK的上升沿处完成的。处在时钟CLK上升沿处，当 RAS和 CAS保持在低电平和 WE保持在高电平时，一 CAS-before- RAS（CBR）更新指令输入。在连续3个时钟CLK上升沿处，当 RAS和 CAS位于低电平和 WE留在高电平处时，一自更新指令输入，该自更新指令是该CBR自更新的一个变化。
类似于通常的DRAM，同步DRAM也具有其从 RAS的触发到 CAS的触发的时间周期，即 RAS- CAS延迟时间tRCD和先于RAS触发的予充电时间周期。为保证有效数据的读出和写入，tRCD和tRP的最小值（在本发明的同步DRAM中分别为20ns和30ns）对存贮系统的设计者来说是非常重要的。为方便系统设计者最好在系统时钟周期数中提供tRCD和tRP的最小值，例如，在系统时钟频率是100MHZ和tRCD和tRP的最小值分别是20ns和30ns的情况下，tRCD和tRP的时钟周期分别成为2和3。该行控制电路是用于产生信号或时钟的装置，这些信号或时钟是用于在tRCD的时间周期期间选择字线、在一读操作中从存贮单元引导到位线信息数据和在tRP时间周期期间的予充电。
图3是表示用于产生行控制时钟或信号的方框电路示意图。参考附图，一时钟缓冲器（参考下文的CLK缓冲器）52是响应一外部TTL电平的系统时钟CLK转换为内部的CMOS电平的系统时钟ΦCLK的一缓冲器。该同步DRAM执行各种内部操作，这些操作是在该时钟CLK上升沿时，或从外部芯片采样信号或将数据送至外部芯片。该CLK缓冲器52产生一较快于在响应CLK中的该时钟CLK的相位的一时钟CLKA。
一时钟使能（CKE）缓冲器54是用于产生一时钟掩蔽信号ΦCKE的电路，以便于掩蔽在响应一外部时钟使能信号CKE和该时钟CLKA中的该时钟ΦCLK的产生。如将在下文中讨论的，该信号ΦCKE被该内部系统时钟ΦCLK禁止而引起该芯片的内部操作被冻结，数据的输入和输出从而被阻塞。
RAS缓冲器56接收该外部信号 RAS、地址信号SRA10及SRA11、来自一 CAS缓冲器的一信号ΦC和来自一 WE缓冲器的一信号ΦWRC，从而产生 RAS时钟ΦRCi，该时钟ΦRCi用于有选择地与该时钟ΦCLK同步地触发存贮体，有选择地或全部地对该贮体予充电并在更新或操作模式编程之后自动地予充电。其中i是表示存贮体的符号。 RAS缓冲器56也产生信号ΦRP，用于表示随同时钟ΦCLK的 RAS的触发。
一操作模式建立电路58响应操作模式建立命令、信号ΦRP、ΦC、和ΦWRC和地址信号RA0-RA6，以便建立各种操作模式，例如用于建立一 CAS执行时间，表示连续输出数据的字符组长度的操作模式和表示内部列地址量化方法的地址模式ΦINTEL。该操作模式建立电路58建立一缺席操作模式，在这种模式中予置 CAS执行时间、字符组长度和地址模式被自动的选择到操作模式建立命令的缺席上。
一行主时钟发生器62响应该控制信号ΦRCi和一取数时间信号CLj，并产生一行主时钟ΦRi，该主时钟建立在同在选定存贮体中的 RAS链相关的时钟或信号产生的基础上。相应于本发明的特征，该行主时钟ΦRi具有一取决于一指定 CAS执行时间的延迟时间，这样一个时间延迟保证在予充电命令之后2位数据输出同步于系统时钟。
行地址缓冲器60接收该行主时钟ΦRi、外部地址信号A0-A11和一行地址复位信号ΦRARi，以便产生与该时钟ΦCLK同步的行地址信号RA0-RA11。该缓冲器60在一更新操作中从一更新计数器接收一计数信号，以提供用于更新的行地址信号RA0-RA11。一一行控制信号发生器64接收该行主时钟ΦRi和来自该行译码器18的一数据块信息信号BLS，以产生一增强的字线驱动信号ΦX、用于触发选定的读出放大器的一读出开始信号、用于复位该列地址缓冲器的一行地址复位信号ΦRARi、用于增强列地址缓冲器344的一信号ΦRAL和用于通知与行相结合的时钟或信号完成的一信号ΦRCDi。
一列使能时钟发生器66接收该信号ΦRCDi和该行主时钟ΦRi，以产生用于使能列相关电路的信号ΦYECi和ΦYEi。
一高频时钟发生器68，在外部系统时钟CLK的频率是低的和在一予充电命令之后在一读操作中也需要2位数据输出的情况下，产生一时钟CNTCLK9，它比该时钟CLK具有一较高的频率，以便于防止该予充电周期降低。如在下文中将要讨论的，由于该列地址发生器产生具有时钟CNTCLK9的列地址，该予充电周期的降低是可以被防止的。
下面，将对构成该 RAS链时钟发生器的单元的最佳实施例进行详细解释。
1.CLK缓冲器和CKE缓冲器
图6是相应于本发明的CLK缓冲器52的电路示意图;图7是相应于本发明的CKE缓冲器54的电路示意图。图8描述了用于CLK缓冲器52和CKE缓冲器54的操作时序示意图。
参考图6，一差动放大器70相对于外部系统时钟CLK具有一基准电压VREF（＝1.8伏），并从而将TTL电平的外部信号转换为-CMOS电平的内部信号，例如，高电平3伏或低电平0伏。代替差动放大器70的能被使用的另一输入缓冲器，它能移动TTL电平为CMOS信号。如在图8中能看到的，该信号的时钟CLKA是由输入缓冲器70，例如该差动放大器和一些门，即反相器70和“与非”门78转换为系统时钟CLK信号。当一时钟掩蔽信号ΦCKE是低电平时，设置在“或非”门72和74的一触发器或一锁存器80输出一CMOS电平的系统时钟。从触发器80输出时钟提供给配置在延迟电路82和“与非”门84处的一脉冲宽度调节电路85。为了简化的目的，虽然该延迟电路82仅被描述为反相器，但也可使用包括反相器和电容器的电路或其它延迟电路。这样，当该信号ΦCKE是低电平时，如图8所示，该内部系统时钟ΦCLK从该CLK缓冲器输出。但是，当该信号ΦCKE是高电平时，该触发器80的输出变低，从而中止时钟ΦCLK的发生。在图6中，反相器89、P沟道MOS晶体管90和n沟道MOS晶体管91和94是用于提供一初始状态给适当节点的元件，该适当节点响应来自己知加电电路的一加电信号ΦVCCH。该加电信号ΦVCCH保持一低电平直到在施加电源电压之后，该电源电压VCC达到一足够的电平。
参考图7，输入缓冲器70转换该外部时钟使能信号CKE为-CMOS电平信号。为防止功率消耗，该输入缓冲器70的操作由一自更新操作禁止。该输入缓冲器70在线90上提供一该信号CKE的反相COMS电平信号。该反相的CKE信号被耦合于移位寄存器86，用于随同时钟CLK的反相时钟CLKA移位。该移位寄存器86的输出经由“或非”型的触发器88和一反相器耦合到信号ΦCKE的输出端。该移位寄存器86的输出端经由一些反相器耦合到信号CKEBPU的输出端。
该时钟使能信号CKE用CKE的低电平禁止该系统时钟ΦCLK的产生，从而冻结该芯片的内部操作。再次参考图8，描述的是利用低电平脉冲的信号CKE用于掩蔽该CLK时钟98。利用CKE的低电平，使移位寄存器86的输入线90保持一高电平。在CLKA时钟100达到低电平之后，该移位寄存器的输出达到高电平。这样，ΦCKE和CKEBPU分别变为高电平和低电平。然后，在下一个CLKA时钟102达到低电平之后，该移位寄存器86的输出变为低电平，从而导致该信号CKEBPU达到高电平。在这一时刻，由此该触发器88的输出保持在低电平，ΦCKE保持在高电平。但是，在下一个CLKA时钟104达到高电平之后，ΦCKE达到低电平。这样，如在图6中所讨论的，相应于时钟98的ΦCLK时钟，随同ΦCKE的高电平而被掩蔽。
由于同步DRAM的内部操作与该时钟ΦCLK同步操作，所以ΦCLK的掩蔽导致该内部操作处于等待状态。这样，为防止等待状态中的功率消耗，该信号CKEBPU被用于阻塞输入缓冲器同步于ΦCLK。相应地应该理解，该信号CKE需要被应用到该掩蔽时钟CLK的在先的至少一个周期，以便去掩蔽它并保持高电平，以便去执行一正常操作。
2. RAS缓冲器
为实现高速的数据传输率，在同一芯片上该同步DRAM包括2个存贮体12和14。为实现同步DRAM的高性能，控制电路需要为每个存贮体有选择地控制各种操作。相应地，该 RAS缓冲器是一个相应于本发明特征的多种功能相关的输入缓冲器。
图9是相应于本发明的多功能脉冲 RAS输入缓冲器的电路示意图。参考图9，它具有如上讨论的输入缓冲器同样类型，输入缓冲器70转换一外部行地址选通信号 RAS为一内部CMOS电平信号。该输入缓冲器70由用于选通系统时钟掩蔽、自更新和加电信号CKEBPU、ΦVCCH和ΦSELF的一门电路106所阻塞。来自输入缓冲器70的该CMOS电平信号施加给同步电路108的一输入端106，该电路108提供给输出端112该 RAS脉冲ΦRP，该脉冲ΦRP使该CMOS电平信号与该内部系统时钟ΦCLK同步。这样，如图10所示，在时间t1和t3，处于低电平的 RAS在输出端112在一预定的延迟之后产生一具有高电平的 RAS脉冲ΦRP。
在图9中，除输入缓冲器70的剩余电路、同步电路108和门电路106是一多功能控制电路114，它结合起来去控制各自的存贮体。在加电操作期间，由于n沟道晶体管148和150全都由ΦVCCH打开并处于低电平，该用于第1存贮体12的第1 RAS时钟ΦRC1和用于第2存贮体14的第2 RAS时钟ΦRC2全都锁存在初始状态，即利用锁存器154和156处于低电平。
为触发第1存贮体12，和与在如图10所示的时间t1的相同时间去触发第2存贮体14，具有地址A11并处于低电平的外部地址信号ADD被提供给该芯片。然后，如在下文中将要讨论的，一地址缓冲器产生具有该地址信号ADD的低电平（一高电平的 SRA11）地址信号SRA11。换言之，在时间t1，如在下文中将要讨论的，由于 CAS和 WE两者都保持高电平，所以ΦC和ΦWRC保持低电平。这样，“或非”门116和126输出低电平和“与非门”122和124输出高电平。然后，“与非”门128和130分别输出高电平和低电平。当脉冲ΦRP达到高电平时，“与非”门132达到低电平和“与非”门134至138达到高电平。然后，P沟道晶体管140导通，P沟道晶体管144和n沟道晶体管142和146保持截止状态。这样，锁存器154存贮一低电平。换言之，当ΦRP达到低电平时，所有“与非”门132至138达到高电平，从而截止晶体管140至146。其结果是借助于锁存器156，该第1 RAS时钟ΦRC1变为高电平和第2 RAS时钟ΦRC2保持低电平，该锁存器156初始存贮的是高电平。这样，第1存贮体12由时钟ΦRC1触发，从而实现正常操作，例如读、写操作。但是，由于低电平时钟ΦRC2，第2存贮体14未被触发。
另一方面，为在高传输率下存取该同步DRAM，在第1存贮体触发期间，该第2存贮体能被触发。在第1存贮体触发之后，提供一处于高电平的地址A11，这样，第2存贮体的触发是能够实现的。然后，该地址信号SRA11变成高电平（ SRA11变为低电平）。如上述的相同方法，“与非”门136输出低电平和所有“与非”门132、134、138输出高电平。这样，ΦRC1保持原先状态，即高电平和ΦRC2达到高电平。其结果是，所有第1和第2存贮体处于触发状态。
在第2存贮体的读或写操作期间，第1存贮体也可以被予充电。如图10所示，在时间t3处，当予充电命令被送出时或送出之前，全都是低电平的外部地址信号A10和A11被提供给相应的该芯片的地址管脚。然后，地址信号SRA10和SRA11变为低电平（ SRA11变为高电平）。在该命令之后，ΦRP和ΦWRC达到高电平和ΦC处于低电平。因此，当ΦRP达到高电平时，“与非”门134达到低电平和所有“与非”门132、136和138保持高电平。这样，晶体管142导通和晶体管140、144和146保持截止状态。锁存器154存有高电平和ΦRC1变为低电平。但是，ΦRC2借助于锁存器156保持原先的高电平。其结果是，在从第2存贮体14实行数据存取期间，该低电平的ΦRC1导致该第1存贮体被予充电。类似地，在地址信号A10处于高电平时，由施加一予充电命令可以完成第2存贮体的予充电操作。
另一方面，与地址A11的逻辑电平无关，由施加该予充电命令，就可完成该第1和第2存贮体12和14的同时予充电操作并且地址A10处于高电平。然后，如上所讨论的，“与非”门134和138输出低电平和“与非”门132和136输出高电平。这样，晶体管142和146被导通和晶体管140和144保持截止状态。其结果是，分别处于高电平的锁存器154和156存贮予充电信息，ΦRC1和ΦRC2两个都变为低电平。
如图5a所示，由于 RAS处于低电平和 CAS处于高电平，则CBR更新命令被送出。这样，该高电平信号ΦC和低电平信号ΦWRC输入到多功能控制电路114。在这一情况下，不考虑地址A10和A11的逻辑电平，“与非”门124和“或非”门126输出低电平。顺序地，“与非”门132和136输出低电平和“与非”门134和138输出高电平。这样，晶体管140和144被导通和晶体管142和146被截止。然后，ΦRC1和ΦRC2变为高电平，并且两个存贮体从而实现CBR更新操作。另一方面，对两个存贮体能完成选择的更新操作是由于“与非”门124的两个输入端中的一个接地。然后，与上述讨论的相同，相应于地址A11的一逻辑状态，ΦRC1和ΦRC2能被有选择地使能。那就是，在CBR更新命令下，一低电平地址A11仅导致第1存贮体被更新。
3.行地址缓冲器
图12是相应于本发明的行地址缓冲器60的电路示意图。在附图中，输入缓冲器70以上述所讨论的输入缓冲器同样的方法转换输入地址信号AI（I＝0、1、2、…11）为CMOS电平的地址信号。在附图12中已描述了用于产生一控制信号RABPU以使能或阻塞该输入缓冲器70的逻辑电路158。当两个存贮体已完成触发或系统时钟掩蔽操作已被使能或进行了初始更新操作时，则该控制信号RABPU变为高电平，输入缓冲器70从而被阻塞以防止功率消耗。在输入缓冲器70的输出端161和节点162之间连接成一三态反相器160。在更新操作期间，该反相器160由处于低电平的更新信号ΦRFH使其处于断开状态。在一正常操作中，例如一读或写操作中，该反相器160输出与该内部系统时钟ΦCLK同步的一行地址信号。该行地址信号被存贮在锁存器164中。一大量行地址提供电路，电路数目由那个存贮体确定，该电路被连接至节点166。由于在本发明的该实施例中使用两个存贮体，因此应理解有两个行地址提供电路168和170被并行连接到节点166。用于第1存贮体12的行地址提供电路168包括一“或非”门174、反相器176和180、传输门172、锁存器178和“与非”门182和184。用于第2存贮体14的行地址提供电路170具有如行地址提供电路168相同的结构。更新地址提供电路198被连接于电路168和170并在该更新操作中提供给行地址提供电路168和170一来自一更新计数器（未示出）的一计数值RCNTI。
假设该第1存贮体12是在静止状态，而第2存贮体14是在例如一读或写操作的正常状态。在这种情况下，第1存贮体行主时钟ΦR1和第1存贮体行地址复位信号ΦRAR1处在低电平，而第2存贮体行主时钟ΦR2和第2存贮体行地址复位信号ΦRAR2处在高电平。现在进一步假设，如在图10中所描述的，该第1存贮体12在时间t1时被触发。当在时钟ΦR1达到高电平之前，如前所述，来自外部管脚AI的一行地址被存贮在锁存器164中，该存贮的行地址经由ΦR1和ΦRAR1的低电平信号导通的传输门172再存贮到锁存器178。但是，在这种情况下，由于时钟ΦR2连续保持在高电平，传输门172′保持原先的断开状态，从而防止了传输该存贮的行地址通过。当时钟ΦR1然后处于高电平时，该行地址提供电路168借助于门172与该锁存器164的输出相隔离。然后当第1存贮体行地址复位信号ΦRAR1达到高电平时，“与非”门182和184分别输出存贮在锁存器178中的该行地址数据和在其中的它的互补数据。因而，来自电路172的行地址RAI和它的反相行地址 RAS被馈送至在该第1存贮体12中的行译码器。应注意，当ΦR1和ΦR2都处于高电平时，该控制信号RABPU借助于逻辑电路158变为高电平，从而阻塞该输入缓冲器70，以便去防止由于所有存贮体的有效或正常操作而消耗功率。
另一方面，在更新操作中，例如-CBR或自更新操作中，该更新信号ΦRFH处于低电平和ΦRFH处于高电平。在2存贮体更新操作的情况下，ΦRC1和ΦRC2如原先讨论过的，这两者都处于高电平;ΦR1和ΦR2，如在结合图19在下文中将要详细讨论的，也处于高电平;信号ΦRAR1和ΦRAR2也处于高电平。这样，该输入缓冲器70和三态反相器160在同一时间这两者都处于截止状态，传输门172，172′和194是截止状态，而传输门188和188′是导通状态。这样，来自已知的地址计数器（未示出）的计数地址信号RCNT1（该信号曾借助先于该更新操作的处于低电平的ΦRFH而导通的传输门194存贮在锁存器192中）经由传输门188和188′、锁存器178和178′和“与非”门182、184、182′和184′馈送到相应的每个存贮体的行译码器。在那一时间之后，每个行译码器的选择字线的操作和然后更新在其上的存贮单元的操作与通常的DRAMs的操作相同。
用于多功能 RAS缓冲器的地址SRA10和SRA11可以使用来自该行地址缓冲器60的行地址RA10和RA11。但是，由于地址RA10和RA11随某些时间延迟产生，所以可以以较快速度操作的各自的行地址缓冲器可以提供在同一芯片上，用于独立产生地址SRA10和SRA11。
4.操作模式建立电路
本发明的同步DRAM被设计成，系统设计者可以选择各种操作模式中希望的一个，以便于增加使用的方便并扩大应用的范围。
图13是用于操作模式建立电路58的方框示意图。在该附图中，一模式建立控制信号发生器200，它响应于在操作模式建立命令送出的基础上而产生的信号ΦC、ΦRP和ΦWRC而产生一模式建立信号ΦMRS。响应于来自加电电路203的加电信号ΦVCCH和模式建立信号ΦMRS，一地址代码寄存器202存贮取决于来自该行地址缓冲器的地址的地址代码MDST0至MDST6并产生该代码MDST0至MDST4和MDST4至MDST6，以及一列寻址模式信号ΦINTEL。一字符组长度逻辑电路204产生一字符组长度信号SZn，该信号是由代码MDST0至MDST2的逻辑结合而产生的。其中n是表示系统时钟周期数的一字符组长度。一执行时间逻辑电路206产生一 CAS执行时间信号CLj，该信号是由代码DMST4至MDST6的逻辑结合产生的。其中j表示系统时钟周期数的一 CAS执行时间（或 CAS执行时间值）。
图14是用于模式建立控制信号发生器200的电路示意图;图20是结合该操作模式建立或程序的定时示意图。
在本实施例中，根据操作模式建立命令完成该操作模式的编制，在此同时，相应于地址输入管脚的地址A0至A7对应于下述表1。
表1
CAS执行时间jA6  A5  A4  j 列寻址方法A3   方法 字符组长度nA2  A1  A0  n
0   0   1   10   1   0   20   1   1   31   0   0   4 0   二进制1    交错 0   0   1   20   1   0   40   1   1   81   1   1   512
该 CAS执行时间与最大系统时钟频率有关，并被表示在下述表2。
表2
最大系统时钟频率    CAS执行时间j
频率(MHZ)    j
33    1
66    2
100    3
应注意到，上述表中的 CAS执行时间j的值表示系统时钟周期数，该相应于一同步DRAM的操作速度与最大时钟频率有关的 CAS执行时间可以被改变。
例如，如果一系统设计者希望设计具有二进制列寻址方法和在100MHZ下一连续8字数据存取的一存贮系统，则该 CAS执行时间j的最小选择值是3。如果选中 CAS执行时间为3，那么用于建立操作模式的地址A0至A7分别是1、1、0、0、1、1、0和0。已经讨论过，两个存贮体选中一个是地址A11。剩余的地址与逻辑电平是不相干的。
适用于一数据传输系统的操作模式选定之后和用于建立该操作模式的地址确定之后，应用该模式建立命令和相应于该芯片管脚的预定地址执行该同步DRAM的模式建立编程。参考图20，在其中的时间t1应用了该模式建立命令和该地址ADD。然后，来自 RAS缓冲器ΦRP和来自一 CAS缓冲器的信号ΦC和ΦWRC和一 WE缓冲器，如将要讨论的稍后将达到高电平。如图14所示，在该模式建立控制信号发生器200中，该信号ΦC、ΦRP和ΦWRC全都是高电平时才使信号ΦWCBR达到低电平。当该行地址复位信号ΦRARi随后处在高电平时，该行地址缓冲器输出行地址RA0至RA7。这样，“与非”门208的3个输入端全是高电平，从而导致该模式建立信号ΦMRS达到高电平。
图15是地址代码寄存器202的电路示意图。该地址代码寄存器202包括第1寄存器单元，用于在加电基础上存贮第2逻辑电平（低电平）和用于存贮在加上电之后响应该节点建立信号ΦMRS在该模式建立操作中的地址信号RA0、RA2至RA1和RA6;第2寄存器单元，用于在加电基础上存贮第1逻辑电平（高电平）和用于存贮在加上电之后响应该模式建立信号ΦMRS在该模式建立操作中的地址信号RA1和RA5。该模式建立操作中的地址信号RA1和RA5。该第1寄存器单元的每一个包括有一三态反相器210，该反相器包括了P沟道MOS晶体管212和214和n沟道MOS晶体管216和218，和被连接到反相器210和一P沟道MOS晶体管220的输出端的一锁存器222，该MOS晶体管的沟道被连接到电源电压VCC和输出端之间，并且它们栅极被耦合到该加电信号ΦVCCH。由于在提供加电之后，直到电源电压VCC达到能够执行内部正常操作的最小电压之前，该加电信号ΦVCCH是低电平，每个第1寄存器单元使得相应的地址代码MDSTI或寻址模式信号ΦINTEL，由于P沟道MOS晶体管220的导通，在加电基础上建立在低电平上。每个第2寄存器单元包括一三态反相器210′，该反相器包括P沟道MOS晶体管212′和214′和n沟道MOS晶体管216′和218′，和沟道被连接在反相器210′和基准电压（地电位）输出端之间的并且栅极被耦合到一反相的ΦVCCH信号的一n沟道MOS晶体管219，和被连接到该反相器210′的输出端的一锁存器222′。每个第2寄存器单元使得该地址代码MDS1或MDST5在加电压基础上锁存在高电平。但是，在加上电之后，即在电源电势VCC达到至少最小操作电压之后，在该模式建立操作中，由ΦVCCH是高电平，反相器210和210′响应于高电平信号ΦMRS被导通，然后锁存器222和222′存贮来自行地址缓冲器60的行地址RAI，从而输出具有与行地址RAI的相同地址值的地址代码MDSTI。这样，如果该模式建立程序被执行，则每个MDSTI的地址代码是对应地址的相同值。对应于地址信号RA3的MDST3是代表列寻址方法的信号ΦINTEL。如果A3＝0（低电平），该信号ΦINTEL变为低电平，并且如下文中讨论的，一列地址计数器以二进制增量方法计数。如果A3＝1（高电平），该信号ΦINTEL变为代表交错模式的高电平。
图16是执行时间逻辑电路206的电路示意图，该电路有选择地送出与该 CAS执行时间相关的地址代码MDST4至MDST6的逻辑组合的该执行时间信号CL1至CL4的仅仅一个高电平信号。在加电基础上，由于MDST5是高电平和MDST4和MDST6是低电平，仅CL2变为高电平。
图17是字符组长度逻辑电路204的电路示意图，它用于选择信号SZ 2至SZ 512中的一个，每一个表示一字符组长度，随同与该字符组长度相关的地址代码MDST0至MDST2的逻辑组合。例如，如果地址代码MDST0至MDST2全是高电平，那么仅只SZ 2至SZ 512中的信号SZ 512是高电平和信号SZ4至SZ512全是高电平。这样，如下文中将讨论的，连续512字（全页）相应于该信号经由数据输出缓冲器输出。在加电基础上，由于MDST1是高电平和MDST0及MDST2是低电平，那么仅只信号SZ4和SZ 4是高电平。
因而，当该模式建立信号ΦMRS处于高电平时，选定的操作模式由相应地址存贮到锁存器222和222′所确定。相应于本发明的一个特征，在地址代码被存贮到相应的锁存器222和222′之后，一个自动予充电操作被执行。采用没有任何分隔的予充电命令情况下而完成一高速予充电，结果是予充电时间被减少和下一个操作例如该有效操作也立即无需等待状态地被完成。
图18是自动予充电控制信号发生器323的电路示意图，用于在自更新退出基础上或在该模式建立程序中完成该自动予充电。在该自更新操作中，该自更新信号ΦSELF处于高电平，在除该自更新操作之外的剩余时间里处于低电平。这样，在该模式建立程序中，“与非”门224的输出是一高电平。如在图20中所看到的，当ΦRARi达到高电平时，该“或非”门232的输出是高电平。在这一时间，ΦCLK是低电平。然后，当ΦCLK达到高电平时，在由一延迟电路230所决定的时间延迟之后，该“与非”门226的输出从低电平到高电平。因而，在ΦMRS达到高电平之后，该自动予充电控制信号发生器223产生一具有短的低脉冲的一自动予充电信号ΦAP。类似地，在该自更新操作完成的基础上，ΦSELF从高到低，然后，该电路223产生一具有短、低脉冲的该自动予充电信号ΦAP。这样，该“与非”门152随同该短低脉冲ΦAP产生一短高脉冲，从而导通n沟道晶体管148和150。然后，该锁存器154和156存贮高电平，从而导致ΦRC1和ΦRC2到低电平。ΦRC1或ΦRC2一旦达到低电平，ΦRi和ΦRARi也顺序地达到低电平，然后，该予充电操作被完成。
另一方面，如果本发明的同步DRAM不使用该模式建立编程，即一缺席模式，如图15所示，由于在加电基础上处于低电平的该加电信号ΦVCCH的作用，P沟道晶体管220和n沟道晶体管219全都导通。这样，锁存器222存贮低电平，锁存器222′存贮高电平。然后，地址代码MDST0、MDST2、MDST4和MDST6和ΦINTEL变为低电平和代码MDST1和MDST5也变为高电平。因而，在该缺席模式中， CAS执行时间为2，二进制地址模式和字符组长度为4，这些被自动选定。
5.列控制信号发生器
图19是响应于来自 RAS缓冲器56的 RAS的时钟ΦRCi而产生行主时钟ΦRi的一个行主时钟发生器62的示意电路图。如在图10中所示，如果第i个存贮体被触发，则ΦRCi达到一高电平，并且第i个存贮体行主时钟ΦRi通过“或非”门234和反相器达到一高电平。但是，如果ΦRCi达到一个低电平去予充电，则按照每个 CAS执行时间在一个不同的时间延迟之后，ΦRi达到一个低电平。这就是说，当 CAS执行时间j的值为1时，即CL1＝高和CL2＝CL3＝低时，在通过主要延迟电路236、238和240一个时间延迟之后，ΦRi达到该低电平。当该 CAS执行时间j的值被置为2时，在通过主要延迟电路238和240一个时间延迟之后，ΦRi达到该低电平。当该 CAS执行时间j的值被定为3时，在通过主要延迟电路240一个时间延迟之后，ΦRi达到该低电平。这样，系统时钟CLK的频率越高，则导致ΦRi达到低电平的时间延迟越短。在一个写操作中，这种时间延迟允许在予充电周期开始之前列选择信号具有一个充分的时间裕度，因而在一个读操作中，在予充电指令之后，正确地将数据写入单元之中，并且通过输出管脚还确保连续2位数据输出。在本实施例中在j＝1的情况下该时间延迟约为19ns，在j＝2和j＝3的情况下，该时间延迟分别约为6ns和3ns。
在图3中所示的行控制时钟发生器64是一种用来产生如图10的时序图中所示的时钟的常规逻辑电路。在ΦRi的上升沿之后该行地址复位信号ΦRARi上升至一高电平和在ΦX的下降沿之后下降到一低电平。在ΦRARi的上升沿之后该字线驱动信号ΦX上升到一高电平和在ΦRi下降沿之后降低到一低电平。该信号ΦS是由信号ΦX触发由存贮块信息信号BLS所选择的读出放大器来产生的，该存贮块信息信号BLS是由译码行地址产生的。在ΦRAL的上升沿之后用来启动列地址缓冲器344达到一高电平，并且在ΦRCi的下降沿之后达到一低电平。用来保证tRCD的信号ΦRCDi在ΦS的上升沿之后达到一高电平，并且在ΦRi的下降沿之后达到一低电平。
图21是一用来产生启动 CAS链路的信号ΦYEi和ΦYECi的逻辑电路示意图。该信号ΦYEQ是一个被延迟的ΦRCDi信号。列启动信号ΦYEi是一个具有由ΦRCDi和ΦRi选通的如在图10中所示的定时的信号。
图11示出了根据本发明的高频时钟发生器的电路示意图，该高频时钟发生器适用于根据予充电命令的出现而放大内部系统频率，在本实施例中使用了一个具有诸如33MHZ或更低频率的外部系统时钟CLK的低频外部系统时钟。该高频时钟发生器68包括一个用来根据该予充电命令而产生一个脉冲的电路装置242;一个用来逻辑地将所产生的脉冲与内部系统时钟ΦCLK相加以产生一个放大的系统时钟的门248和一个用来根据予置的执行时间传送该被放大的系统时钟的传送门252。
图22示出了一在33MHZ系统时钟CLK和SZ4的字符组长度上用于读出和予充电操作的时序图，在时间t4时给出用于一个读出存贮体的予充电命令。这时ΦRCi从高电平变为低电平，脉冲发生器242的输出端A因而输出具有由延迟电路244或244′所给定的时间延迟所决定的脉冲宽度的脉冲。借助于门246至248，这个脉冲与内部系统时钟ΦCLK相加，因而其结果是通过“与非”门248输出一个被放大的系统时钟。因为仅仅在一个写操作中，CL1是高电平和ΦEWDC是高电平，则“或非”门254输出一个高电平。因此，门248的输出通过接通传送门254而输出。这时，传送门250关闭。由于予充电命令之后内部电路随着一个具有被放大的工作频率的内部系统时钟CNTCLK9而操作，因而可以高速地实现数据输出并且在予充电命令之后可以在一个较短的时间间隔内完成其予充电操作。当该系统时钟CLK是高于33MHZ时，CL1处于低电平。因而，“或非”门254输出一低电平并且该传送门254关闭。因此，传送门250关闭并且CNTCLK9等于时钟ΦCLK。
数据通道
数据通道是用来在一读出操作时通过数据输出缓冲器在位线上输出所出现的数据以及在一写入操作时通过数据输入缓冲器向位线馈送数据的通道。图23示出了与该数据通道相关联的电路方框图。为了简单的目的，该图所示的电路方框涉及两个子阵列的数据通道。
参见图23，一个I/O线选择和予充电电路38被连接到与在存贮单元阵列20TL、20BL、20TR和20BR中的一个阵列中的一个子阵列相应的第一I/O总线26R并连接到与在图1中已讨论的另一个子阵列相应的第二I/O总线26L。该电路38接收用来指明一个包括一个由行译码器18所选择的字线的子阵列的存贮块信息信号BLS并响应于这个信息信号将与该子阵列相应的I/O总线耦合到PIO总线256。而且，在一读操作中，由于数据出现在一被选择的I/O总线中的四对I/O线的两对之中，因而该电路38在这四对的两对之中以及相应的PIO线对之中予充电。
图24是对于I/O予充电和选择电路38的示意性电路图。当来自行译码器18的存贮块信息信号BLS是在低电平时，转换开关258和258′全部处于关闭状态而予充电电路260全部导通，因而I/O线对I/O0、 I/O0 至I/O3、 I/O3 予充电至VBL（ 1/2 VCC）。当该存贮块信息信号BLS是在高电平来传送数据时，该开关258和258′是在导通状态，同时该予充电电路260是在关闭状态。现在假定传送数据的I/O线对是第二I/O线对I/O2、 I/O2 和I/O3、 I/O3 。这时，一个I/O予充电信号IOPR1达到低电平并且它的补码信号 IOPR1达到高电平。因此，予充电电路262和平衡电路264导通并且该I/O线对I/O0、 I/O0 和I/O1、 I/O1 接着被予充电并被均衡到一个低于该供电电压的门槛电压（VCC-Vt）。其中的Vt是n沟道MOS晶体管的门槛电压。但是，由于与传送数据相关的I/O线对的予充电电路262′和平衡电路264′全都处于关闭状态，因而其中的数据在读操作时是通过传送开关258′被传送到相关的第二PIO线对PIO2、 PIO2 和PIO3、 PIO3 。以同样的方式，在写操作时，在PIO线对上的数据可被传送到相应I/O线对。
参见图23，一个I/O读出放大器266由一个控制信号ΦIOSE触发去放大在PIO总线256上的数据，该控制信号ΦIOSE是在一个读操作中响应于存贮块信息信号而产生的。该I/O读出放大器266是一种公知的电路，该电路可以进一步在它的输出端包括一个用于存贮数据的锁存器。
该I/O读出放大器266的输出通过数据总线DBI连接到数据输出多路转换器。应注意的是，如图1中所示的，该数据总线DBI是数据总线DB0到DB7中的一个。构成数据总线DBI的数据线对DIO0、 DIO0 至DIO3、 DIO3 通过该读出放大器266相对应地连接到构成PIO总线256的PIO线对PIO0、 PIO0 至PIO3、 PIO3 。
图25示出了数据输出多路转换器268的示意性电路图，它包括有予充电电路263a和263d、锁存器270、三态缓冲器272、第一锁存器274a至274d、隔离开关276、第二锁存器278a至278d和数据传送开关280，所有这些都串接在各自的数据线对和公用的数据线对CDL和 CDL之间。与如前述所讨论的有关I/O线对I/O0、 I/O0 至I/O3、 I/O3 的予充电的相同方式，在一读操作时该予充电电路263a至263d响应于DIO线予充电信号DIOPR1和它的互补 DIOPR1，因而导致两个传送数据的数据线对禁止予充电而剩余的数据线对则被予充电。为了在其中存贮数据，锁存器270分别被连接到数据线DIO0、 DIO0 至DIO3、 DIO3 。为了在其中输出反相数据，三态缓冲器272被分别连接在数据线DIO0、 DIO0 至DIO3、 DIO3 和第一锁存器274a至274d之间。但是，与被予充电的数据线相连的三态缓冲器不导通。为了存贮通过数据线和三态缓冲器传送的数据，第一锁存器274a-274d被分别连接到三态缓冲器272的输出端。第二锁存器278a至278d的每一个通过相应的隔离开关与相应的第一锁存器串接。第二锁存器278a-278d通过相应的数据传送器开关280连接到一对公共数据线 CDL和CDL上。该数据传送器开关280响应于数据传送。信号RDTP0至RDTP3而顺序导通，这些数据传送信号是根据列地址信号顺次产生的高电平脉冲，因而通过第一锁存器向公共数据线 CDL和CDL顺序输出存贮在第二锁存器中的数据。因而，如同在后面将要详细讨论的那样，在包括有第一和第二锁存器274a至274d和278a至278d的串行寄存器274和278中存贮的数据响应于数据传送信号RDTP0至RDTP3并在该公用数据线 CDL和CDL上顺次输出。在数据线对DIO0、 DIO0 至DIO3、 DIO3 的予充电操作中，由于三态缓冲器272是处于关闭状态，所以存贮在第一和第二寄存器274和278中的数据没有被破坏。但是，在通过传送开关280传送之前，在第二寄存器278中存贮的数据则要等待一个长的时间，也就是要有一个长的执行时间，如果新的数据从数据线对被传送，则上述在第二寄存器278中存贮的数据将要被破坏。另外，在使用一个低频系统时间的情况下，由于数据传送信号RDTP0至RDTP3是与该系统时钟同步产生的，所以数据的这种破坏可能会出现。在一 CAS中断读操作中，由于数据冲突，这种数据破坏会明显地出现，也就是说，在完成字符组操作之前在基于该所建立的字符组长度、给出的中断请求和该字符组长度的下一个具有未破坏和未等待顺序数据读操作的这种操作取决于列地址信号。因此，为了防止由于这种数据冲突而造成的误差操作，隔离开关276被连接在第一和第二锁存器之间。在 CAS执行时间数值为3和4的情况下，由于该 CAS中断请求，用来控制隔离开关的控制信号ΦCL是一个高电平脉冲。数据线 CDL和CDL被连接到一公知的数据输出锁存器282。
参见图23，数据输出缓冲器284与来自数据输出多路转换器268的数据输出线DO和 DO相连，用来将一个与系统时钟同步的顺序数据馈送到一输入/输出接点（未示出），该系统时钟是根据在一读操作中的字符组长度而确定的。在图26中有一用于数据输出缓冲器284的电路图。在该图中，传送开关286和286′与一给定频率（在本实施例中是一高于33MHZ的频率）的系统时钟ΦCLK相同步地分别将在线DO和 DO上的数据传送到线288和290，如果不是给定的频率或低于给定频率的系统时钟ΦCLK则不同步。如象在后面将要说明的，一个控制信号ΦYEP在33MHZ或低于33MHZ的系统时钟时处于高电平，也就是，在 CAS执行时钟数值为1时处于高电平并且在高于33MHZ频率的一系统时钟时处于低电平。为了在其中存贮数据，锁存器92分别被连接到线288和290。门电路310包括被连接在线288和290以及驱动晶体管304和306之间的“与非”门294至298以及晶体管300和302。为了在不错过它的门槛的情况下驱动晶体管304而将P沟道MOS晶体管300的源极与一来自一个已知的升压电路的已被升压的电压VPP相连接。当一个字符组读操作完成或一个数据输出掩蔽操作出现时，门电路310响应于达到低电平的控制信号ΦTRST而去阻止在数据输入/输出线308上的数据的输出。
再参见图23，为了将在线308上的外部输入数据变换为CMOS电平数据并且产生与系统时钟ΦCLK相同步的内部输入数据，数据输入缓冲器312被连接在数据线D1和线308之间。该数据输入缓冲器312可以包括用来由一个在写操作时处于高电平的信号ΦEWDC来使能，并且将一个外部输入数据转换成一个CMOS电平数据的前述输入缓冲器;和用来接收来自输入缓冲器的被转换的信号并同时产生一个与系统时钟ΦCLK相同步的内部输入数据的前述同步电路。因此，在一写操作中，每当该时钟ΦCLK达到高电平时，该数据输入缓冲器312可以是一用来顺序地抽取一串行输入数据并然后在数据线DI上输出一所出现的串行数据的缓冲器电路。
数据输入信号分离器314适用于用与系统时钟同步时顺序产生的写数据传送信号来抽取在数据输入缓冲器312的输出线DI上的串行数据，因而分组进入被予置位的平行数据（在本实施例中是2位平行数据）并且将分组平行数据提供给相应的数据线对。
图27示出了作为数据输入信号分离器314的示意电路图。该信号分离器314包括用来响应于写数据传送信号WDTP0至WDTP3而抽取将在数据线DI上的串行数据变换为并行数据的连接到数据线DI的选择开关316a至316d。为了存贮被取样的数据，锁存器320a至320d的每一个被连接到相应的选择开关。锁存器320a至320d的输出通过开关322a至322d（在写操作中，它们的每一个是一个被使能的“与非”门）和缓冲器324a至324d被分别连接到数据线DIO0、 DIO0 至DIO3、 DIO3 。开启“与非”门322a至322d的信号ΦWR是一个在写操作中为高电平的信号。缓冲器324a和324d的每一个是一个三态反相器，它包括一个P沟道和一个n沟道晶体管326和328。P沟道晶体管318a和318d被分别连接在选择开关316a和316d以及锁存器320a和320d之间，响应于控制信号WCA1和它的互补 WCA1而允许传送一个2位并行数据，交替第一数据线对DIO0、 DIO0 和DIO1、 DIO1 以及第二数据线对DIO2、 DIO2 和DIO3、 DIO3 ，同时，当另外一组传送并行数据时，以上述的予充电方式对一组予充电。这就是，当在一写操作中控制信号WCA1是一高电平时，晶体管318c和318d是处于截止状态。因而，在锁存器320c和320d中存贮的数据响应于信号WDTP2和WDTP3通过开关322c和322d以及缓冲器324c和324d传送到第二数据线对DIO2、 DIO2 和DIO3、 DIO3 。同时，因为 WCA1是低电平，晶体管318a和318b处于导通状态，并且缓冲器324a和324b因而处于截止状态。因此，第一数据线对DIO0、 DIO0 和DIO1、 DIO1 由图25所示的予充电电路263a和263b予充电到供电电位VCC。当WCA1达到一低电平时，晶体管318c和318d处于导通状态而三态缓冲器324c和324d这时变为截止。同样，第二数据线对被予充电并且第一数据线对传送一个2位并行数据。
参见图23，来自数据输入信号分离器314通过双向数据总线DBI传送的数据通过PIO线驱动器330被传送到PIO线对256。
图28示出了PIO线驱动器330的电路示意图，它包括有用来在数据线对DIO0、 DIO0 至DIO3、 DIO3 上传送数据的响应于存贮体选择信号DTCPi和存贮块选择信号BLS的开关332，连接在开关332和PIO线对PIO0、 PIO0 至PIO3、 PIO3 之间的缓冲器334用来将通过开关332输入的放大数据提供到相应的PIO线对，并且予充电和平衡电路336的每一个被连接到构成每个PIO线对的两条线之间以便予充电和平衡PIO线。应注意的是，该缓冲器334和予充电及平衡电路336与在图27中所示的缓冲器324a至324d以及在图24中所示的予充电和平衡电路260、262、262′、264和264′具有相同的结构，并且在写操作时它们的操作同样是相互有联系的。随着在读操作时信号DTCPi是处于低电平，数据总线DBI和PIO线对256之间被PIO驱动器330隔离。但是，在写操作中，在PIO线对256上的数据（该数据是借助驱动器330从数据总线DBI而被传送的）被传送到由I/O予充电和选择电路38所选择的相应的I/O线对。因为数据传送是每两对交替地完成的，如果相应地与第一PIO线对PIO0、 PIO0 和PIO1、 PIO1 连接的左边I/O总线26R的第一I/O线对I/O0、 I/O0 和I/O1、 I/O1 在其中传送数据，那么第二PIO线对PIO2、 PIO2 和PIO3、 PIO3 以及左边I/O总线26R的第二I/O线对I/O2、 I/O2 和I/O3、 I/O3 将予充电。
列控制电路
列控制电路是一种用来产生控制信号去控制有关数据通道电路的电路。
图4给出了根据本发明的列控制电路的示意性方框图。在该图中，一个 CAS缓冲器338接收外部列地址选通信号 CAS和内部系统时钟ΦCLK并且然后产生脉冲信号ΦC、ΦCA、BITSET和ΦCP。
一个
Figure 931196043_IMG2
缓冲器340接收外部写使能信号 WE、系统时钟ΦCLK、来自 CAS缓冲器338的脉冲信号ΦC和ΦCA以及在写操作中用来产生写控制信号ΦWR、ΦEWDC和ΦWRC的各种控制信号。
一个DQM缓冲器342接收外部信号DQM和内部系统时钟ΦCLK，然后产生一个数据输入/输出掩蔽信号 ΦDQM去阻止数据的输入和输出。
一个列地址缓冲器344接收与系统时钟ΦCLK相同步的外部列地址A0至A9，从而锁存响应于来自 CAS缓冲器338的列地址，然后产生列地址信号ECA0至ECA9。
列地址发生器346是一个包括有予定的级数或位数的计数器电路（在本实施例中是9位）。根据列寻址模式信号ΦINTEL，该计数器可以执行序列或二进制地址模式或者交错地址模式中任一模式的计数操作。该计数器的各级锁存来自列地址缓冲器344响应于脉冲BITSET的列地址信号，较下面的级涉及执行具有时钟CNTCLK9的计数操作的字组长度信号SZn，起始时将来自列地址的信号被锁存在其内，然后根据被选择的地址模式而产生连续的列地址信号。但是，剩余的级将产生的初始列地址信号锁存在其内。一个列地址复位信号ΦCAR是一个用来在该字符组长度的末端复位该计数器的信号，也就是在一个有效数据输出之后用来复位该计数器的信号。
一个字符组长度计数器350是一个在来自 CAS缓冲器的脉冲信号BITSET复位之后对该时钟ΦCLK的脉冲计数的常规9级（或9位）二进制数计数器。该计数器350还可由列地址复位信号ΦCAR来复位。因为BITSET信号是一个当触发 CAS时所产生的脉冲，所以 CAS触发之后该计数器350重新计算时钟ΦCLK的脉冲数。然而，信号ΦCAR是一个中止该计数器350计数操作的信号。因而，在 CAS中断操作中，在有效数据输出期间 CAS的触发使得该计数器的计数操作重新启动。
一个字符组长度检测器352接收来自计数器350的计数值和来自上述模式置位电路58的字符组长度信号SZ n，并且随后产生一个指明该字符组终端的信号COSR。
一个列地址复位信号发生器354用来响应于字符组终端信号COSR而产生复位列地址发生器346的信号ΦCAR。
一个数据传送控制计数器348是一个接收列地址信号CA0、CA1、FCA0和FCA1并且随后产生与该系统时钟ΦCLK同步的列地址信号RCA0和RCA1的计数器。时钟CNTCLK9是一个当使用如前面所讨论的33MHZ或较低于33MHZ的系统时钟CLK时人为地产生缩短该予充电时间的时钟。因而，在这种情况下，该列地址信号CA0和CA1不是与系统时钟ΦCLK相同步的信号。因此，计数器348的存在是考虑到在系统时钟为33MHZ或较低于33MHZ时减少予充电时间。如果没有必要，则列地址发生器346接收ΦCLK替代CNTCLK9，并且一个读和一个写数据传送时钟发生器356和358可以接收该列地址信号CA0和CA1而不是计数器348的输出，即RCA0和RCA1。
读数据传送时钟发生器356接收与系统时钟ΦCLK同步的列地址信号RCA0和RCA1并且随后在读操作时产生读数据传送脉冲RDTPm以便从数据输出多路转换器268输出一个串行数据。
写数据传送时钟发生器358接收信号RCA0和RCA1并且随后在写操作中产生写数据传送脉冲WDTPm以便从该数据输入信号分离器314中输出一个时间多路并行数据。
图29给出了该 CAS缓冲器338的示意性电路图，图33是使用66MHZ系统时钟、字符组长度为4和 CAS执行时间为2时的写操作的时序图。
在图29中，输入缓冲器70是一个在更新和时钟掩蔽操作中被截止和在读或写操作中将输入信号转换成内部CMOS电平信号的电路。同步电路108被连接到输入缓冲器70，将来自输入缓冲器的CMOS电平 CAS信号与该系统时钟ΦCLK相同步。脉冲发生器360与同步电路108相连以产生控制脉冲ΦCA、ΦCP和BITSET。参见图33，该脉冲ΦC、ΦCA、ΦCP和BITSET是由在时间t3的一个低电平的 CAS脉冲产生的。当ΦCP和BITSET的脉冲宽度约为5至6nsec时，ΦC的脉冲宽度约为系统地钟CLK的一个周期，ΦCA的脉冲宽度约为时钟CLK的半个周期。
图30示出了 WE缓冲器340的示意性电路图。在该图中，输入缓冲器是一个用来将外部写使能信号 WE转换为内部CMOS电平信号的电路。同步电路108将来自输入缓冲器70的电平移位信号存贮到一个与系统时钟ΦCLK同步的锁存器362。在写操作中为了在其中存贮一个高电平，锁存器366的输入端通过由 CAS的触发而导通的传送开关364而连接到锁存器362的输出端。门电路368包括与锁存器366的输出相连的门。移位寄存器370被连接到门电路368，用来在一个写指令之后延迟CLK一个周期。为了复位该移位寄存器370和锁存器366，在予充电周期中脉冲发生器378产生一个短的高电平脉冲ΦWRP。参见图33，当在时间t3时给出一个写指令，之后ΦCA是处于高电平，则该锁存器366存贮一高电平。因为ΦC以及ΦRCD1和ΦRCD2中的至少一个在前面讨论的那个时间上已处于高电平，“与非”门372的输出是低电平，因而强制该控制信号ΦEWDC达到高电平。“与非”门372的低电平输出输入到移位寄存器370，因而在延迟ΦCLK的一个周期之后，从那里输出低电平。然后，一个“与非”门374输出一个高电平，因而导致控制信号ΦWR达到高电平。在延迟CLK一个周期之后产生的控制信号ΦWR是在下一个CLK的周期中在一个写指令之后接收一个外部输入数据。因而，为了在一个写指令周期接收一个外部输入数据，该移位寄存器370可以从其中省略掉，这对于本技术领域的技术人员来说是显而易见的。
图31给出了DQM缓冲器342的示意性电路图，图32所示的是该DQM缓冲器操作时序图。参见图31，输入缓冲器70是一个用来将一外部信号DQM转换成CMOS电平信号的缓冲器。移位寄存器382与输入缓冲器70相连接用来产生一个与系统时钟ΦCLK相同步的数据输出掩蔽信号 ΦDQM。参见图32，在时间t1给出一数据输出掩蔽指令。此时，锁存器384存贮了一个低电平。当ΦCLK387是在高电平时，锁存器385存贮一个低电平。当ΦCLK388是在低电平时，锁存器385存贮一个低电平。当ΦCLK388是在高电平时，信号 ΦDQM达到低电平。同样，当ΦCLK389是在高电平时，信号ΦDQM达到一高电平。因此，阻止来自在低电平时具有 ΦDQM信号的数据输出缓冲器的数据输出是由在发出数据输出掩蔽指令之后响应于ΦCLK的第二时钟的上升沿来实现的。阻止数据输出的时间调整可以用改变移位级的数目来实现，这对于本技术领域的技术人员来说是显而易见的。
2.列地址发生器
列地址发生器包括一个列地址缓冲器344和一个列地址计数器346。
图34是关于列地址缓冲器344的电路示意图。本实施例的同步DRAM使用了分别接收外部地址A0至A9的10个列地址缓冲器。在该图中，输入缓冲器70是用来将外部列地址信号A1转换成一CMOS电平地址信号的缓冲器。该输入缓冲器70是由信号ΦRAL来使能并且它的输出是经过传送开关390连接到锁存器392的。在ΦCA达到一高电平之前，该锁存器392存贮一输入列地址信号ECAI并随后通过反相器产生一列地址信号FCAI。仅仅信号FCA0和FCA1被馈送到数据传送控制计数器348。当ΦCA处于由 CAS所触发的高电平时，传送开关394被导通，因而将列地址信号ECAI的补码存贮到锁存器398。锁存器398的输出被连接到包括有由ΦCAR使能的“与非”门400和402。被使能的“与非”门400和402分别产生列地址信号CAI和它的补码 CAI。该列地址信号CAI被馈送和装入列地址计数器346，因而随着从该被装入的列地址信号开始进行计数操作而从那里产生连续的列地址信号。通过传送开关396、锁存器398和开关400和402该信号PCAI作为列地址信号CAI和 CAI输出。因此，传送开关394和396、锁存器398和开关400和402构成用来提供一个具有由 CAS触发产生的ΦCA脉冲的起始列地址和提供当脉冲ΦCA是在低电平时由起始列地址计数的连续列地址信号的装置。因而，在 CAS触发之后，该连续列地址，即外部输入列地址和内部产生的列地址的串行流可以在一高电平上产生。应注意的是在本实施例中，与列地址信号CA0和CA9相关的列地址缓冲器不接收信号PCA0和PCA9。由于在执行 CAS中断操作中使用了存贮体选择信号，所以信号CA9与列译码器没有关系。信号CA0和CA1还是用来产生分别使用在数据输出多路转换器268和数据输入信号分离器314中的读数据传送时钟RDTPm和写数据传送时钟WDTPm的信号。信号CA1至CA8用于列译码。
图35是列地址计数器346的方框示意图，图36是列地址计数器每一级的电路示意图。参见这两张图，该列地址计数器346是一个9位的计数器，包括有ST1至ST9共9级，它所包括的第一计数器部分包含有下部的级ST1至ST3以及“与”门404，所包括的第二计数器部分包含有上部的级ST4至ST9以及“与”门406。第一计数器部分可在二进制或交错模式中的一个模式下执行计算操作，第二计数器部分是在二进制模式下执行计数操作。在第一计数器部分，即3位计数器，二进制或交错模式的选择是由地址模式信号ΦINTEL的逻辑电平来实施的。在最低有效位级ST1，进位输入信号CARI的输入端和字符组长度输入端SZ与电源VCC相连。第一极ST1的进位输出信号CARO输入到第二级ST2的进位输入信号CARI，相应于第二级ST2的“与”门404将第一和第二级ST1和ST2的进位输出相“与”。相应于第三级ST3的“与”门404将第三级ST3的进位输出和连接到第三级的进位输入的相应于第二级ST2的“与”门的输出相“与”。与第一计数部分的最高有效位ST3级相关的“与”门的输出被连接到第二计数器部分的最低有效位ST4级的进位输入信号CARI。第二计数器部分的每一级的进位输入信号被连接到前面一级的“与”门的输出。第二计数器部分的每个“与”门406都输入前面一级“与”门的输出和相应级的输出。
对于存贮系统设计者来说，为了提高装置的适应性，本发明的列地址计数器346可以选择地执行二进制模式或交错模式中的一种作为地址顺序。该二进制地址模式是一种表示能够产生从一个给出的起始地址逐渐增加的连续地址的模式，而交错地址模式是一种表示能够在一特定的路线上产生连续地址的模式。下面的表3表示出了在字符组长度为8的情况下以十进制数表示的地址序列。
表3
地址序列(字符组长n=8)
二进制模式    交错模式
0,1,2,3,4,5,6,7    0,1,2,3,4,5,6,7
1,2,3,4,5,6,7,0    1,0,3,2,5,4,7,6
2,3,4,5,6,7,0,1    2,3,0,1,6,7,4,5
3,4,5,6,7,0,1,2    3,2,1,0,7,6,5,4
4,5,6,7,0,1,2,3    4,5,6,7,0,1,2,3
5,6,7,0,1,2,3,4    5,4,7,6,1,0,3,2
6,7,0,1,2,3,4,5    6,7,4,5,2,3,0,1
7,0,1,2,3,4,5,6    7,6,5,4,3,2,1,0
图36a是表明第一计数部分的每一级的电路示意图。参见该图，该第一计数部分的每一级包括有一个用来产生一进位的进位部分408和用来提供一位输出的一位部分410。该进位部分408包括两个锁存器412和416，一个被连接在锁存器412和416之间的传送开关414，一个反相器418和一个串接在锁存器416的一个输出端和锁存器412的一个输入端之间的传送开关411。类似地，位部分410也包括锁存器412′和416′，传送开关411′和414′以及一个反相器418′。传送门411，411′，414和414′通过一反相器413被连接到线419和线415上。锁存器412和412′的输入端被分别连接到线422和线424上。为了提供一个初始条件，即当锁存器412和412′接通电源时为一低电平，在线422和424之间连接有一初始化电路420。线419被连接到一个“或非”门426的一个输出端，它的三个输入端被分别连接到时钟CNTCLK9、“与非”门428的输出端和信号BITSET上。该“与非”门428接收字符组长度信号SZn、信号ΦCARC和用于提供进位输出信号CARO的进位信号CARI。传送开关430和432响应于信号BITSET而导通，因而分别在线422和424上传送一初始进位值和一初始列地址值（或一初始位值）。如上面所讨论的，在交错模式中该模式控制信号ΦINTEL是在高电平，在二进制模式中是一低电平。因此，在交错模式中被导通的传送开关430和432分别传送一低电平和初始位值CAI，在二进制模式中开关430和432均传送该初始位值CAI。
图37给出了图36a的操作时序图。参见图36a和37，当输入信号SZn、ΦCARC和“与非”门428的CARI中的任何一个处于低电平时，“或非”门426禁止时钟CNTCLR9输出。而在线419上保持一低电平。因而，传送开关414和414′是在导通状态，而同时传送开关411和411′处于截止状态。此时，一旦在高电平时传送门430和432随着脉冲信号BITSET而导通，则在交错模式中该进位输出信号CARO和毕特输出信号PCAI分别为一低电平的初始进位值和一初始位值，同时在二进制模式中该进位输出信号CARO和位输出信号PCAI均为初始位值CAI。然后该低电平信号BITSET使传送开关430和432截止，因而导致上述予置的初始进位和位值保存在其内。因此，信号BITSET是一个根据模式控制信号ΦINTEL将所予置的初始进位和位值分别送入该进位部分408和该位部分410的信号。
另一方面，当信号SZn、ΦCARC和CARI均为高电平时，在确定具有予置信号BITSET的初始值之后，“或非”门426输出时钟CNTCLK9。然后，进位部分408和位部分410分别输出从时钟CNTCLK9的每个周期的予置初始值起始的二进制序列计数值。在这样一种顺序操作期间，如果一个低电平进位信号CARI输入到该“与非”门428，则线419变为一低电平，因而冻结进位部分408和位部分410的操作。也就是，由于传送开关411和411′被截止，则CARO和PCAI被分别地冻结为在锁存器412和412′存贮的二进制值的反相值。当信号CARI达到一高电平时，则从所冻结值开始重新启动顺序操作。
图36b给出了构成图35的第二计数器部分的每级的电路示意图。这种级的构成与图36的该级中所抽出的进位部分408和模式控制电路434是相同的。它的操作与图36a的位部分410的操作也是相同的。因而，对于ST4至ST9级的详细说明也将予以省略。
现在回到图35，假定由操作模式程序所设置的字符组长度为n。这时，由于与字符组长度n或稍低于字符组长度n相关的字符组长度信号均处于高电平，因而仅仅接收高电平字符组长度信号SZn的各级被使能。例如，如果字符组长度n是512（全页面），则列地址计数器作为一个9位计数器而工作。如果所编程序的字符组长度n＝32，则5个下面的ST1至ST5级执行顺序计数操作，并且上面的ST6至ST9级的输出信号PCA5至PCA8分别保持初始输入位值，即列地址信号CA5至CA8。因而，第一计数器部分包括有三个根据模式控制信号ΦINTEL而输出序列二进制或交错地址信号PCA0至PCA2的较下面的ST1至ST3级，该计数器包括有接收来自第一计数器部分的进位从输入列地址CA3和CA4起始输出序列二进制地址信号PCA3和PCA4的ST4和ST5级。
3.列译码器
如上所述，列地址缓冲器344输出为了选择列数而输入到列译码器中的列地址信号CA1至CA8。
图38是一用于本发明中的列译码器的示意性方框图。在该图中，前置译码器436至442分别接收列地址信号CA1和CA2，CA3和CA4，CA5和CA6以及CA7和CA8，并且还接收一个行地址信号RA11或一个列地址信号CA9。在执行第一或第二存贮体的交错操作或在诸如执行读或写操作的两个存贮体之间执行单独操作以及在执行读或写操作之后执行第二存贮体的予充电操作以及执行第一存贮体的予充电操作的情况下，该列地址信号RA11被用作为存贮体选择信号。如果RA11是低电平，则第一存贮体被选择，而当RA11是高电平时，第二存贮体被选择。在另外一方面，在执行 CAS中断操作情况下，CA9是一个存贮体选择信号。当CA9为低电平时，第一存贮体被选择，当CA9为高电平时，第二存贮体被选择。
第一前置译码器436译码列地址信号CA1和CA2，因而产生前置译码信号DCA 12至CDA12并且还产生比信号DCA 12至DCA12要快的信号DCA2和它的补码DCA 2。前置译码信号的邻近信号与每个端部的予定部分相重叠。第一前置译码器436的输出信号被馈送到主译码器444。“或非”门446分别输入所选择的来自前置译码器438的前置译码信号DCA 34到DCA34中的一个、来自前置译码器440的前置译码信号DCA 56至DCA56中的一个以及来自前置译码器442的前置译码信号DCA 78至DCA78中的一个信号的组合，并且它们的输出被分别连接到主译码器444以便产生列选择信号CSL0至CSL255。
图39a给出了第一前置译码器436的电路示意图。在该图中，“与非”门448由存贮体选择信号RA11或CA9、译码列地址信号CA1和CA2以及它们的补码 CA1和 CA2来启动。在 CAS触发之后，一个短的低电平脉冲ΦCP复位“与非”门451和454，因而导致输出信号DCA 12至DCA12变为低电平。当ΦCP然后处于高电平时（此时，ΦYEi是高电平），该“与非”门451和454被启动。现在假定CA1和CA2处于低电平。然后，“与非”门448a输出一低电平，并且“与非”门456a随后输出一高电平。因而，DCA 12从低电平达到高电平，这时DCA 12、DCA1 2和DCA12保持为低电平。当CA1随后到达一高电平和CA2保持为低电平时，这个结果导致DCA1 2达到高电平。但是，“与非”门448a输出一高电平，因而导致DCA 12在通过延迟电路450a和452a、“与非”门451a、456a和454a以及一反相器之后达到低电平。因而，DCA 12随着由达到高电平之后延迟元件所确定的时间延迟而达到低电平。因而在连续的前置信号之间的端部出现重叠部分。这些重叠部分在写操作期间保证给出一误差自由写时间。
图39b给出了第二前置译码器438至442中的一个前置译码器的电路示意图。应注意的是，每个第二前置译码器是一个低电平启动电路，在该电路中一个被选择的前置译码信号达到低电平。
图40给出了第一个主译码器444的电路示意图。参见该图，前置译码信号DCA 12至DCA12被分别连接到反相器458a至458d的输入端，该反相器458a至458d被分割成反相器458a和458b的第一反相器组和反相器c和反相器d的第二反相器组。构成第一组的每个反相器458a和458b的一端共同与第一晶体管462的漏极相连，同时构成第二组的每个反相器458c和458d的一端共同与第二晶体管464的漏极相连。每个反相器458a至458d的另一端与电源VCC相连。这些反相器的输出端分别与锁存器460a至460d相连。第一和第二晶体管462和464的源极共同与第三或下拉晶体管466的漏极相连，这个晶体管466的源极与一参考电位VSS（例如是地电位）相连，并且这个晶体管466的栅极与输入有来自第二前置译码器438至442的前置译码信号DCA 34、DCA 56和DCA 78的“或非”门446的输出相连。第一和第二晶体管462和464的栅极分别接收DCA 2和DCA2。该输入信号按照前置译码信号DCA2和DCA 2，前置译码信号DCA 34、DCA 56和DCA 78以及被重叠的前置译码信号DCA 12至DCA12而产生。因此，在晶体管462或464以及下拉晶体管466被导通之后，反相器458a至458d可被导通。现在假定列地址信号CA1至CA8处于低电平。那么，晶体462被导通并且随后晶体管466被导通。然后反相器458a由该达到高电平的信号DCA 12导通并且因此列选择信号CSLO达到一高电平。在这种情况下列地址信号CA1随后变为高电平，DCA1 2达到一高电平，因而导致列选择信号CSL1达到高电平。但是，如上所述由于信号DCA 12达到低电平，在予置的延迟之后，该列选择信号CSLO从高电平变为低电平。与上述讨论的相同方式，响应于列地址信号CA1至CA8的顺序变化，列选择信号与予置的一个端部相重叠。参见图33b，初始外部列地址A0和A1至A8分别处于高电平和低电平，这在表明列地址信号CA0至CA8、信号DCA 12和DCA1 2以及列选择信号CSL0和CSL1之间关系的时序图中已予以解释。由该图中可以了解到，由重叠部分充分保证了用于选择各列的时间周期。
图41为一时序图，表明了在系统时钟频率为100MHZ，字符组长度为4和 CAS执行时间为3时的一个读操作。从该图可以了解到，充余的读出时间间隔可以由信号DCA 12，DCA1 2，CSL0和CSL1的重叠部分所保证，其中的A0和A1至A8被分别初始化在高电平和低电平上。
4.数据总线控制电路
在完成字符组长度之后，即在输出或输入有效数据之后，无须外部操作去排除电源消耗是很重要的。这种包括有字符组长度计数器350，字符组长度检测器352和列地址复位信号发生器354的控制电路示于图4中。
当列地址复位信号ΦCAR是在一低电平时，该字符组长度计数器350停止它的计数操作。计数器350由一短的高电平脉冲BITSET来复位，因而重新开始它的计数操作。因而，该字符组长度计数器350是一个常规的9位计数器，它的时钟输入端是连接到系统时钟ΦCLK和它的复位端被连接到输入有信号BITSET和ΦCAR的补码的“或”门的输出。该计数器350的计数值CNTI（I＝0，1，…8）输入到字符组长度检测器362。
图42和43给出了字符组长度检测器的电路示意图。为了在 CAS触发之后产生一个完成字符组长度的通知的信号COSI，该字符组长度检测器352包括有一个接收计数值CNTI和字符组长度信号SZn的逻辑电路。例如，参见图41，一旦在 CAS触发之后，脉冲BITSET从高电平到达低电平时，该计数器350对ΦCLK的时钟计数，因而产生计数信号CNT0和CNT1。因为在字符组长度为4时SZ4＝1（高），所以当CNT0和CNT1均为高电平时，字符组长度检测器352产生具有一个ΦCLK周期的脉冲宽度的信号COSI。另一方面，在 CAS触发之后处于高电平的脉冲ΦC使得如图43中所示的由“或非”门468和470所构成的触发器的输出锁定在低电平，因而导致信号COSR到达如图41b中所示的低电平。一旦COSI随后到达一高电平，在具有系统时钟ΦCLK的移位寄存器472的延迟之后，“与非”门474的两个输出变为高电平。因此，“或非”门468的输出达到低电平。此时，由于ΦC是低电平，“或非”门470达到一高电平，因而导致COSR达到一高电平。因而，从图41b可以了解到，低电平信号COSR是一个表明字符组长度，即当 CAS触发后4个系统时钟CLK脉冲的信号。一个用来产生取决于 CAS执行时间数值的时间延迟的延迟电路476接收信号COSR并随后输出一个COSDQ信号。因而，可以看出，信号COSDQ是一个表明考虑了 CAS执行时间的字符组长度信号。参见图41b，因为 CAS执行时间是3（CL3是一高电平），传送开关478是导通的，因而产生信号COSR是由两个时钟ΦCLK的周期延迟的COSDQ信号。处于高电平的信号COSDQ使数据输出缓冲器截止，这已经讨论过了。
图44给出了列地址复位发生器354的电路示意图。参见图41或图33，在 CAS触发之前，信号ΦRAL变为高电平。随后，在 CAS触发之后，响应于到达高电平的脉冲ΦC，“与非”门482和484输出高电平。因此，构成一触发器的“与非”门480被锁定在一低电平，因而允许ΦCAR到达高电平。类似地，当ΦC是高电平时，由于ΦYEC1和ΦYEC2在同时保持为一高电平，所以响应于信号COSR达到一低电平而“与非”门486输出一低电平。随后一旦COSR达到一高电平，则ΦCAR和ΦCARC达到低电平。但是，在所使用较低频率（例如66MHZ或更低）的系统时钟时，是信号ΦRAL和ΦYE1或ΦYE2而不是信号COSR首先达到低电平，因而导致信号ΦCAR达到低电平。因而，字符组长度计数器350和列地址计数器346被达到低电平的信号ΦCAR所复位，因而防止了无必要的操作。
5.数据传送时钟发生器
数据传送时钟发生器是一种用来产生用于通过数据输出多路转换器和输出数据信号分离器来传送数据的时钟的电路。该数据传送时钟发生器包括数据传送控制计数器348和读和写数据传送时钟发生器356和358。
如上述讨论的，在使用33MHZ或更低的系统时钟的情况下，该列地址发生器346使用被放大的系统时钟CNTCLK9作为一个同步时钟以确保一较快的予充电时间。在这种情况中，因为数据必须以系统时钟CLK同步传送，因而数据传送控制计数器348是基本的需要。但是，这样一种技术没有必要，即如果不使用这种较低频系统时钟，则需要作某些改进。这些改进可以由下面的说明来实现。也就是，图35中所示的列地址计数器346使用系统时钟ΦCLK来替代时钟CNTCLK9作为同步计数时钟。如图34所示的选择电路391分别接收较低的2位输出PCA0和PCA1以产生列地址信号CA0和CA1。读和写数据传送时钟发生器356和358直接输入信号CA0和CA1以替代来自数据传送控制计数器348的输出RCA0和RCA1。
图45示出了数据传送控制计数器348的方框示意图，它包括有2位计数器488和490以及选择电路492和494。该2位计数器接收来自列地址缓冲器344的列地址信号CA0和CA1以便产生从与系统时钟ΦCLK同步的信号CA0和CA1起始的内部序列列地址信号。选择电路492和494适用于产生具有来自列地址缓冲器344的列地址信号FCA0和FCA1和来自于2位计数器的内部序列列地址信号。选择电路492和494适用于产生具有来自列地址缓冲器344的列地址信号FCA0和FCA1和来自于2位计数器的内部序列列地址信号的串行列地址流。构成2位计数器的级488和490分别在图36a和36b中所示的各级的结构相同。二者不同之处是使用了系统时钟ΦCLK来替代时钟CNTCLK9。每一个选择电路494和492与图34中的选择电路391有相同的结构。传送开关394的输入信号ECAI和输入信号PCAI被分别由FCAI和相应的2位计数器的输出所替换（其中I是0或1）。信号COSR还被馈送到“与非”门400和402的第三输入端。在选择电路492和494中使用信号COSR是要防止在完成字符组长度时不必要的内部操作。对于2位计数器和选择电路的操作说明参见与图36a，36b和34有关的讨论部分。数据传送控制计数器348的输出RCA0和RCA1以及它们的补码 RCA0和 RCA1可以是根据 CAS执行时间值的恰当地时间延迟信号为了在数据线上控制一数据传送同步的系统时钟。
图46是读数据传送时钟发生器356的电路示意图，该电路用来产生数据输出多路转换器中使用的读数据传送信号RDTP0至RDTP3。参见该图，该发生器356包括用来对列地址信号RCA0和RCA1以及它们的补码 RCA0和 RCA1译码的“与非”门498，根据 CAS执行时间值用来接收具有不同时间延迟的被译码的信号和产生读数据传送信号的延迟电路500和在读操作中用来输出读数据传送信号并在写操作中将它们的输出复位为低电平的“与非”门496。在写操作中，响应于处于高电平的信号ΦEWDC，“与非”门496的输出变为高电平。每个“与非”门498用作为一个响应于两个高电平输入而输出一低电平的译码器。每个延迟电路500包括一个具有多个数据通道的移位寄存器503和分别连接这些数据通道的、并且用来根据 CAS执行时间信号CL3和CL4通过一个选择开关提供一个不同的时间延迟的开关497、501和502。参见图51b，初始外部列地址A0和A1分别处于高电平（＝1）和低电平（＝0），在时序图中具体说明了用来控制数据传送和读数据传送信号RDTP0至RDTP3的列地址信号RCA0和RCA1。因为 CAS执行时间值是3，所以开关502被导通。
图47给出了产生在数据输出多路转换器268中使用的信号ΦCL的电路的电路示意图。参见该图，在 CAS触发之后，达到高电平的脉冲ΦC通过延迟电路505使得触发器504输出为高电平。另一方面，如果 CAS执行时间信号CL3和CL4中的一个是高电平，则“与非”门506的输出保持高电平。因而，信号ΦCL达到高电平。随后如果ΦC达到低电平，则在高电平信号CL3的情况下，大约一个ΦCLK周期的延迟之后，该信号ΦCL达到低电平，同时在高电平信号CL4的情况下，在延迟大约二个周期ΦCLK之后，信号ΦCL将达到低电平。但是，如果CL3和CL4均为低电平，即这里 CAS执行时间是1或2，则因为“与非”门506的输出为低电平，则ΦCL总是低电平。
图49示出了当 RAS触发之后， CAS中断读操作的时序图。该操作是在具有66MHZ的系统时钟的 CAS执行时间为了和字符组长度为4时执行的。在时间t1，在外部列地址A0，A1，A2，…，A8＝1，0，0，…，0的情况下发出一读指令。在时间t3，在外部列地址A0，A1，A2，…，A8＝0，1，0，…，0的情况下发出一 CAS中断读指令。随后，在t3和t4，刚好在 CAS中断读指令发送前后，列地址信号RCA0和RCA1同样作为一低电平和一高电平。因而，在时间t3和t4读出数据通过相同的数据线对DIO2、 DIO2 而串行传送。在图49C中可见，在 CAS中断之前读出数据为高电平，而在 CAS中断之后，读出数据立即为低电平。随后，如象图49c中的t3和t5之间的DIO2的时序图所示，串行数据（即1，0）在该数据线DIO2上被传送。因此，如图25中所示的，如果用于在串接寄存器274和278之间隔离的装置276在其之间不予提供时，则串行数据被顺序地锁存入串行寄存器274和278之中，并且通过由读数据传送信号RDTP2导通的传送开关280仅串行传送到数据输出缓冲器。然而，由于半导体电路的工作速度是随周围环境条件而变化的（例如周围温度），因而非常有必要提供用来防止由于传送开关280或数据输出缓冲器的工作速度发生变化而引起的串行数据的冲突。信号ΦCL是用来在串行寄存器274和278之间进行隔离以防止这样一种数据冲突出现的信号。在图49c中标明为P的高电平脉冲ΦCL可用来防止在两个串行数据之间的数据冲突。
图48示出了在数据输入多路转换器314中使用的用来产生写数据传送信号WDTP0至WDTP3的写数据传送发生器的电路示意图。该发生器358包括用来对列地址信号RCA0和RCA1以及它们的补码 RCA0和 RCA1进行译码的“与非”门，一个用来同步来自具有系统时钟ΦCLK的“与非”门的译码信号和产生同步写数据传送信号的同步电路510，和用来选通该同步写数据传送信号的“与非”门512。在读操作中， CAS中断或数据输入/输出掩蔽操作期间，一条为低电平的线514去对所有门512进行复位，因而导致信号WDTP0至WDTP3达到低电平。标号516表示一延迟电路。如图33中所示，由于高电平地址信号RCA0和低电平地址信号RCA1而产生一高电平脉冲信号WDTP1，并且下面顺序的地址信号RCA0和RCA1分别为低电平和高电平因而产生一高电平脉冲信号WDTP2。
6.数据线予充电电路
数据线予充电电路是一种对予充电I/O线、PIO线和DIO线产生控制信号的电路。根据本发明，在数据通道中线之间的数据传送和予充电是按顺序依次执行的。为了执行这样一种予充电操作，使用了从外部列地址所产生的列地址信号CA1。
图50示出了用来对予充电I/O线和PIO线产生控制信号的电路的电路示意图。如上所讨论的，RA11和CA9是存贮体选择信号，并且I/O线和PIO线被初始化为予充电状态。因而，PIOPR1和IOPR1以及它们的补码 PIOPR1和 IOPR1处于高电平。在 CAS触发之后，一旦ΦCP从低电平达到高电平（ΦYEi保持一高电平），则“与非”门518被使能。如果CAI处于低电平（ CAI是在高电平），则予充电信号PIOPR1和IOPR1保持高电平，同时 PIOPR1和 IOPR1达到低电平。因此，在图24中，如果BLS是高电平，则I/O线对I/O2、 I/O2 和I/O3、 I/O3 被连续予充电。但是，I/O0、 I/O0 和I/O2、 I/O2 停止予充电以便准备数据传送。如图28所示，PIO线对PIO2、 PIO2 和PIO3、 PIO3 也以同样的方式被予充电。然后，如果CAI达到一高电平，则线I/O0、 I/O0 、I/O1、 I/O1 、PIO0、 PIO0 、PIO1和 PIO1 被反相予充电。另一方面，在 CAS中断操作中在 CAS触发之后，一个短的低电平脉冲ΦCP使得所有予充电信号PIOPR1、 PIOPR1、IOPR1、 IOPR1变为高电平脉冲。因而，在 CAS中断时在接收列地址之前，所有的I/O线对和PIO线对均被予充电。利用这样一种 CAS予充电，内部操作可以高速而无等待地执行。标号520代表一延迟电路。
图51示出了用于产生对DIO线予充电的控制信号的电路的电路示意图。与上述讨论相同的方式，一旦ΦCP达到低电平，则DIO线予充电信号DIOPR1和它的补码 DIOPR1达到高电平，并且信号WCA1和它的补码 WCA1达到低电平，因而所有的DIO线被予充电。也就是说，这是在 CAS中断操作情况下。如果ΦCP达到高电平和CA1处于低电平（ CA1是在高电平）时，则信号DIOPR1和WCA1分别保持高电平和低电平，同时 DIOPR1和 WCA1分别达到低电平和高电平。因此，在读或写操作期间，图25的予充电电路263c和263d保持导通状态，同时电路263a和263d是截止状态。然后，线对DIO0、 DIO0 和DIO1、 DIO1 保持予充电，同时DIO0、 DIO0 和DIO1、 DIO1 准备数据传送。在写操作情况下，图27的晶体管318c和318d保持在导通状态而晶体管318a和318b是截止状态，因而导致缓冲器324c和324d保持截止状态并且缓冲器324a和324b依据在锁存器320中存贮的数据状态去传送数据。随后，如果CA1达到高电平，则执行与上述相反的操作。
图52给出了用来产生在图28中所示的PIO驱动器中所使用的存贮体选择信号的电路的电路示意图。一旦发生一写指令，ΦWR和ΦCP则达到高电平。同时，当RA11或CA9是在低电平，则DTCP1被锁定在高电平并且因此第一存贮体被选择。予充电指令被发送到第一存贮体，ΦYE1达到低电平并且因而该第一存贮体选择信号DTCP1达到低电平。另一方面，在那里一个写指令在对第一存贮体的写操作期间被发送给第二存贮体，则触发器522′被锁定在低电平并且因此第二存贮体选择信号DTCP2达到高电平。DTCP1和DTCP2的每一个被连接到与相应的存贮体相关的PIO驱动器330。参见图28，当存贮体选择信号DTCPi和时钟信息信号BLS均处于高电平时，开关332被使能，因而允许在相应的DIO线上的数据被传送。
7.数据输出缓冲器控制电路
数据输出缓冲器控制电路是一种用来控制从图26所示的数据输出缓冲器284输出的数据的电路。该电路要求在读操作中在每个予置的系统时钟CLK的上升沿上该数据输出缓冲器输出数据。由于仅仅在一由 CAS执行时间和字符组长度所设定的给定时间间隔内该同步DRAM必须输出数据信息，为了更好地提高该芯片的性能如像防止功率的消耗，从那里输出的数据不超出给定的时间间隔是最好的选择。还有，由于一个予置频率（本实施例是33MHZ）或稍低于该予置频率的系统时钟的周期时间是长的时间，对于在具有系统时钟CLK的同步中输出数据是无意义的。
图53示出了用来产生一控制信号去阻止数据输出缓冲器284的数据输出的控制电路的电路示意图。在写操作中“与非”门524输出一低电平。在 CAS触发之后在ΦCLK的第一上升沿，对于一个达到高电平的ΦCLK的时钟周期，一个时钟信号ΦCF保持在高电平。相类似地，在 WE触发之后，对于一个ΦCLK的时钟周期，ΦWRCF保持一高电平。那里 CAS和 WE均被触发，“与非”门524产生低电平，因而允许信号ΦTRST达到低电平。另外，当数据输出掩蔽是由外部信号DQM请求时，图31中所示的该DQM缓冲器342产生如图32中所示的低电平时钟信号ΦDQMF。因此，该“与非”门526产生一高电平脉冲。其结果产生一低电平脉冲ΦTRST。类似地，随着该字符组长度的完成，在按照 CAS执行时间j延迟之后，信号ΦTRST也随处于高电平的信号COSDQ而变低。
在图26中所示的数据输出缓冲器284的输出变为高阻抗。因而，响应于数据输出掩蔽信号DQM在发出数据输出掩蔽指令之后，该数据输出缓冲器284阻止在下一个系统时钟CLK的上升沿上的数据输出。另外，在该字符组数据输出完成时，缓冲器284的输出变为高阻抗。
这里使用了33MHZ或稍低的外部系统时钟，一个控制信号ΦYEP可以连接到 CAS执行信号CL1，以便输出数据与内部系统时钟ΦCLK无关，由于在这种系统时钟上该 CAS执行时间信号CL1保持一高电平，所以信号ΦYEP是处在高电平。因此，在图26的数据输出缓冲器284中，传送开关286和286′总是导通因而没有在系统时钟ΦCLK的控制之下。但是，当使用的系统时钟频率大于33MHZ时，该信号CL1是处于低电平并且信号ΦYEP也是在低电平。因此，在系统时钟ΦCLK的控制下，该传送开关286和286′是导通和截止状态。
操作
现在将对于其操作和使用目前的同步DRAM的方法予以说明。
参见图41，图示的时序图是在字符组长度为4和 CAS执行时间为3，使用100MHZ的外部系统时钟时的读操作的时序图。在时间t1，发出触发指令。随着 RAS的触发，外部地址输入。随后， RAS缓冲器56产生信号ΦRP并随后产生确定具有外部地址A11的一个第一和第二存贮体12和14的存贮体选择 RAS信号ΦRCi。图19的行主时钟发生器在信号ΦRCi的接收中产生行主时钟ΦRi。该行地址缓冲器60响应该行主时钟ΦRi产生被馈送至被选择的存贮体的行译码器18的行地址信号。响应于该行地址信号，行译码器18在第一至第四存贮单元阵列的每个阵列中产生一个表示一个被选择的子阵列的存贮块信息信号BLS和一个在被选择的子阵列中选择一字线的信号。驱动由字线选择信号所选择的字线然后在相应的位线上求出数据的检测操作是由常规技术来执行的。在完成 RAS链之后，行控制时钟发生器64产生保证 RAS- CAS延迟时间tRCD的信号ΦRCDi。在时间t2，发出读指令并且列地址被输入到列地址缓冲器344。响应于在时间t2处于低电平的 CAS信号，缓冲器344产生脉冲信号ΦC、ΦCA、ΦCP和BITSET。为了控制与列地址信号生成相关的电路，信号ΦCAR是响应于脉冲信号ΦC而从列地址复位信号发生器354产生的，并且信号ΦYECi是响应于ΦRCDi从列使能时钟发生器66而产生的。响应于来自 CAS缓冲器的脉冲信号ΦCA和信号ΦCAR，列地址缓冲器344输出列地址信号CA0至CA9。因此，因为从列地址缓冲器344产生的列地址信号响应于由代表 RAS链的完成的信号ΦRCDi所产生的列地址使能/禁止信号ΦCAR和代表 CAS触发的信号ΦC，所以从 CAS（时间t2）的触发至到列地址信号的输出的时间间隔变得相当的短。在信号ΦCAR转变为高电平之后，字符组长度计数器350执行系统时钟ΦCLK的计数操作以检测该字符组长度。在 CAS触发之后，响应于来自该字符组长度计数器350的计数信号CNT0和CNT1，该字符组长度检测器352产生代表该字符组长度的字符组终端信号COSI和COSR。检测器352还产生来自于信号COSR由一目前 CAS执行时间值所确定的给定时钟周期所延迟的COSDQ信号去控制数据输出缓冲器284，以便提供由该字符组长度所规定的数据输出时间间隔的数据。因而，由于该 CAS执行时间为3，所以该信号COSDQ是一个由来自信号COSR的ΦCLK的大约两个周期所延迟的信号。因此，对于由 CAS执行时间和字符组长度所规定的时间间隔（该时间间隔是在t3和t6之间）来说，信号COSDQ是处于低电平。
响应于来自 CAS缓冲器和列地址使能信号ΦCARC的脉冲信号BITSET，列地址计数器346写入来自列地址缓冲器344的列地址信号，然后顺序产生列地址信号PCA0至PCA8，根据字符组长度和地址模式对时钟CNTCLK9计数。列地址缓冲器344产生包括初始列地址的顺序的列地址信号CA0至CA8以及列地址信号PCA0至PCA8。
图41示出了在一个二进制地址模式（ΦINTEL＝0）时的时序图，其中初始外部列地址A0是高电平，剩余的外部列地址A1至A8均为低电平。因为字符组长度被设定为4，所以只有字符组长度信号SZ4是处于高电平。因而，只有第一计数器部分的较下面的两个ST1和ST2级构成了图35的列地址计数器346来执行二进制计数操作。由于该计数操作是在100MHZ时进行的，所以时钟CNTCLK9与系统时钟ΦCLK相同。因此，数据传送控制计数器348的输出RCA0和RCA1与列地址计数器346的输出PCA0和PCA1是相同的。计数器348的输出RCA0和RCA1被馈送到读数据传送时钟发生器356，因此从那里产生读数据传送脉冲RDTP0至RDTP3。
另一方面，来自列地址缓冲器344的列地址信号CA0至CA8被馈送到列译码器24，图39a的列前置译码器产生具有连续列地址信号CA1和CA2的部分重叠前置译码信号DCA 12和DCA1 2。图40的主列译码器444接收该前置译码信号以产生列选择信号CSL0和CSL1。因为列选择信号CSL0允许在位线对上所出现的数据传送到第一I/O线对I/O0、 I/O0 和I/O1、 I/O1 ，所以在由列选列信号CSL0的第一脉冲532所产生的第一I/O线对上的数据通过相应的I/O线选择电路和相应的第一PIO线对而输入到I/O读出放大器。响应于如图41c所示的触发信号535，该I/O读出放大器放大在第一PIO线对上的数据并输出到相应的第一数据线对DIO0、 DIO0 和DIO1、 DIO1 。同时，由于DIO线予充电信号DIOPR1是在高电平，所以第二数据线对DIO2、 DIO2 和DIO3、 DIO3 是处于予充电状态。通过第一数据线对传送的数据被存贮到在图25的数据输出多路转换器268的寄存器278中。通过第一数据线对的数据线对DIO1、 DIO1 传送的数据由脉冲RDTP1所选择，并且随后通过公用数据线对CDL、 DCL，数据输出锁存器282和数据输出线对DO、 DO输入到数据输出缓冲器。以如上讨论的相同方式，由列选择信号CSL1的脉冲533所产生的在第二I/O线对I/O2、 I/O2 和I/O3、 I/O3 上的并行数据随后被串行输入到数据输出缓冲器。由列选择信号CSL0的第二脉冲534所产生的在第一I/O线对的I/O线对I/O0、 I/O0 上的最后数据随后被输入到数据输出缓冲器。如果读出的数据是1，0，1，0，则该数据输出缓冲器被高电平脉冲ΦTRST所启动，并且它的输出DOUT如同图41C所示的那样。因而，当信号ΦTRST是低电平时，数据输出缓冲器284变为高阻抗并且因而防止了其中不必要的操作。可以看到，在 CAS触发之后，在系统时钟CLK的第三个时钟的上升沿上第一个数据被产生，并且与系统时钟CLK同步连续输出4位数据。
图33示出了在 CAS执行时间为2和字符组长度为4并使用66MHZ的系统时钟时的一个写操作的时序图。在图33的时序的情况下，其中被分别加有高电平和低电平的外部地址A0和A1至A8是与上述读操作相同的方式，并且输入到数据输入缓冲器的输入数据DIN是一串行数据1，0，1，0。该 RAS链操作是按上述所讨论的那样执行，并且字符组长度信号COSR是由字符组终端信号COSI产生的。用来产生写数据传送脉冲WDTP0至WDTP3的相随的列地址信号RCA0和RCA1是由列地址信号CA0和CA1产生的。在时间t2发出写指令，并且写控制信号ΦWR和ΦEWDC是由低电平信号从 WE缓冲器340而产生的。响应于信号RCA0和RCA1，写数据传送时钟发生器358产生用来将一个串行数据变换为并行数据的写数据传送脉冲WDTP0和WDTP3。通过数据输入缓冲器312输入的该输入数据被作为具有如图33所示的ΦCLK相同步的串行数据而输出在该输入线DI上。在具有如图33所示的时序的控制脉冲WCA1和 WCA1和写数据传送脉冲WDTP0至WDTP3的控制下，数据输入信号分离器314在数据线 DIO1 、DIO2、 DIO3 和DIO0上产生并行数据。在控制信号IOPR1和 IOPR1的控制下，通过线驱动器330该并行数据被馈送到相应的I/O总线，并且随后通过由列选择信号所选择的位线写入相应的存贮单元。
图49示出了在 CAS执行时间为了和字符组长度为4并且使用66MHZ的系统时钟时的 CAS中断读操作的时序图。在时间t1的读指令时，外部地址A0和A1至A8被分别加有高电平和低电平，在时间t3的 CAS中断读指令时，外部地址A1和A0和A2至A8被分别加有高电平和低电平。这个 CAS中断读操作与前面所讨论的读操作是相同的，只是必须由在时间t1发出的读指令读出的数据的最后二位数据决不可能被由在时间t3发出的 CAS中断指令读出。参见图49，说明将更为简要。该触发指令，即 RAS触发指令是在时间t1之前的两个CLK时钟时发出的。由于具有行地址的 RAS链的操作是和前面所讨论的相同，所以对这个操作的说明将省略。在t1时发出读指令，并且来自列前置译码器（图39a所示）的列前置信号DCA 12随CA1和CA2处于低电平而变为高电平。随后，如图49中所示，随着CA2至CA8总是处于低电平，该列选择信号CSL0包含有高电平脉冲600。在CA1从低电平转变为高电平之后，列前置译码信号CDA1 2变为重叠该信号DCA 12的一端部的高电平，并因而列选择信号CSL1具有高电平脉冲601。在时间t3一旦发出 CAS中断读指令，则 CAS缓冲器338随后产生脉冲602的信号BITSET。该字符长度计数器350随后由脉冲602复位并重新开始一个具有系统时钟ΦCLK的二进制计数操作。在对字符组长度4计数之后，计数器350产生脉冲603的字符组终端信号COSI。然后，字符组长度检测器352产生具有脉冲ΦC和信号COSR表明来自第一读指令的一个字符组长度的低电平信号COSR，并输出具有信号COSR和 CAS执行信号的表明一个数据读出时间间隔的信号COSDQ。因而，可以看到一个总的为6位的数据可被读出。在图34中所示的列地址缓冲器344锁存了在 CAS中断时（在时间t3）由来自 CAS缓冲器338的高电平脉冲ΦCA所输入的外部列地址，并且借助于列地址计数器346产生连续四个列地址信号。因而，由于最低有效位列地址信号CA0处于低电平，在ΦCA转换为低电平之后，由在时间t3被输入的外部高电平地址A1锁存的列地址信号保持大约两个时钟周期的高电平。然后，由于在这时CA2至CA8均为低电平，所以列选择信号CSL1变为高电平脉冲604。在CA1转变为低电平之后，CA1和它的补码 CA1分别大约两个时钟周期的低电平和高电平。但是，达到低电平的信号ΦCAR导致CA1和 CA1达到低电平。这个结果使得列选择信号CSL0变为高电平脉冲605。另一方面，在t1时随着列地址A0和A1分别为高电平和低电平和在t3时随着列地址A0和A1分别为低电平和高电平，产生如图49b中所示的读数据传送脉冲RDTP0至RDTP3。
利用CSL0的脉冲600在位线对上的数据被传送到I/O线对，并通过第一PIO线对随后传送到第一数据线对DIO0、 DIO0 和DIO1、 DIO1 。图49C示出了分别在DIO0和DIO1线上分别并行传送的一高电平数据和一低电平数据。这个并行数据被存贮到在图25的数据输出多路转换器268中的锁存器278a和278b，并且RDTP1的脉冲606随后导致与线DIO1相关的锁存器278b的被存贮的信号从其中输出。因而，数据输出缓冲器输出低电平数据RD1。通过第二I/O线对和第二PIO线对，由CSL1的脉冲601所选择的并行数据被传送到第二数据线对DIO2、 DIO2 和DIO3、 DIO3 。可以看到，在DIO2和DIO3上的数据分别为高电平和低电平。RDTP2的脉冲607选择被存贮到锁存器278c和地址输出缓冲器中的数据随后输出高电平数据RD2。同样，CSL1的脉冲604选择的并行数据被传送到数据线DIO2和DIO3。图49C的图示出了分别在数据线DIO2和DIO3上传送的一低电平数据和一高电平数据。随着ΦCL的高电平脉冲P，图25的传送开关276变为截止状态。但是在前述操作中通过线DIO2被存贮到锁存器278c的数据由RDTP2的脉冲607被朝向数据输出缓冲器传送之后，脉冲P达到低电平。然后，开关276变为导通。因此，在数据线DIO2和DIO3上的数据被分别存贮到锁存器278c和278d。被存贮到锁存器278c的数据然后由RDTP2的脉冲607输出，因而数据输出缓冲器284输出低电平数据RD3。存贮到锁存器278d的数据随后由RDTP3的脉冲608输出，因而其结果是从数据输出缓冲器284输出高电平数据RD4。同样，由CSL0的脉冲605所选择的数据被传送到第一数据线对。从该图可以看出，一个低电平数据和一个高电平数据在数据线DIO0和DIO1上分别被并行地传送。在如上面所讨论的相同的方式中，这个并行数据由图49b中所示的脉冲609和610顺序地被选择，并且数据输出缓冲器284随后顺序地输出低电平数据RD5和高电平数据RD6。随着高电平信号COSDQ该数据输出缓冲器284随后变为高阻抗。
图54示出了在 CAS执行时间为2和字符组长度为4并仅使用一个所选择的存贮体时的各种操作的时序图。给出如下的指令：在t1时的触发指令、在t2时的具有外部列地址CA0的读指令、在t3时具有外部行地址CB0的 CAS中断读指令、在t7时的具有外部列地址CCO的 CAS中断写指令、在t10时的具有外部列地址CDO的 CAS中断写指令、在t12的予充电指令和在t6、t9、t12和t13时的数据输入/输出掩蔽指令。由于在t2时发出读指令，所以在t3和t4分别输出数据QA0和QA1，以及由于在t3时发出读指令，所以在t5和t6连续输出数据QB0和QB1。由于在t6发出数据输出掩蔽指令，所以在t7数据输出被禁止并停留在高阻抗状态。由于在t7发出写指令，所以在t8和t9分别输入写数据DC0和DC1。在t9发出输入掩蔽指令，所以在t10中断写数据的接收。同样，由于在t10发出写指令，所以在t11和t12分别输入写数据DD0和DD1。在t12发出予充电指令之后，在t12和t14发出数据输入掩蔽指令。
图55示出了在 CAS执行时间为2和字符组长度为4并具有一个被选择的存贮体时的各种操作的时序图。其中的读、写和数据输入/输出掩蔽操作是与图54中的这些操作相同的。在t1时发出冻结指令之后，相应于系统时钟CLK的脉冲536的内部系统时钟ΦCLK的脉冲的产生被禁止。因此，在t3时数据的输出被冻结以便输出与t2时的数据输出相同的数据。同样，在其中阻止相应的脉冲的产生的内部系统时钟导致列地址计数器的操作被冻结，因而在t5禁止数据的写入。
图56示出了在 CAS执行时间为2和字符组长度为4并具有两个存贮体时的读操作的时序图。随着在t1时第一个存贮体的触发指令和随着在t2时的读指令，连续的数据QA0至QA3从时间t3输出。随着在t3时的第二个存贮体的触发指令和在t4时的读指令，连续的数据QB0至QB3从时间t5输出。在时间t6，同时予充电指令在t6被发出。
图57示出了具有 CAS执行时间为2和字符长度为4的交错读操作的时序图。在时间t1发出第一个存贮体的触发指令，在时间t2发出第二个存贮体的触发指令。因此，数据QA0至QA3从时间t3自第一个存贮体读出。同时，在t3时发出第二个存贮体触发指令。在时间t4，发出由高电平列地址A9所选择的第二个存贮体的读指令。然后，在连续4位数据QA0至QA3输出之后，不间断地从第二个存贮体输出读出数据QB0和QB1。在时间t5，随着低电平列地址A9发出对于第一个存贮体的读指令，因而从第一个存贮体连续地输出读出数据QC0和QC1。在时间t6发出对于第二个存贮体的读指令，因而输出读出数据QD0和QD1。在时间t7发出对于第二个存贮体的读指令，因而输出读出数据QE0至QE3。在时间t9，随着外部地址A10和A11发出对于第二个存贮体的予充电指令。
结合图54至57对具有单个数据输入/输出接点的各种操作模式作了说明。但是，应注意到，本实施例具有8个数据输入/输出接点和各种应用也是可能的。
其它实施例
如同在上面所讨论的，现有的同步DRAM是用脉冲 RAS来实施的。但本发明的同步DRAM则可用电平 RAS来实施。对于电平 RAS的各种指令已作了说明。为了使现有的同步DRAM由电平RAS来工作，其中的某些电路需要修改，但其它电路不用修改可以使用。
图58是一个使用电平 RAS的 RAS缓冲器的电路示意图。参见该图，构成电平 RAS缓冲器538的输入缓冲器70和同步电路108在结构和操作上与图9中所示的用于脉冲 RAS的 RAS缓冲器56是相同的。同步电路108的输出通过锁存器550与用于第一存贮体的第一 RAS信号发生器540和用于第二存贮体的第二 RAS信号发生器542共同连接。第一 RAS信号发生器540包括一个响应于由地址A11所产生的存贮体选择信号 SRA11用来存贮一个第一存贮体 RAS信号的触发器545。该触发器545是一个包括“与非”门544和546的“与非”型的触发器。触发器545的一个输入端与“或非”门548的输出相连接，并且触发器545的另一输入端接收来自同步电路108的一个 RAS信号。“或非”门548接收在更新、模式建立或检验操作期间处于高电平的在它的第一输入端上的存贮体选择信号 SRA11和在它的第二输入端上的信号。第二 RAS信号发生器的结构与第一 RAS信号发生器是相同的。因而，在 RAS触发时，如果外部地址A11为低电平，即 SRA11为高电平，则触发器545锁存一个低电平，并且第一存贮体 RAS信号ΦRC1然后被锁存为一高电平。因为第二 RAS信号发生器542的“或非”门548′输出高电平，则触发器545′保持前面的状态。也就是，如果在前面的操作中在 RAS触发时，A11是高电平，即SRA11是高电平，则第二存贮体 RAS信号ΦRC2保持高电平。另一方面，如果 RAS从一低电平达到高电平，则锁存器550在下一个系统时钟ΦCLK的上升沿上锁存一个高电平。因此，“与非”门546和546′各自接收一个低电平，并且因此信号ΦRC1和ΦRC2变为低电平。也就是，两个存贮体达到予充电状态。另外，由于在一更新期间 ΦRFH是低电平，在模式建立操作期间 ΦWCBR是低电平，因而在这种操作中信号ΦRC1和ΦRC2均为高电平。信号ΦRL1和ΦRL2比信号ΦRC1和ΦRC2要快。
图59示出了用来产生特定地址SRA10和SRA11的地址缓冲器。这些地址缓冲器是由来自行和列地址缓冲器分离的独立的缓冲器。用来产生SRA10的缓冲器响应于用于脉冲 RAS的地址A10，但不是在电平 RAS。地址缓冲器552与前述的缓冲器结构相同，每一个包括有输入缓冲器70和同步电路108。用来产生SRA11的缓冲器554响应于包括一个响应于在电平 RAS情况下产生的信号ΦRC1和ΦRC2而导通的传送开关556的地址A11。传送开关556由任一个第一或第二存贮体所触发并在两个存贮体中的一个触发之后用来随着系统时钟ΦCLK阻止信号SRA11的一个逻辑电平的变化。在地址缓冲器544用于脉冲 RAS的情况下，它可被修改以便锁存器558的输出变为SRA11。
图60示出了在电平 RAS情况下用来产生一个模式建立控制信号 ΦWCBR和更新时钟 ΦRFH的电平 RAS控制电路的示意性电路图。在图14的模式建立控制信号发生器200被使用在脉冲 RAS时，该传送开关是由信号ΦRP得到。但是，在电平 RAS情况下，该传送开关是由替代信号ΦRP的ΦRL1和ΦRL2信号所产生的信号得到。这就是随着比ΦRC1和ΦRC2快的信号ΦRL1和ΦRL2而产生信号 ΦWCBR和 ΦRFH。它的操作与在图14中有关的说明是相同的。
图61示出了使用电平 RAS的同步DRAM的操作时序图。在该图中所示的操作时序图与在图54中使用的脉冲 RAS有关。在图61中，在t1时发出一予充电指令。剩余的操作与脉冲 RAS是相同的。
按上述的说明，对现有的同步DRAM的设计和使用方法作了详细的描述。虽然本发明的实施例是根据一同步DRAM来说明的，但对本发明的技术人员来说，本发明还可应用到其它的半导体存贮器中，这是很明显的。

Claims (6)

1、在一个半导体芯片上构成的具有各种操作模式的一半导体存贮器中，包括以下组成：
用于接收外部地址(RA0-RA6)并对该芯片指定各种操作模式中的至少一种的地址输入装置；
在一模式建立操作中用于产生一模式建立控制信号(ΦMRS)的装置(200)；和
用于在响应该模式建立控制信号时基于该外部地址用于存贮代码(MDST0-MDST6)和产生代表由该代码所决定的该操作模式的一操作模式信号(SZn、CLj、ΦINTEL)的装置(202)。
2、具有若干内部操作模式的一半导体存贮器，包括：
在施加电源电势之后，电源电势达到一预定值的基础上，用于产生一加电信号（ΦVCCH）的装置（203）;和
响应该加电信号，用于自动存贮若干代码信号（MDST0-MDST6）并产生指明由该代码信号所确定的一个内部操作模式的内部操作模式信号（SZn、CLj、ΦINTEL）的装置（202）。
3、一动态随机存取存贮器，包括：
若干存贮体（12、14），每个存贮体包括若干存贮单元并可在指明为一读周期或一写周期或一预充电周期的任一有效周期内操作;
用于接收一行地址选通信号（ RAS）并产生一第1信号（ΦRP）的第1装置（70、108）;
用于接收一列地址选通信号（ CAS）并产生一第1信号（ΦC）的第2装置（338）;
用于接收一写使能信号（ WE）并产生一第3信号（ΦWRC）的第3装置（340）;
用于接收指明该存贮体选择的地址（SRA10、SRA11、 SRA11）的地址输入装置;和
响应于第一、第二和第三信号以及包括用于存贮由该地址所选择的存贮体的有效周期所表示的数据和由未选择的存贮体的予充电周期所表示的数据的相应于各自的存贮体的锁存装置（154，156）的地址信号的逻辑装置（114）。
4、接收一外部时钟CLK的一动态随机存取存贮器，包括：
若干存贮体（12，14），每个都包括若干存贮单元并在表明为一读周期或一写周期或一予充电周期的任一有效周期内操作;
用于接收一行地址选通信号（ RAS）并锁存响应该时钟的一上升沿和一下降沿中的一个的该行地址选通信号的一逻辑电平的装置（70、108、550）;
用于接收一个选择一个存贮体的外部产生的地址（SRA11、 SRA11）的地址输入装置;和
用于接收来自该接收和锁存装置的该锁存的逻辑电平和来自该地址输入装置的该地址的装置（540，542），该装置并用于，当该锁存的逻辑电平是一第1逻辑电平时，输出一触发信号（ΦRC1、ΦRC2）到未选定的存贮体，从而，该选定的存贮体响应该触发信号在该有效周期操作，而该未选定的存贮体响应该未触发信号在该予充电周期操作。
5、在一半导体芯片上构成的接收该芯片一外部时钟（CLK），并经由数据输出缓冲器装置（284）从存贮器单元输出数据读出的一半导体存贮器中，包括：
用于产生表示数据的输出的时间间隔的一字符组长度信号（ΦTRST），并在相应于该字符组长度信号的该时间间隔期间，经由该数据输出缓冲器装置与该时钟同步地输出数据的装置（350、352、530）。
6、一半导体存贮器，包括：
具有若干的并以行、列形式配置的存贮单元的一存贮器单元阵列（16T）;
由在行方向上划分该存贮器单元阵列而呈现的若干子阵列（22），每个子阵列具有分别连接于该存贮器单元相结合的列的若干字线（WL0-WL255），和分别连接于该存贮器单元相结合的行的若干位线（28），每个子阵列的位线划分为位线的第1组（28L1-28L256）和位线的第2组（28R1-28R256），其中的分别每一个又被划分为位线的第1子组（28L1、28L3、…、28L255;28R1、28R3、…、28R255）和位线的第2子组（28L2、28L4、…、28L256;28R2、28R4、…、28R256），每个子阵列的第1组同在其中的第2组交替配置，每个子阵列的第1子组同在其中的第2子组交替配置;
分别并行配置到该子阵列和该子阵列外侧之间的该字线的I/O总线（26），并划分为分别配置在奇、偶位置的第1I/O总线和第2I/O总线，每个I/O总线划分为第1I/O线（I/O0、 I/O0 ;I/O1、 I/O1 ）和第2I/O线（I/O2、 I/O2 ;I/O3、 I/O3 ），该分别的第1I/O总线的该第1和第2I/O线经由列选择开关同其中相邻的子阵列的第1组的第1和第2子组的位线分别相连接;该分别的第2I/O总线的第1和第2I/O线经由列选择开关同其中相邻的子阵列的第2组的第1和第2子组的位线分别相连接。
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