WO2016039198A1 - アクセス制御方法、バスシステム、および半導体装置 - Google Patents

アクセス制御方法、バスシステム、および半導体装置 Download PDF

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WO2016039198A1
WO2016039198A1 PCT/JP2015/074640 JP2015074640W WO2016039198A1 WO 2016039198 A1 WO2016039198 A1 WO 2016039198A1 JP 2015074640 W JP2015074640 W JP 2015074640W WO 2016039198 A1 WO2016039198 A1 WO 2016039198A1
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理生 田中
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ソニー株式会社
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    • G06F2212/1024—Latency reduction
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    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/62—Details of cache specific to multiprocessor cache arrangements
    • G06F2212/621—Coherency control relating to peripheral accessing, e.g. from DMA or I/O device

Definitions

  • the present disclosure relates to an access control method, a bus system that performs access control using such an access control method, and a semiconductor device including such a bus system.
  • the processor is often connected to the memory via, for example, a bus and a memory controller. Then, the processor writes data into the memory or reads data from the memory when performing arithmetic processing.
  • a control method when the processor writes data to the memory there are, for example, posted transfer (also referred to as bufferable) and non-posted transfer (for example, Patent Document 1).
  • non-posted transfer for example, when the processor (master) makes a write request to the memory controller (slave), the memory controller sends a response to the processor after completing the writing of data to the memory.
  • the response return timing since the response return timing is late compared to the posted transfer, the transfer performance may be reduced and the processing speed of the entire system may be reduced, but the occurrence of problems related to coherency can be suppressed.
  • An access control method causes one master device of a plurality of master devices to generate an access request to an access target device, and sends an access request to a slave device based on the access request.
  • the generated one master device is specified, and the slave device is caused to respond to the one master device at a response timing corresponding to the specified one master device.
  • the bus system includes a plurality of master devices and slave devices.
  • the plurality of master devices are configured to be able to generate an access request to the access target device.
  • the slave device responds to one master device at a response timing corresponding to one master device that generated the access request among the plurality of master devices based on the access request.
  • the semiconductor device includes a plurality of master devices and slave devices.
  • the plurality of master devices are configured to be able to generate an access request to the access target device.
  • the slave device responds to one master device at a response timing corresponding to one master device that generated the access request among the plurality of master devices based on the access request.
  • an access request is generated by one master device of a plurality of master devices, and an access target device is generated based on the access request. Is performed. At that time, the response from the slave device to the one master device is performed at a response timing corresponding to the one master device.
  • the response to the one master device is performed at the response timing according to the one master device. It is possible to improve transfer performance while suppressing the occurrence of occurrences.
  • the effect described here is not necessarily limited, and there may be any effect described in the present disclosure.
  • FIG. 2 is a block diagram illustrating a configuration example of a memory controller illustrated in FIG. 1.
  • FIG. 3 is a block diagram illustrating a configuration example of a response control unit illustrated in FIG. 2.
  • 4 is a table illustrating an operation example of the response control unit illustrated in FIG. 3.
  • FIG. 3 is a block diagram illustrating a configuration example of another memory controller illustrated in FIG. 1.
  • FIG. 3 is an explanatory diagram illustrating an operation example of the bus system illustrated in FIG. 1.
  • FIG. 10 is an explanatory diagram illustrating another example of operation of the bus system illustrated in FIG. 1.
  • FIG. 10 is an explanatory diagram illustrating another example of operation of the bus system illustrated in FIG. 1.
  • FIG. 10 is an explanatory diagram illustrating an operation example of a bus system according to Comparative Example 1.
  • FIG. 12 is an explanatory diagram illustrating an operation example of a bus system according to Comparative Example 2.
  • FIG. 10 is an explanatory diagram illustrating another operation example of the bus system according to Comparative Example 2.
  • FIG. 12 is an explanatory diagram illustrating an operation example of a bus system according to Comparative Example 3.
  • FIG. 12 is an explanatory diagram illustrating another operation example of the bus system according to Comparative Example 3.
  • FIG. It is a block diagram showing the example of 1 structure of the response control part which concerns on a modification. It is explanatory drawing showing the operation example of the bus system which concerns on another modification.
  • FIG. 16 is an explanatory diagram illustrating another operation example of the bus system illustrated in FIG. 15.
  • FIG. 15 is an explanatory diagram illustrating another operation example of the bus system illustrated in FIG. 15.
  • 16 is a block diagram illustrating a configuration example of a response control unit according to the bus system illustrated in FIG. 15. It is a block diagram showing the example of 1 structure of the bus system which concerns on another modification. It is a block diagram showing the example of 1 structure of the interconnect part which concerns on another modification. It is a block diagram showing the example of 1 structure of the bus system which concerns on another modification.
  • FIG. 1 illustrates a configuration example of a bus system according to an embodiment.
  • the bus system 1 is a so-called SoC (System on Chip) system configured by one chip.
  • SoC System on Chip
  • the access control method and the semiconductor device according to the embodiment of the present disclosure are embodied by the present embodiment and will be described together.
  • the bus system 1 includes an information processing unit 9, a DMA (Direct Memory Access) controller 20, an interconnect unit 30, memory controllers 40 and 60, and memories 50 and 70.
  • a DMA (Direct Memory Access) controller 20 controls access to the bus system 1
  • memory controllers 40 and 60 controls access to the bus system 1
  • memories 50 and 70 are integrated on one chip.
  • the present invention is not limited to this, and all these circuits may be integrated on one chip.
  • the information processing unit 9 performs arithmetic processing.
  • the information processing unit 9 includes a cache 10 and two cores 11 and 12.
  • the cache 10 is a level 2 (L2) cache memory.
  • the cores 11 and 12 are so-called processor cores.
  • the information processing unit 9 is connected to the interconnect unit 30 via the bus B1.
  • IP Intelligent Property
  • ARM processor for example, Cortex-A9AMPCore
  • ARM level 2 cache controller for example, L2C-310
  • AXI Advanced eXtensive Interface
  • the identifier MI is an 8-bit parameter. Specifically, in this example, the identifier MI of the cache 10 is “0x10” in hexadecimal notation (“00010000” in binary notation), and the identifier MI of the core 11 is “0x11” (in binary notation “0x11”). The identifier MI of the core 12 is “0x12” (“00010010” in binary notation). The upper 4 bits (bits b4 to b7) of the identifier MI of the cache 10 and the cores 11 and 12 are the same.
  • the upper 4 bits of the identifier MI are made the same. ing.
  • the lower 4 bits (bits b0 to b3) of the identifier MI of the cache 10 and the cores 11 and 12 are made different from each other.
  • the write address WrADD includes an identifier MI, transfer mode information MODE and the like in addition to address information.
  • the transfer mode information MODE indicates whether a device that makes a write request (information processing unit 9 in this example) requests posted transfer or non-posted transfer. Specifically, the information processing unit 9 sets the transfer mode information MODE to “1” when performing a write request by posted transfer, and transfers the transfer mode information when performing a write request by non-posted transfer. Set MODE to “0”.
  • the write address WrADD may include information on the bit width and burst length of data to be written, security information, and the like.
  • the transfer mode information MODE corresponds to the AXI parameter AWCACHE [0].
  • the identifier MI can be assigned to an AXI sideband signal.
  • an existing sideband signal such as the parameter AWUSER may be used, or a new sideband signal may be defined.
  • the information processing unit 9 supplies the read address RdADD to the interconnect unit 30 and receives read data RdDATA from the interconnect unit 30.
  • the DMA controller 20 is a controller that controls DMA transfer to the memories 50 and 70.
  • An identifier MI is assigned to the DMA controller 20 in the same manner as each block of the information processing unit 9. Specifically, in this example, the identifier MI of the DMA controller 20 is “0x20” (“00100000” in binary notation).
  • the DMA controller 20 is connected to the interconnect unit 30 via the bus B2 in the same manner as the information processing unit 9. Then, when making a write request to the memory 50 or 70, the DMA controller 20 supplies the write address WrADD and the write data WrDATA to the interconnect unit 30 in the same manner as the information processing unit 9, and A response RE is received from the unit 30.
  • the DMA controller 20 when making a read request to the memory 50 or 70, supplies the read address RdADD to the interconnect unit 30 and receives the read data RdDATA from the interconnect unit 30 in the same manner as the information processing unit 9. It is supposed to receive.
  • the information processing unit 9 and the DMA controller 20 are connected to the interconnect unit 30, but the present invention is not limited to this, and other devices may be connected. In that case, it is desirable to assign an identifier MI different from the identifier MI of the information processing unit 9 (cache 10, two cores 11 and 12) and the DMA controller 20 to this device. For example, when another DMA controller 120 having substantially the same data transfer performance as the DMA controller 20 is connected, for example, the identifier MI of the DMA controller 120 is set to “0x21” (“00100001” in binary notation). Can do. That is, in this example, considering that the data transfer performance of the DMA controllers 20 and 120 is almost the same, the upper 4 bits of the identifier MI are made the same.
  • the interconnect unit 30 mediates access to the memories 50 and 70 from the information processing unit 9 and the DMA controller 20.
  • the interconnect unit 30 is connected to the information processing unit 9 via the bus B1, connected to the DMA controller 20 via the bus B2, connected to the memory controller 40 via the bus B11, and connected to the memory controller 60 via the bus B12. It is connected to the.
  • the interconnect unit 30 receives the write address WrADD and the write data WrDATA supplied from the device that has made the write request. The data is delivered to the memory controller 40, and the response signal RE supplied from the memory controller 40 is delivered to the device that has made the write request.
  • the interconnect unit 30 delivers the read address RdADD supplied from the device that has made the read request to the memory controller 40. Then, the read data RdDATA supplied from the memory controller 40 is delivered to the device that has made the read request.
  • the interconnect unit 30 writes the write address WrADD and the write supplied from the device that has made the write request.
  • the data WrDATA is delivered to the memory controller 60
  • the response signal RE supplied from the memory controller 60 is delivered to the device that has made the write request.
  • the interconnect unit 30 delivers the read address RdADD supplied from the device that has made the read request to the memory controller 60.
  • the read data RdDATA supplied from the memory controller 60 is delivered to the device that has made the read request.
  • the memory controller 40 controls the operation of the memory 50.
  • the memory controller 40 is connected to the interconnect unit 30 via the bus B11.
  • the memory controller 40 generates a control command COM based on the write address WrADD and the read address RdADD supplied from the interconnect unit 30 and supplies the control command COM to the memory 50.
  • the memory controller 40 generates an address ADD based on the write address WrADD and the read address RdADD supplied from the interconnect unit 30, and supplies the address ADD to the memory 50.
  • the memory controller 40 supplies the write data WrDATA supplied from the interconnect unit 30 to the memory 50 as data DATA, and supplies the data DATA supplied from the memory 50 to the interconnect unit 30 as read data RdDATA. To do.
  • the memory controller 40 When writing data to the memory 50, the memory controller 40 temporarily stores a write address WrADD and write data WrDATA in a built-in write buffer 44 (described later), and then writes the write buffer. Based on the information stored in the memory 44, data is written to the memory 50.
  • the memory controller 40 sets the transfer method based on the identifier MI. select. That is, when the information processing unit 9 (the cache 10 and the cores 11 and 12) makes a write request, the response signal RE is generated at the timing when the data writing to the memory 50 is completed, and the response The signal RE is supplied to the device that has made the write request via the interconnect unit 30. That is, in this case, non-posted transfer is performed.
  • a response signal RE is generated at a timing when data is written in a built-in write buffer 44 (described later), and the response signal RE is sent to the interconnect unit 30. To the device that made the write request. That is, in this case, posted transfer is performed.
  • the response signal RE is generated at the timing when the data writing to the memory 50 is completed. Thereby, generation
  • the response signal RE is generated at the timing when the data writing to the memory 50 is completed. Therefore, even when the information processing unit 9 issues a read request to the same address as the write request immediately after that, the data after being rewritten is read, so that it is possible to suppress the occurrence of problems related to coherency. It has become.
  • the memory controller 60 controls the operation of the memory 70 in the same manner as the memory controller 40.
  • the memory controller 60 is connected to the interconnect unit 30 via the bus B12. Further, when writing data to the memory 70, the memory controller 60 temporarily stores the write address WrADD and the write data WrDATA in the built-in write buffer 64 (described later) as in the memory controller 40. After that, the data is written to the memory 70 based on the information stored in the write buffer 64.
  • the memory controller 60 has a snoop mechanism. That is, when the memory controller 60 receives a read request and data to be read is stored in the write buffer 64, the memory controller 60 reads the data from the write buffer 64 and outputs it as read data RdDATA. Thus, by reading data from the write buffer 64 instead of reading data from the memory 70, it is possible to suppress the occurrence of problems related to coherency.
  • the memory controller 60 has a built-in write buffer 64 (described later).
  • the response signal RE is generated at the timing when data is written to the device, and the response signal RE is supplied to the device that has made the write request via the interconnect unit 30. That is, in this case, posted transfer is performed.
  • the memories 50 and 70 store data, and function as work memories for the information processing unit 9.
  • the memories 50 and 70 are configured using, for example, a DRAM (Dynamic Random Access Memory).
  • the memory 50 receives a control command COM and an address ADD from the memory controller 40, and exchanges data DATA with the memory controller 40.
  • the memory 70 receives a control command COM and an address ADD from the memory controller 60, and exchanges data DATA with the memory controller 60.
  • FIG. 2 shows a configuration example of the memory controller 40.
  • the memory controller 40 has a write interface 41, a read interface 48, and a controller 49.
  • the write interface 41 is an interface related to write access. Specifically, the write interface 41 temporarily stores the write address WrADD and the write data WrDATA supplied from the interconnect unit 30, and delivers the write address WrADD and the write data WrDATA to the controller 49. It has become. The write interface 41 also has a function of generating a response signal RE based on the write address WrADD.
  • the write interface 41 includes a write buffer 44, a response control unit 80, and a response signal generation unit 43.
  • the write buffer 44 is a buffer memory that temporarily stores a write address WrADD and write data WrDATA.
  • the write buffer 44 supplies the stored write address WrADD and write data WrDATA to the controller 49 based on an instruction from the controller 49.
  • the response control unit 80 generates the parameter PW based on the write address WrADD.
  • FIG. 3 is a configuration example of the response control unit 80.
  • the response control unit 80 includes an identifier acquisition unit 81, a transfer mode information acquisition unit 85, a register 82, an AND operation unit 83, a comparison unit 84, and an AND circuit 86.
  • the identifier acquisition unit 81 acquires the identifier MI from the write address WrADD.
  • the transfer mode information acquisition unit 85 acquires transfer mode information MODE from the write address WrADD.
  • the register 82 stores parameters MIMask and MIMatch.
  • the parameters MImask and MIMatch are 8-bit parameters, respectively.
  • the parameter MImask is set to “0x10” in hexadecimal notation (“00010000” in binary notation), and the parameter MImatch is set to “0x10”.
  • the logical product circuit 83 obtains the logical product of the value of each bit of the identifier MI and the value of the corresponding bit of the parameter MIMask (in this example, “0x10”), and generates an 8-bit parameter. . That is, the AND circuit 83 masks bits other than the bit b4 of the identifier MI in this example. Specifically, the AND circuit 83 generates and outputs a parameter in which the value of the bit b4 is the value of the bit b4 of the identifier MI and the values of the bits b0 to b3 and b5 to b7 are “0”. It has become.
  • the comparison unit 84 compares the output parameter of the AND operation unit 83 with the 8-bit parameter MIMatch (in this example, “0x10”), and outputs the comparison result as the parameter DPW. Specifically, the comparison unit 84 sets the parameter DPW to “1” when these parameters match, and sets the parameter DPW to “0” when they do not match.
  • FIG. 4 shows the relationship between the identifier MI and the parameter DPW.
  • the parameter DPW is “1” when the information processing apparatus 9 makes a write request
  • the parameter DPW is “0” when the DMA controller 20 makes a write request. That is, when the information processing device 9 makes a write request, since the bit b4 of the identifier MI of the information processing device 9 is “1”, the parameter DPW becomes “1” and the DMA controller 20 requests the write request. In this case, since the bit b4 of the identifier MI of the DMA controller 20 is “0”, the parameter DPW becomes “0”. Thus, the response control unit 80 generates the parameter DPW based on the value of the bit b4 of the identifier MI.
  • the logical product circuit 86 calculates a logical product of the inverted value of the parameter DPW and the value of the transfer mode information MODE, and outputs the result as the parameter PW.
  • the parameter PW indicates a posted transfer when the value is “1”, and indicates a non-posted transfer when the value is “0”.
  • the response control unit 80 sets the parameter PW to “0” because the parameter DPW becomes “1” as shown in FIG. Further, when the DMA controller 20 makes a write request, the response control unit 80 outputs the value of the transfer mode information MODE as the parameter PW because the parameter DPW becomes “0” as shown in FIG. It is like that.
  • the response signal generator 43 generates the response signal RE based on the parameter PW and the control signal supplied from the controller 49. Specifically, when the response signal generation unit 43 receives a parameter PW having a value “1” from the response control unit 80, the response signal generation unit 43 generates the response signal RE at that timing. In other words, the response signal generator 43 generates the response signal RE at the timing when data is written to the write buffer 44. That is, in this case, posted transfer is performed. In addition, when the response signal generation unit 43 receives the parameter PW having a value of “0”, the response signal generation unit 43 receives the control signal indicating that the data writing to the memory 50 is completed from the controller 49, A response signal RE is generated. That is, in this case, non-posted transfer is performed.
  • the read interface 48 is an interface related to read access.
  • the read interface 48 performs a predetermined process based on the read address RdADD supplied from the interconnect unit 30, delivers the read address RdADD to the controller 49, and performs a predetermined process based on the read data RdDATA supplied from the controller 49.
  • the read data RdDATA is delivered to the interconnect unit 30.
  • the controller 49 controls the operation of the memory 50 based on instructions from the write interface 41 and the read interface 48. Specifically, the controller 49 generates a control command COM such as a write command or a read command based on the write address WrADD and the read address RdADD, and supplies the control command COM to the memory 50. The controller 49 generates an address ADD based on the write address WrADD and the read address RdADD, and supplies the address ADD to the memory 50. The controller 49 supplies the write data WrDATA supplied from the write interface 41 to the memory 50 as data DATA, and supplies the data DATA supplied from the memory 50 to the read interface 48 as read data RdDATA. It is supposed to be.
  • a control command COM such as a write command or a read command based on the write address WrADD and the read address RdADD
  • the controller 49 generates an address ADD based on the write address WrADD and the read address RdADD, and supplies the address ADD to the memory 50.
  • the controller 49 supplies the write data W
  • FIG. 5 shows a configuration example of the memory controller 60.
  • the memory controller 60 has a read interface 68, a write interface 61, and a controller 69.
  • the read interface 68 is an interface related to read access. Unlike the read interface 48, the read interface 68 has a snoop mechanism. That is, when the read interface 68 receives a read request and data to be read is stored in a write buffer 64 (described later) of the write interface 61, the read interface 68 reads the data from the write buffer 64, Output as read data RdDATA. As a result, the memory controller 60 and the memory 70 can suppress the occurrence of problems related to coherency.
  • the write interface 61 is an interface related to write access.
  • the write interface 61 includes a write buffer 64, a response control unit 90, and a response signal generation unit 63.
  • the write buffer 64 is a buffer memory that temporarily stores the write address WrADD and the write data WrDATA, similarly to the write buffer 44.
  • the write buffer 64 supplies write data WrDATA stored in the write buffer 64 to the read interface 68 based on an instruction from the read interface 68.
  • the response control unit 90 Similar to the response control unit 80, the response control unit 90 generates the parameter PW based on the write address WrADD.
  • the configuration of the response control unit 90 is the same as that of the response control unit 80 (FIG. 3).
  • the parameter MIMask is set to “0x00”.
  • the response control unit 90 outputs the value of the transfer mode information MODE as the parameter PW.
  • the response signal generator 63 generates the response signal RE based on the parameter PW and the control signal supplied from the controller 69, similarly to the response signal generator 43. Similar to the controller 49, the controller 69 controls the operation of the memory 70 based on instructions from the write interface 61 and the read interface 68.
  • the cache 10, the cores 11 and 12, and the DMA controller 20 correspond to a specific example of “master device” in the present disclosure
  • the memory controller 40 corresponds to a specific example of “slave device” in the present disclosure.
  • the memory 50 corresponds to a specific example of “access target device” in the present disclosure.
  • the write request corresponds to a specific example of “access request” in the present disclosure.
  • the transfer mode information MODE corresponds to a specific example of “request information” in the present disclosure.
  • the information processing unit 9 performs arithmetic processing.
  • the DMA controller 20 controls DMA transfer.
  • the interconnect unit 30 arbitrates access to the memories 50 and 70 from the information processing unit 9 and the DMA controller 20.
  • the memory controller 40 controls the operation of the memory 50 and generates a response signal RE. At that time, the memory controller 40 determines the timing for generating the response signal RE based on the identifier MI and the transfer mode information MODE.
  • the memory controller 60 controls the operation of the memory 70 and generates a response signal RE. At that time, the memory controller 60 determines the timing for generating the response signal RE based on the transfer mode information MODE.
  • the memories 50 and 70 store data.
  • FIG. 6 shows an operation example 1 of the bus system 1.
  • a signal indicated by a thick solid line indicates a signal that becomes active before the timing of generating the response signal RE
  • a signal indicated by a thick broken line indicates a signal that becomes active after the timing of generating the response signal RE. Indicates.
  • the cache 10 of the information processing unit 9 makes a write request to the memory 50 by posted transfer.
  • the information processing section 9 generates a write address WrADD and write data WrDATA and supplies the generated write address WrADD and write data WrDATA.
  • the interconnect unit 30 delivers the write address WrADD and the write data WrDATA supplied from the information processing unit 9 to the memory controller 40.
  • the memory controller 40 receives the write address WrADD and the write data WrDATA from the interconnect unit 30.
  • the memory controller 40 temporarily stores the write address WrADD and the write data WrDATA in the write buffer 44, and then stores data in the memory 50 based on the information stored in the write buffer 44. Write.
  • the response control unit 80 of the memory controller 40 generates a parameter PW having a value “0” based on the write address WrADD. That is, since the identifier MI included in the write address WrADD is “0x10”, the parameter DPW becomes “1” and the parameter PW becomes “0”. Therefore, the response signal generation unit 43 generates the response signal RE at the timing when data writing to the memory 50 is completed. In the bus system 1, non-posted transfer is performed in this way.
  • the information processing unit 9 may make a read request to the address where the write request is made after making a write request by posted transfer. Specifically, for example, such a case may occur when a so-called eviction operation is performed.
  • the transfer mode information MODE AWCACHE [0]
  • the memory controller 40 determines that non-posted transfer should be performed, and generates a response signal RE at the timing when data writing to the memory 50 is completed.
  • the memory controller 40 determines that non-posted transfer should be performed. As a result, in the bus system 1, it is possible to suppress the occurrence of problems related to coherency.
  • FIG. 7 shows an operation example 2 of the bus system 1.
  • the DMA controller 20 makes a write request by posted transfer to the memory 50. Specifically, the DMA controller 20 generates a write address WrADD and write data WrDATA and supplies the generated write address WrADD and write data WrDATA.
  • the memory controller 40 receives the write address WrADD and the write data WrDATA via the interconnect unit 30. Then, the memory controller 40 temporarily stores the write address WrADD and the write data WrDATA in the write buffer 44.
  • the response control unit 80 of the memory controller 40 generates a parameter PW having a value “1” based on the write address WrADD. That is, since the identifier MI included in the write address WrADD is “0x20”, the parameter DPW becomes “0”, and therefore the parameter PW becomes the same value “1” as the value of the transfer mode information MODE. Therefore, the response signal generator 43 generates the response signal RE at the timing when data is written to the write buffer 44. Then, the memory controller 40 writes data to the memory 50 based on the information stored in the write buffer 44. In the bus system 1, posted transfer is performed in this way.
  • the DMA controller 20 often performs a series of write transfers in response to a plurality of write requests.
  • the DMA controller 20 makes a write request by non-posted transfer once.
  • the memory controller 40 determines that the posted transfer should be performed for the first three write requests as requested and the non-posted transfer should be performed for the subsequent one write request. To do.
  • the timing for returning a response to the first three write requests can be advanced, so that the transfer performance is improved.
  • the response signal RE is generated at the timing when the data writing to the memory 50 is completed, so that it is possible to suppress the occurrence of a problem related to coherency.
  • the memory controller 40 performs posted transfer or non-posted transfer as requested. That is, since the DMA controller 20 can make a fine write request, the memory controller 40 follows the write request. As a result, in the bus system 1, it is possible to suppress the occurrence of problems related to coherency and to improve transfer performance.
  • FIG. 8 shows an operation example 3 of the bus system 1.
  • the cache 10 of the information processing unit 9 makes a write request to the memory 70 by posted transfer.
  • the information processing section 9 generates a write address WrADD and write data WrDATA and supplies the generated write address WrADD and write data WrDATA.
  • the memory controller 60 receives the write address WrADD and the write data WrDATA via the interconnect unit 30. Then, the memory controller 60 temporarily stores the write address WrADD and the write data WrDATA in the write buffer 64.
  • the response control unit 90 of the memory controller 60 generates a parameter PW having a value “1” based on the write address WrADD. That is, in the memory controller 60, since the parameter DPW is “0” (FIG. 4), the parameter PW has the same value “1” as the value of the transfer mode information MODE. Therefore, the response signal generator 43 generates the response signal RE at the timing when data is written to the write buffer 64. Then, the memory controller 60 writes data to the memory 70 based on the information stored in the write buffer 64. In the bus system 1, posted transfer is performed in this way. After that, when the memory controller 60 receives the read request and the data to be read is stored in the write buffer 64, the memory controller 60 reads the data from the write buffer 64 and reads it as read data RdDATA. Output.
  • the memory controller 60 determines that the posted transfer should be performed according to the request.
  • the response return timing can be advanced, so that the transfer performance is improved.
  • the processing speed in the whole system can be increased.
  • the snoop mechanism of the memory controller 60 can be used effectively, so that it is possible to suppress the occurrence of problems related to coherency and improve the transfer performance.
  • FIG. 9 illustrates an example of the bus system 1R according to the first comparative example.
  • the bus system 1R includes an information processing unit 9R, a DMA controller 20R, an interconnect unit 30, a memory controller 40R, and a memory 50.
  • the information processing unit 9R and the DMA controller 20R are not assigned the identifier MI.
  • the memory controller 40R has a snoop mechanism. Further, the memory controller 40R determines the timing for generating the response signal RE based on the transfer mode information MODE.
  • MODE transfer mode information MODE
  • the memory controller 40R Since the value of the transfer mode information MODE is “1”, the memory controller 40R generates the response signal RE at the timing when data is written to the built-in write buffer. Then, the memory controller 40R writes data to the memory 50 based on the information stored in the write buffer. In the bus system 1R, posted transfer is performed in this way. Thereafter, when the memory controller 40R receives a read request and data to be read is stored in the write buffer, the memory controller 40R reads the data from the write buffer and outputs it as read data RdDATA. .
  • the memory controller 40R since the memory controller 40R is provided with the snoop mechanism, it is possible to suppress occurrence of a problem related to coherency even when the posted transfer is performed.
  • the snoop mechanism has a large circuit scale and may increase the cost.
  • the memory controller 40 determines that non-posted transfer should be performed. Therefore, since it is possible to suppress the occurrence of a problem related to coherency without providing a snoop mechanism, the circuit scale can be reduced, and an increase in cost can be suppressed.
  • FIG. 10 and 11 show an example of the bus system 1S according to the comparative example 2.
  • the bus system 1S includes an information processing unit 9R, a DMA controller 20R, an interconnect unit 30, a memory controller 40S, and a memory 50.
  • the memory controller 40S does not have a snoop mechanism. Further, the memory controller 40S determines that non-posted transfer should always be performed regardless of the received transfer mode information MODE.
  • the information processing section 9 ⁇ / b> R makes a write request by posted transfer to the memory 50.
  • the information processing unit 9R generates the write address WrADD and the write data WrDATA and supplies them to the interconnect unit 30.
  • the memory controller 40S receives the write address WrADD and the write data WrDATA via the interconnect unit 30.
  • the memory controller 40S temporarily stores the write address WrADD and the write data WrDATA in the built-in write buffer, and then stores the write address WrADD and the write data WrDATA in the memory 50 based on the information stored in the write buffer.
  • Write data The memory controller 40S generates a response signal RE at the timing when data writing to the memory 50 is completed. In the bus system 1S, non-posted transfer is performed in this way.
  • the memory controller 40S determines that the non-posted transfer should always be performed regardless of the received transfer mode information MODE, so that it is possible to suppress the occurrence of a problem related to coherency.
  • the DMA controller 20R performs non-posted transfer even when it makes a write request by posted transfer, the processing speed of the entire system may be reduced. That is, the DMA controller 20R is unlikely to perform read access to the same address immediately after performing write access. Therefore, if the response return timing is delayed in this way for the access from the DMA controller 20R, the transfer performance may be lowered, and the processing speed of the entire system may be reduced.
  • the memory controller 46 determines whether to perform posted transfer or non-posted transfer based on the identifier MI. Thereby, for example, when the information processing unit 9 makes a write request by posted transfer, non-posted transfer can be performed, and when the DMA controller 20 makes a write request by posted transfer, posted transfer can be performed. As described above, in the bus system 1, different transfer can be performed depending on the device that performs the write request. Therefore, it is possible to improve the transfer performance while suppressing occurrence of a problem related to coherency.
  • FIG. 3 12 and 13 represent an example of the bus system 1T according to the comparative example 3.
  • FIG. The bus system 1T includes an information processing unit 9T, a DMA controller 20R, an interconnect unit 30, memory controllers 40T and 60T, and memories 50 and 70.
  • the information processing section 9T always makes a write request to the memories 50 and 70 by non-posted transfer.
  • the memory controller 40T does not have a snoop mechanism, and the memory controller 60T has a snoop mechanism.
  • the memory controllers 40T and 60T determine the timing for generating the response signal RE based on the transfer mode information MODE.
  • the information processing unit 9T makes a write request to the memory 70 by non-posted transfer. Specifically, first, the information processing unit 9T generates the write address WrADD and the write data WrDATA and supplies them to the interconnect unit 30.
  • the memory controller 60T temporarily stores the write address WrADD and the write data WrDATA in the built-in write buffer, and then stores the write address WrADD and the write data WrDATA on the memory 70 based on the information stored in the write buffer. Write data.
  • the memory controller 60T generates a response signal RE at a timing when data writing to the memory 70 is completed.
  • the bus system 1T non-posted transfer is performed in this way.
  • the memory controller 60T reads the data from the write buffer and outputs it as read data RdDATA. .
  • the memory controllers 40 and 60 independently determine whether to perform posted transfer or non-posted transfer.
  • the memory controller 40 that does not have the snoop mechanism can suppress occurrence of a problem related to coherency by selecting non-posted transfer.
  • the memory controller 60 having the snoop mechanism can improve the transfer performance by selecting the posted transfer. Thus, even when a device having a snoop mechanism and a device not having a snoop mechanism coexist, it is possible to suppress the occurrence of a problem related to coherency and to improve transfer performance.
  • a plurality of memory controllers independently determine whether to perform posted transfer or non-posted transfer. For example, a memory controller that does not have a snoop mechanism uses non-posted transfer. By selecting, it is possible to suppress the occurrence of problems related to coherency, and a memory controller having a snoop mechanism can improve transfer performance by selecting posted transfer.
  • the response control unit 80 uses one set of parameters MIMask and MIMatch.
  • the present invention is not limited to this, and a plurality of sets of parameters MIMask and MIMatch may be used instead.
  • FIG. 14 shows an example in which two sets of parameters MIMask and MIMatch are used.
  • the response control unit 80A includes a register 82A, logical product operation units 831 and 832, comparison units 841 and 842, and an OR circuit 87A.
  • the register 82A stores parameters MIMask1 and MIMatch1 and parameters MIMask2 and MIMatch2.
  • the AND operation unit 831 obtains the logical product of the value of each bit of the identifier MI and the value of the corresponding bit of the parameter MIMask1, and generates an 8-bit parameter.
  • the comparison unit 841 compares the output parameter of the AND operation unit 831 and the 8-bit parameter MIMatch1 and outputs the comparison result.
  • the logical product operation unit 832 obtains the logical product of the value of each bit of the identifier MI and the value of the corresponding bit of the parameter MIMask2, and generates an 8-bit parameter.
  • the comparison unit 842 compares the output parameter of the logical product operation unit 832 with the 8-bit parameter MIMatch2, and outputs the comparison result.
  • the logical sum circuit 87A calculates a logical sum of the comparison result in the comparison unit 841 and the comparison result in the comparison unit 842, and outputs the logical sum as a parameter DPW.
  • the memory controller 40 specifies a device that performs a write request based on the identifier MI, but is not limited thereto. Below, this modification is demonstrated in detail.
  • the bus system 1B includes an information processing unit 9B, a DMA controller 20B, an interconnect unit 30, memory controllers 40B and 60B, and memories 50 and 70.
  • FIG. 17 illustrates a configuration example of the response control unit 80B according to the memory controllers 40B and 60B.
  • the information processing unit 9B and the DMA controller 20B give a transfer identifier ID for each transfer (access).
  • the transfer identifier ID assigned by the information processing unit 9B is 0 or more and 127 or less.
  • the transfer identifier ID assigned by the DMA controller 20B is 128 or more and 255 or less.
  • the information processing unit 9B and the DMA controller 20B generate a write address WrADD including this transfer identifier ID.
  • the memory controllers 40B and 60B are configured to be able to identify a device that has made a write request or a read request by using a transfer identifier ID included in the write address WrADD.
  • the memory controllers 40 and 60 can identify the device that has made the write request or the read request by using the identifier MI, but the memory controllers 40B and 60B have the transfer identifier ID. Is used to identify the device that made the write request or read request.
  • the response control unit 80B includes a transfer identifier acquisition unit 81B and a register 82B.
  • the transfer identifier acquisition unit 81B acquires the transfer identifier ID from the write address WrADD.
  • the register 82B stores parameters IDMask and IDMatch.
  • the parameter IDmask is set to “0x80” in hexadecimal notation (“10000000” in binary notation), and the parameter IDMatch is set to “0x00”.
  • the information processing section 9 ⁇ / b> B makes a write request by posted transfer to the memory 50.
  • the information processing unit 9B generates the write address WrADD and the write data WrDATA and supplies them to the interconnect unit 30.
  • the memory controller 40B receives the write address WrADD and the write data WrDATA via the interconnect unit 30.
  • the memory controller 40B temporarily stores the write address WrADD and the write data WrDATA in the built-in write buffer 44, and then stores them in the memory 50 based on the information stored in the write buffer 44. Data is written to it.
  • the response control unit 80B of the memory controller 40B generates a parameter PW having a value “0” based on the write address WrADD. That is, since the transfer identifier ID included in the write address WrADD is 0 or more and 127 or less, the parameter DPW becomes “1” and the parameter PW becomes “0”. Therefore, the memory controller 40B generates the response signal RE at the timing when data writing to the memory 50 is completed. In the bus system 1B, non-posted transfer is performed in this way.
  • the DMA controller 20B makes a write request by posted transfer to the memory 50. Specifically, first, the DMA controller 20B generates the write address WrADD and the write data WrDATA and supplies them to the interconnect unit 30.
  • the memory controller 40B receives the write address WrADD and the write data WrDATA via the interconnect unit 30.
  • Memory controller 40B temporarily stores the write address WrADD and write data WrDATA in built-in write buffer 44.
  • the response control unit 80B of the memory controller 40B generates a parameter PW having a value “1” based on the write address WrADD. That is, since the transfer identifier ID included in the write address WrADD is 128 or more and 255 or less, the parameter DPW becomes “0”, and therefore the parameter PW becomes the same value “1” as the value of the transfer mode information MODE. . Therefore, the memory controller 40B generates the response signal RE at the timing when data is written to the write buffer 44. In the bus system 1B, posted transfer is performed in this way. Then, the memory controller 40B writes data to the memory 50 based on the information stored in the write buffer 44.
  • a memory area (address area) accessed by the information processing unit and the DMA controller is divided, and the memory controller specifies a device that performs a write request based on the address information. It may be.
  • the information processing unit 9 and the DMA controller 20 generate the write address WrADD including the identifier MI.
  • the bus shown in FIG. the interconnect unit may generate the write address WrADD including the identifier MI.
  • the bus system 1C includes an information processing unit 9C, a DMA controller 20C, an interconnect unit 30C, memory controllers 40 and 60, and memories 50 and 70.
  • the information processing unit 9C and the DMA controller 20C generate a write address WrADD that does not include the identifier MI.
  • the interconnect unit 30C includes an identifier generation unit 31C and an identifier generation unit 32C.
  • the identifier generation unit 31C adds the identifier MI (for example, “0x10”) of the information processing unit 9C to the write address WrADD supplied from the information processing unit 9C.
  • the identifier generation unit 32C adds the identifier MI (for example, “0x20”) of the DMA controller 20C to the write address WrADD supplied from the DMA controller 20C. Even if comprised in this way, the effect similar to the case of the said embodiment can be acquired.
  • the memory controllers 40 and 60 control the generation timing of the response signal RE.
  • the present invention is not limited to this.
  • the interconnect unit sets the generation timing of the response signal RE. You may control.
  • the interconnect unit 30D according to this modification will be described in detail below.
  • FIG. 19 shows a configuration example of the interconnect unit 30D.
  • the interconnect unit 30D includes response control units 33D and 35D, response signal generation units 34D and 36D, and a processing unit 37D. Similar to the response control unit 80 (FIG. 3), the response control unit 33D generates the parameter PW based on the write address WrADD supplied from the information processing unit 9C via the bus B1. Similarly to the response signal generation unit 43, the response signal generation unit 34D generates a response signal RE based on the parameter PW generated by the response control unit 33D and the control signal supplied from the processing unit 37D. The information is supplied to the information processing unit 9C via the bus B1. Similar to the response control unit 80 (FIG.
  • the response control unit 35D generates a parameter PW based on the write address WrADD supplied from the DMA controller 20 via the bus B2.
  • the response signal generation unit 36D generates a response signal RE based on the parameter PW generated by the response control unit 35D and the control signal supplied from the processing unit 37D.
  • the data is supplied to the DMA controller 20 via the bus B2.
  • the processing unit 37D arbitrates access to the memories 50 and 70 from the information processing unit 9 and the DMA controller 20. Even if comprised in this way, the effect similar to the case of the said embodiment can be acquired.
  • one interconnect unit is provided.
  • the present invention is not limited to this. Instead, a plurality of interconnect units (in this example, as shown in FIG. 20) are used. Two interconnect parts 131 and 132) may be provided.
  • the information processing unit 9 and the DMA controller 20 access the memories 50 and 70 via the two interconnect units 131 and 132.
  • the present technology is applied to memory access, but the present technology is not limited to this, and can be applied to various uses for responding to requests.
  • One master device of a plurality of master devices generates an access request to the access target device, Based on the access request, the slave device identifies the one master device that generated the access request, An access control method for causing the slave device to respond to the one master device at a response timing corresponding to the identified one master device.
  • the response timing is a first timing at which the slave device receives the access request, or a second timing at which the access target device ends processing based on the access request.
  • the access request includes request information indicating a request of the one master device for the response timing,
  • the access control method according to (2) wherein when the slave device is caused to respond, the response timing is determined based on the identified one master device and the request information.
  • the response timing is determined, if the request information indicates the first timing, the response timing is determined based on the identified one master device. Access control method.
  • the slave device has a buffer memory; The access control method according to any one of (2) to (5), wherein the first timing is a timing at which the access request is stored in the buffer memory.
  • the access target device is a memory, The access control method according to any one of (1) to (10), wherein the access request is a write request.
  • a bus system comprising: a slave device that responds to the one master device at a response timing corresponding to the one master device that generated the access request among the plurality of master devices based on the access request.
  • a semiconductor device comprising: a slave device that responds to the one master device at a response timing corresponding to the one master device that generated the access request among the plurality of master devices based on the access request.

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Abstract

　本開示のアクセス制御方法は、複数のマスタデバイスのうちの一のマスタデバイスに、アクセス対象デバイスへのアクセスリクエストを生成させ、アクセスリクエストに基づいて、スレーブデバイスに、アクセスリクエストを生成した一のマスタデバイスを特定させ、スレーブデバイスに、その特定された一のマスタデバイスに応じた応答タイミングで、一のマスタデバイスへの応答をさせるものである。

Description

アクセス制御方法、バスシステム、および半導体装置
　本開示は、アクセス制御方法、そのようなアクセス制御方法を用いてアクセス制御を行うバスシステム、およびそのようなバスシステムを備えた半導体装置に関する。
　プロセッサは、しばしば、例えばバスおよびメモリコントローラを介してメモリと接続される。そして、プロセッサは、演算処理を行う際、メモリに対してデータを書き込み、あるいはメモリからデータを読み出す。プロセッサがメモリに対してデータを書き込む場合における制御方法としては、例えば、ポステッド転送（バッファラブルともいう）と、ノンポステッド転送がある（例えば、特許文献１）。
　ポステッド転送では、例えば、プロセッサ（マスタ）がメモリコントローラ（スレーブ）に対して書込リクエストを行ったときに、メモリコントローラは、メモリに対するデータの書き込みが完了する前に、プロセッサに対してレスポンスを行う。このポステッド転送では、レスポンスを返すタイミングが早くなるため、転送性能が向上する。これにより、システム全体における処理速度の向上が期待できる。しかしながら、プロセッサが、あるアドレスに対してこのような書込リクエストを行った後に読出リクエストを行った場合、最新のデータがメモリにまだ書き込まれていないため、書き換えられる前の古いデータが読み出されるおそれがある。このように、ポステッド転送では、いわゆるコヒーレンシ（データの一貫性）に関する問題が生じるおそれがある。
　ノンポステッド転送では、例えば、プロセッサ（マスタ）がメモリコントローラ（スレーブ）に対して書込リクエストを行ったときに、メモリコントローラは、メモリに対するデータの書き込みが完了した後に、プロセッサに対してレスポンスを行う。この場合には、ポステッド転送に比べてレスポンスを返すタイミングが遅いため、転送性能が低下し、システム全体における処理速度が低下するおそれがあるが、コヒーレンシに関する問題の発生を抑えることができる。
米国特許第７１９４５６６号明細書
　このように、メモリアクセスでは、コヒーレンシに関する問題の発生を抑えつつ転送性能を高めることが望まれており、さらなる転送性能の向上が期待されている。
　したがって、コヒーレンシに関する問題の発生を抑えつつ転送性能を高めることができるアクセス制御方法、バスシステム、および半導体装置を提供することが望ましい。
　本開示の一実施の形態におけるアクセス制御方法は、複数のマスタデバイスのうちの一のマスタデバイスに、アクセス対象デバイスへのアクセスリクエストを生成させ、アクセスリクエストに基づいて、スレーブデバイスに、アクセスリクエストを生成した一のマスタデバイスを特定させ、スレーブデバイスに、その特定された一のマスタデバイスに応じた応答タイミングで、一のマスタデバイスへの応答をさせるものである。
　本開示の一実施の形態におけるバスシステムは、複数のマスタデバイスと、スレーブデバイスとを備えている。複数のマスタデバイスは、アクセス対象デバイスへのアクセスリクエストを生成可能に構成されたものである。スレーブデバイスは、アクセスリクエストに基づいて、複数のマスタデバイスのうちの、アクセスリクエストを生成した一のマスタデバイスに応じた応答タイミングで、一のマスタデバイスに応答するものである。
　本開示の一実施の形態における半導体装置は、複数のマスタデバイスと、スレーブデバイスとを備えている。複数のマスタデバイスは、アクセス対象デバイスへのアクセスリクエストを生成可能に構成されたものである。スレーブデバイスは、アクセスリクエストに基づいて、複数のマスタデバイスのうちの、アクセスリクエストを生成した一のマスタデバイスに応じた応答タイミングで、一のマスタデバイスに応答するものである。
　本開示の一実施の形態におけるアクセス制御方法、バスシステム、および半導体装置では、複数のマスタデバイスのうちの一のマスタデバイスにより、アクセスリクエストが生成され、そのアクセスリクエストに基づいて、アクセス対象デバイスへの処理が行われる。その際、スレーブデバイスから一のマスタデバイスへの応答は、一のマスタデバイスに応じた応答タイミングで行われる。
　本開示の一実施の形態におけるアクセス制御方法、バスシステム、および半導体装置によれば、一のマスタデバイスに応じた応答タイミングで、一のマスタデバイスへの応答を行うようにしたので、コヒーレンシに関する問題の発生を抑えつつ転送性能を高めることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
本開示の一実施の形態に係るバスシステムの一構成例を表すブロック図である。 図１に示したメモリコントローラの一構成例を表すブロック図である。 図２に示したレスポンス制御部の一構成例を表すブロック図である。 図３に示したレスポンス制御部の一動作例を表す表である。 図１に示した他のメモリコントローラの一構成例を表すブロック図である。 図１に示したバスシステムの一動作例を表す説明図である。 図１に示したバスシステムの他の動作例を表す説明図である。 図１に示したバスシステムの他の動作例を表す説明図である。 比較例１に係るバスシステムの一動作例を表す説明図である。 比較例２に係るバスシステムの一動作例を表す説明図である。 比較例２に係るバスシステムの他の動作例を表す説明図である。 比較例３に係るバスシステムの一動作例を表す説明図である。 比較例３に係るバスシステムの他の動作例を表す説明図である。 変形例に係るレスポンス制御部の一構成例を表すブロック図である。 他の変形例に係るバスシステムの一動作例を表す説明図である。 図１５に示したバスシステムの他の動作例を表す説明図である。 図１５に示したバスシステムに係るレスポンス制御部の一構成例を表すブロック図である。 他の変形例に係るバスシステムの一構成例を表すブロック図である。 他の変形例に係るインターコネクト部の一構成例を表すブロック図である。 他の変形例に係るバスシステムの一構成例を表すブロック図である。
　以下、本開示の一実施の形態について、図面を参照して詳細に説明する。
［構成例］
（全体構成例）
　図１は、一実施の形態に係るバスシステムの一構成例を表すものである。このバスシステム１は、この例では、１チップで構成された、いわゆるＳｏＣ（System on Chip）のシステムである。なお、本開示の実施の形態に係るアクセス制御方法および半導体装置は、本実施の形態により具現化されるので、併せて説明する。
　バスシステム１は、情報処理部９と、ＤＭＡ（Direct Memory Access）コントローラ２０と、インターコネクト部３０と、メモリコントローラ４０，６０と、メモリ５０，７０とを備えている。この例では、メモリ５０，７０を除く回路を１チップに集積している。なお、これに限定されるものではなく、これら全ての回路を１チップに集積してもよい。
　情報処理部９は、演算処理を行うものである。情報処理部９は、この例では、キャッシュ１０と、２つのコア１１，１２とを有している。キャッシュ１０は、レベル２（Ｌ２）キャッシュメモリである。コア１１，１２は、いわゆるプロセッサコアである。情報処理部９は、バスＢ１を介してインタ－コネクト部３０に接続されている。情報処理部９としては、例えば、ＡＲＭ社製プロセッサ（例えばCortex-A9 MPCore）、ＡＲＭ社製レベル２キャッシュコントローラ（例えばＬ２Ｃ－３１０）などのＩＰ（Intellectual Property）の組み合わせを用いることができる。インタ－コネクト部３０との間のバスインタフェースとしては、例えばＡＸＩ（Advanced eXtensive Interface）を使用可能である。
　キャッシュ１０およびコア１１，１２には、それぞれ、互いに異なる識別子ＭＩが割り当てられている。この例では、識別子ＭＩは８ビットのパラメータである。具体的には、この例では、キャッシュ１０の識別子ＭＩは、１６進数表記で“０ｘ１０”（２進数表記では“０００１００００”）であり、コア１１の識別子ＭＩは“０ｘ１１”（２進数表記では“０００１０００１”）であり、コア１２の識別子ＭＩは“０ｘ１２”（２進数表記では“０００１００１０”）である。キャッシュ１０およびコア１１，１２の識別子ＭＩの上位４ビット（ビットｂ４～ｂ７）は、互いに同じである。すなわち、この例では、情報処理部９の各ブロック（キャッシュ１０およびコア１１，１２）における、バスインタフェースを介したデータ転送性能が同じであることを考慮し、識別子ＭＩの上位４ビットを同じにしている。そして、キャッシュ１０およびコア１１，１２の識別子ＭＩの下位４ビット（ビットｂ０～ｂ３）は、互いに異なるようにしている。
　情報処理部９は、メモリ５０やメモリ７０に対して書込リクエストを行う場合には、書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡをインターコネクト部３０に供給し、インターコネクト部３０からレスポンス信号ＲＥを受け取るようになっている。書込アドレスＷｒＡＤＤは、アドレス情報に加え、識別子ＭＩ、転送モード情報ＭＯＤＥなどを含むものである。転送モード情報ＭＯＤＥは、書込リクエストを行うデバイス（この例では情報処理部９）が、ポステッド転送とノンポステッド転送のどちらを要求するかを示すものである。具体的には、情報処理部９は、ポステッド転送による書込リクエストを行う場合には、転送モード情報ＭＯＤＥを“１”に設定し、ノンポステッド転送による書込リクエストを行う場合には、転送モード情報ＭＯＤＥを“０”に設定する。また、書込アドレスＷｒＡＤＤは、この他、書き込むデータのビット幅やバースト長に関する情報、セキュリティ情報などを含むようにしてもよい。
　なお、バスインタフェースとしてＡＸＩを用いる場合には、転送モード情報ＭＯＤＥは、ＡＸＩのパラメータＡＷＣＡＣＨＥ［０］に対応するものである。また、識別子ＭＩを、ＡＸＩのサイドバンド信号に割り当てることが可能である。このとき、パラメータＡＷＵＳＥＲなどの既存のサイドバンド信号を用いてもよいし、サイドバンド信号を新たに定義してもよい。
　また、情報処理部９は、メモリ５０やメモリ７０に対して読出リクエストを行う場合には、読出アドレスＲｄＡＤＤをインターコネクト部３０に供給し、インターコネクト部３０から読出データＲｄＤＡＴＡを受け取るようになっている。
　ＤＭＡコントローラ２０は、メモリ５０，７０に対するＤＭＡ転送を制御するコントローラである。ＤＭＡコントローラ２０には、情報処理部９の各ブロックと同様に、識別子ＭＩが割り当てられている。具体的には、この例では、ＤＭＡコントローラ２０の識別子ＭＩは“０ｘ２０”（２進数表記では“００１０００００”）である。ＤＭＡコントローラ２０は、情報処理部９と同様に、バスＢ２を介してインタ－コネクト部３０に接続されている。そして、ＤＭＡコントローラ２０は、メモリ５０やメモリ７０に対して書込リクエストを行う場合には、情報処理部９と同様に、書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡをインターコネクト部３０に供給し、インターコネクト部３０からレスポンスＲＥを受け取る。また、ＤＭＡコントローラ２０は、メモリ５０やメモリ７０に対して読出リクエストを行う際には、情報処理部９と同様に、読出アドレスＲｄＡＤＤをインターコネクト部３０に供給し、インターコネクト部３０から読出データＲｄＤＡＴＡを受け取るようになっている。
　この図では、情報処理部９およびＤＭＡコントローラ２０をインターコネクト部３０に接続したが、これに限定されるものではなく、他のデバイスを接続してもよい。その場合には、このデバイスに、情報処理部９（キャッシュ１０、２つのコア１１，１２）およびＤＭＡコントローラ２０の識別子ＭＩとは異なる識別子ＭＩを割り当てることが望ましい。例えば、ＤＭＡコントローラ２０とほぼ同じデータ転送性能を有する他のＤＭＡコントローラ１２０を接続する場合には、例えば、このＤＭＡコントローラ１２０の識別子ＭＩを“０ｘ２１”（２進数表記では“００１００００１”）にすることができる。すなわち、この例では、ＤＭＡコントローラ２０，１２０のデータ転送性能はほぼ同じであることを考慮し、識別子ＭＩの上位４ビットを同じにしている。
　インターコネクト部３０は、情報処理部９およびＤＭＡコントローラ２０からのメモリ５０，７０へのアクセスを調停するものである。インターコネクト部３０は、バスＢ１を介して情報処理部９に接続され、バスＢ２を介してＤＭＡコントローラ２０に接続され、バスＢ１１を介してメモリコントローラ４０に接続され、バスＢ１２を介してメモリコントローラ６０に接続されている。
　情報処理部９またはＤＭＡコントローラ２０がメモリ５０に対して書込リクエストを行った場合には、インターコネクト部３０は、書込リクエストを行ったデバイスから供給された書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡをメモリコントローラ４０に引き渡し、メモリコントローラ４０から供給されたレスポンス信号ＲＥを、書込リクエストを行ったデバイスに引き渡す。また、情報処理部９またはＤＭＡコントローラ２０がメモリ５０に対して読出リクエストを行った場合には、インターコネクト部３０は、読出リクエストを行ったデバイスから供給された読出アドレスＲｄＡＤＤを、メモリコントローラ４０に引き渡し、メモリコントローラ４０から供給された読出データＲｄＤＡＴＡを、読出リクエストを行ったデバイスに引き渡す。
　同様に、情報処理部９またはＤＭＡコントローラ２０がメモリ７０に対して書込リクエストを行った場合には、インターコネクト部３０は、書込リクエストを行ったデバイスから供給された書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡをメモリコントローラ６０に引き渡し、メモリコントローラ６０から供給されたレスポンス信号ＲＥを、書込リクエストを行ったデバイスに引き渡す。また、情報処理部９またはＤＭＡコントローラ２０がメモリ７０に対して読出リクエストを行った場合には、インターコネクト部３０は、読出リクエストを行ったデバイスから供給された読出アドレスＲｄＡＤＤをメモリコントローラ６０に引き渡し、メモリコントローラ６０から供給された読出データＲｄＤＡＴＡを、読出リクエストを行ったデバイスに引き渡すようになっている。
　メモリコントローラ４０は、メモリ５０の動作を制御するものである。メモリコントローラ４０は、バスＢ１１を介してインターコネクト部３０に接続されている。メモリコントローラ４０は、インターコネクト部３０から供給された書込アドレスＷｒＡＤＤおよび読出アドレスＲｄＡＤＤに基づいて制御コマンドＣＯＭを生成して、その制御コマンドＣＯＭをメモリ５０に供給する。また、メモリコントローラ４０は、インターコネクト部３０から供給された書込アドレスＷｒＡＤＤおよび読出アドレスＲｄＡＤＤに基づいてアドレスＡＤＤを生成し、そのアドレスＡＤＤをメモリ５０に供給する。また、メモリコントローラ４０は、インターコネクト部３０から供給された書込データＷｒＤＡＴＡを、データＤＡＴＡとしてメモリ５０に供給し、また、メモリ５０から供給されたデータＤＡＴＡを、読出データＲｄＤＡＴＡとしてインターコネクト部３０に供給する。メモリコントローラ４０は、メモリ５０に対してデータを書き込む場合には、書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを、内蔵する書込バッファ４４（後述）に一時的に記憶させ、その後に、書込バッファ４４に記憶された情報に基づいて、メモリ５０に対してデータの書き込みを行うようになっている。
　また、メモリコントローラ４０は、レスポンス信号ＲＥを生成する機能をも有している。その際、メモリコントローラ４０は、識別子ＭＩおよび転送モード情報ＭＯＤＥに基づいて、レスポンス信号ＲＥを生成するタイミングを決定するようになっている。具体的には、メモリコントローラ４０は、後述するように、情報処理部９またはＤＭＡコントローラ２０が、メモリ５０に対して、ノンポステッド転送（ＭＯＤＥ＝０）による書込リクエストを行った場合には、メモリ５０に対してデータの書き込みが完了したタイミングで、レスポンス信号ＲＥを生成し、そのレスポンス信号ＲＥを、インターコネクト部３０を介して書込リクエストを行ったデバイスに供給する。すなわち、この場合には、ノンポステッド転送が行われる。また、メモリコントローラ４０は、情報処理部９またはＤＭＡコントローラ２０が、メモリ５０に対して、ポステッド転送（ＭＯＤＥ＝１）による書込リクエストを行った場合には、識別子ＭＩに基づいて、転送方式を選択する。すなわち、情報処理部９（キャッシュ１０、およびコア１１，１２）が書込リクエストを行った場合には、メモリ５０に対してデータの書き込みが完了したタイミングで、レスポンス信号ＲＥを生成し、そのレスポンス信号ＲＥを、インターコネクト部３０を介して書込リクエストを行ったデバイスに供給する。すなわち、この場合には、ノンポステッド転送が行われる。また、ＤＭＡコントローラ２０が書込リクエストを行った場合には、内蔵する書込バッファ４４（後述）にデータが書き込まれたタイミングでレスポンス信号ＲＥを生成し、そのレスポンス信号ＲＥを、インターコネクト部３０を介して書込リクエストを行ったデバイスに供給する。すなわち、この場合には、ポステッド転送が行われるようになっている。
　このように、メモリコントローラ４０では、情報処理部９が書込リクエストを行った場合には、メモリ５０に対してデータの書き込みが完了したタイミングで、レスポンス信号ＲＥを生成する。これにより、コヒーレンシに関する問題の発生を抑えることができる。すなわち、仮に、情報処理部９は、メモリ５０のあるアドレスに対して、ポステッド転送による書込リクエストを行った直後に読出リクエストを行った場合には、書き換えられる前のデータが読み出されてしまうおそれがある。一方、メモリコントローラ４０では、情報処理部９が書込リクエストを行う場合には、メモリ５０に対してデータの書き込みが完了したタイミングで、レスポンス信号ＲＥを生成するようにした。よって、その直後に情報処理部９がその書込リクエストと同じアドレスに対して読出リクエストを行う場合でも、書き換えられた後のデータが読み出されるため、コヒーレンシに関する問題の発生を抑えることができるようになっている。
　メモリコントローラ６０は、メモリコントローラ４０と同様に、メモリ７０の動作を制御するものである。メモリコントローラ６０は、バスＢ１２を介してインターコネクト部３０に接続されている。また、メモリコントローラ６０は、メモリ７０に対してデータを書き込む場合には、メモリコントローラ４０と同様に、書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを、内蔵する書込バッファ６４（後述）に一時的に記憶させ、その後に、書込バッファ６４に記憶された情報に基づいて、メモリ７０に対してデータの書き込みを行う。このメモリコントローラ６０は、メモリコントローラ４０とは異なり、スヌープ機構を有している。すなわち、メモリコントローラ６０は、読出リクエストを受けとった場合において、書込バッファ６４に読み出したいデータが記憶されている場合には、この書込バッファ６４からデータを読み出し、読出データＲｄＤＡＴＡとして出力する。このように、メモリ７０からデータを読み出すのではなく、書込バッファ６４からデータを読み出すことにより、コヒーレンシに関する問題の発生を抑えることができるようになっている。
　また、メモリコントローラ６０は、メモリコントローラ４０と同様に、レスポンス信号ＲＥを生成する機能をも有している。その際、メモリコントローラ６０は、転送モード情報ＭＯＤＥに基づいて、レスポンス信号ＲＥを生成するタイミングを決定するようになっている。具体的には、メモリコントローラ６０は、後述するように、情報処理部９またはＤＭＡコントローラ２０が、メモリ７０に対して、ノンポステッド転送（ＭＯＤＥ＝０）による書込リクエストを行った場合には、メモリ７０に対してデータの書き込みが完了したタイミングで、レスポンス信号ＲＥを生成し、そのレスポンス信号ＲＥを、インターコネクト部３０を介して書込リクエストを行ったデバイスに供給する。すなわち、この場合には、ノンポステッド転送が行われる。また、メモリコントローラ６０は、情報処理部９またはＤＭＡコントローラ２０が、メモリ７０に対して、ポステッド転送（ＭＯＤＥ＝１）による書込リクエストを行った場合には、内蔵する書込バッファ６４（後述）にデータが書き込まれたタイミングでレスポンス信号ＲＥを生成し、そのレスポンス信号ＲＥを、インターコネクト部３０を介して書込リクエストを行ったデバイスに供給する。すなわち、この場合には、ポステッド転送が行われるようになっている。
　メモリ５０，７０は、データを記憶するものであり、情報処理部９の作業用メモリとして機能するものである。メモリ５０，７０は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）を用いて構成されるものである。メモリ５０は、メモリコントローラ４０から制御コマンドＣＯＭおよびアドレスＡＤＤを受け取るとともに、メモリコントローラ４０との間でデータＤＡＴＡをやりとりするものである。同様に、メモリ７０は、メモリコントローラ６０から制御コマンドＣＯＭおよびアドレスＡＤＤを受け取るとともに、メモリコントローラ６０との間でデータＤＡＴＡをやりとりするものである。
（メモリコントローラ４０）
　図２は、メモリコントローラ４０の一構成例を表すものである。メモリコントローラ４０は、書込インタフェース４１と、読出インタフェース４８と、コントローラ４９とを有している。
　書込インタフェース４１は、書込アクセスに関するインタフェースである。具体的には、書込インタフェース４１は、インターコネクト部３０から供給された書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを一時的に記憶し、この書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡをコントローラ４９に引き渡すようになっている。また、書込インタフェース４１は、書込アドレスＷｒＡＤＤに基づいてレスポンス信号ＲＥを生成する機能も有している。書込インタフェース４１は、書込バッファ４４と、レスポンス制御部８０と、レスポンス信号生成部４３とを有している。
　書込バッファ４４は、書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを一時的に記憶するバッファメモリである。そして、書込バッファ４４は、コントローラ４９からの指示に基づいて、記憶された書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを、コントローラ４９に供給するようになっている。
　レスポンス制御部８０は、書込アドレスＷｒＡＤＤに基づいてパラメータＰＷを生成するものである。
　図３は、レスポンス制御部８０の一構成例である。レスポンス制御部８０は、識別子取得部８１と、転送モード情報取得部８５と、レジスタ８２と、論理積演算部８３と、比較部８４と、論理積回路８６とを有している。
　識別子取得部８１は、書込アドレスＷｒＡＤＤから識別子ＭＩを取得するものである。転送モード情報取得部８５は、書込アドレスＷｒＡＤＤから転送モード情報ＭＯＤＥを取得するものである。
　レジスタ８２は、パラメータＭＩＭａｓｋ，ＭＩＭａｔｃｈを記憶するものである。パラメータＭＩｍａｓｋ，ＭＩＭａｔｃｈは、それぞれ８ビットのパラメータである。メモリコントローラ４０では、パラメータＭＩｍａｓｋは、１６進数表記で“０ｘ１０”（２進数表記では“０００１００００”）に設定され、パラメータＭＩＭａｔｃｈは“０ｘ１０”に設定されている。
　論理積回路８３は、識別子ＭＩの各ビットの値と、パラメータＭＩＭａｓｋ（この例では“０ｘ１０”）の対応するビットの値との論理積をそれぞれ求めて、８ビットのパラメータを生成するものである。すなわち、論理積回路８３は、この例では、識別子ＭＩのビットｂ４以外のビットをマスクする。具体的には、論理積回路８３は、ビットｂ４の値が識別子ＭＩのビットｂ４の値であり、ビットｂ０～ｂ３，ｂ５～ｂ７の値が“０”であるパラメータを生成して出力するようになっている。
　比較部８４は、論理積演算部８３の出力パラメータと、８ビットのパラメータＭＩＭａｔｃｈ（この例では“０ｘ１０”）とを比較して、その比較結果をパラメータＤＰＷとして出力するものである。具体的には、比較部８４は、これらのパラメータが一致した場合にはパラメータＤＰＷを“１”とし、一致しない場合にはパラメータＤＰＷを“０”にするようになっている。
　図４は、識別子ＭＩとパラメータＤＰＷとの関係を表すものである。メモリコントローラ４０では、情報処理装置９が書込リクエストを行う場合には、パラメータＤＰＷは“１”になり、ＤＭＡコントローラ２０が書込リクエストを行う場合には、パラメータＤＰＷは“０”になる。すなわち、情報処理装置９が書込リクエストを行う場合には、情報処理装置９の識別子ＭＩのビットｂ４が“１”であるため、パラメータＤＰＷは“１”になり、ＤＭＡコントローラ２０が書込リクエストを行う場合には、ＤＭＡコントローラ２０の識別子ＭＩのビットｂ４が“０”であるため、パラメータＤＰＷは“０”になる。このように、レスポンス制御部８０では、識別子ＭＩのビットｂ４の値に基づいて、パラメータＤＰＷを生成するようになっている。
　論理積回路８６は、パラメータＤＰＷの反転値と、転送モード情報ＭＯＤＥの値との論理積を求め、その結果をパラメータＰＷとして出力するものである。パラメータＰＷは、値が“１”である場合にはポステッド転送を示し、値が“０”である場合にはノンポステッド転送を示すものである。
　この構成により、レスポンス制御部８０は、情報処理装置９が書込リクエストを行う場合には、図４に示したようにパラメータＤＰＷが“１”になるため、パラメータＰＷを“０”にする。また、レスポンス制御部８０は、ＤＭＡコントローラ２０が書込リクエストを行う場合には、図４に示したようにパラメータＤＰＷが“０”になるため、転送モード情報ＭＯＤＥの値をパラメータＰＷとして出力するようになっている。
　レスポンス信号生成部４３は、パラメータＰＷおよびコントローラ４９から供給される制御信号に基づいて、レスポンス信号ＲＥを生成するものである。具体的には、レスポンス信号生成部４３は、レスポンス制御部８０から、値が“１”であるパラメータＰＷを受け取った場合には、そのタイミングでレスポンス信号ＲＥを生成する。言い換えれば、レスポンス信号生成部４３は、書込バッファ４４にデータが書き込まれたタイミングでレスポンス信号ＲＥを生成する。すなわち、この場合には、ポステッド転送が行われる。また、レスポンス信号生成部４３は、値が“０”であるパラメータＰＷを受け取った場合には、メモリ５０に対してデータの書き込みが完了したことを示す制御信号をコントローラ４９から受け取ったタイミングで、レスポンス信号ＲＥを生成する。すなわち、この場合には、ノンポステッド転送が行われるようになっている。
　読出インタフェース４８は、読出アクセスに関するインタフェースである。読出インタフェース４８は、インターコネクト部３０から供給された読出アドレスＲｄＡＤＤに基づいて所定の処理を行い、この読出アドレスＲｄＡＤＤをコントローラ４９に引き渡すとともに、コントローラ４９から供給された読出データＲｄＤＡＴＡに基づいて所定の処理を行い、この読出データＲｄＤＡＴＡをインターコネクト部３０に引き渡すようになっている。
　コントローラ４９は、書込インタフェース４１および読出インタフェース４８からの指示に基づいて、メモリ５０の動作を制御するものである。具体的には、コントローラ４９は、書込アドレスＷｒＡＤＤおよび読出アドレスＲｄＡＤＤに基づいて、書込コマンドや読出コマンドなどの制御コマンドＣＯＭを生成して、その制御コマンドＣＯＭをメモリ５０に供給する。また、コントローラ４９は、書込アドレスＷｒＡＤＤおよび読出アドレスＲｄＡＤＤに基づいてアドレスＡＤＤを生成し、そのアドレスＡＤＤをメモリ５０に供給する。また、コントローラ４９は、書込インタフェース４１から供給された書込データＷｒＤＡＴＡを、データＤＡＴＡとしてメモリ５０に供給し、また、メモリ５０から供給されたデータＤＡＴＡを、読出データＲｄＤＡＴＡとして読出インタフェース４８に供給するようになっている。
（メモリコントローラ６０）
　図５は、メモリコントローラ６０の一構成例を表すものである。メモリコントローラ６０は、読出インタフェース６８と、書込インタフェース６１と、コントローラ６９とを有している。
　読出インタフェース６８は、読出インタフェース４８と同様に、読出アクセスに関するインタフェースである。読出インタフェース６８は、読出インタフェース４８とは異なり、スヌープ機構を有している。すなわち、読出インタフェース６８は、読出リクエストを受け取った場合において、書込インタフェース６１の書込バッファ６４（後述）に読み出したいデータが記憶されている場合には、この書込バッファ６４からデータを読み出し、読出データＲｄＤＡＴＡとして出力する。これにより、メモリコントローラ６０およびメモリ７０では、コヒーレンシに関する問題の発生を抑えることができるようになっている。
　書込インタフェース６１は、書込インタフェース４１と同様に、書込アクセスに関するインタフェースである。書込インタフェース６１は、書込バッファ６４と、レスポンス制御部９０と、レスポンス信号生成部６３とを有している。
　書込バッファ６４は、書込バッファ４４と同様に、書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを一時的に記憶するバッファメモリである。また、書込バッファ６４は、読出インタフェース６８からの指示に基づいて、書込バッファ６４に記憶された書込データＷｒＤＡＴＡを読出インタフェース６８に供給するようになっている。
　レスポンス制御部９０は、レスポンス制御部８０と同様に、書込アドレスＷｒＡＤＤに基づいてパラメータＰＷを生成するものである。レスポンス制御部９０の構成は、レスポンス制御部８０（図３）と同じである。ここで、レスポンス制御部９０では、パラメータＭＩＭaskは“０ｘ００”に設定されている。これにより、メモリコントローラ６０では、図４に示したように、情報処理装置９およびＤＭＡコントローラ２０のどちらがメモリ７０に対して書込リクエストを行っても、パラメータＤＰＷは“０”になる。よって、レスポンス制御部９０は、転送モード情報ＭＯＤＥの値を、パラメータＰＷとして出力するようになっている。
　レスポンス信号生成部６３は、レスポンス信号生成部４３と同様に、パラメータＰＷおよびコントローラ６９から供給される制御信号に基づいて、レスポンス信号ＲＥを生成するものである。コントローラ６９は、コントローラ４９と同様に、書込インタフェース６１および読出インタフェース６８からの指示に基づいて、メモリ７０の動作を制御するものである。
　ここで、キャッシュ１０、コア１１，１２、およびＤＭＡコントローラ２０は、本開示における「マスタデバイス」の一具体例に対応し、メモリコントローラ４０は、本開示における「スレーブデバイス」の一具体例に対応する。メモリ５０は、本開示における「アクセス対象デバイス」の一具体例に対応する。書込リクエストは、本開示における「アクセスリクエスト」の一具体例に対応する。転送モード情報ＭＯＤＥは、本開示における「要求情報」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態のバスシステム１の動作および作用について説明する。
（全体動作概要）
　まず、図１などを参照して、バスシステム１の全体動作概要を説明する。情報処理部９は、演算処理を行う。ＤＭＡコントローラ２０は、ＤＭＡ転送を制御する。インターコネクト部３０は、情報処理部９およびＤＭＡコントローラ２０からのメモリ５０，７０へのアクセスを調停する。メモリコントローラ４０は、メモリ５０の動作を制御するとともに、レスポンス信号ＲＥを生成する。その際、メモリコントローラ４０は、識別子ＭＩおよび転送モード情報ＭＯＤＥに基づいて、レスポンス信号ＲＥを生成するタイミングを決定する。メモリコントローラ６０は、メモリ７０の動作を制御するとともに、レスポンス信号ＲＥを生成する。その際、メモリコントローラ６０は、転送モード情報ＭＯＤＥに基づいて、レスポンス信号ＲＥを生成するタイミングを決定する。メモリ５０，７０は、データを記憶する。
　次に、３つの動作例を挙げて、バスシステム１の詳細動作について説明する。
（動作例１）
　まず、情報処理部９のキャッシュ１０が、メモリ５０に対して、ポステッド転送による書込リクエストを行う動作例１について説明する。
　図６は、バスシステム１の動作例１を表すものである。図６において、太い実線で示した信号は、レスポンス信号ＲＥを生成するタイミングより前にアクティブになる信号を示し、太い破線で示した信号は、レスポンス信号ＲＥを生成するタイミングより後にアクティブになる信号を示す。
　まず、情報処理部９のキャッシュ１０が、メモリ５０に対するポステッド転送による書込リクエストを行う。具体的には、情報処理部９は、書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを生成してインターコネクト部３０に供給する。この書込アドレスＷｒＡＤＤには、キャッシュ１０の識別子ＭＩ（“０ｘ１０”）、および、値が“１”である転送モード情報ＭＯＤＥ（ＭＯＤＥ＝１）が含まれている。すなわち、キャッシュ１０は、ポステッド転送を要求しているため、転送モード情報ＭＯＤＥは“１”に設定される。そして、インターコネクト部３０は、情報処理部９から供給された書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを、メモリコントローラ４０に引き渡す。そして、メモリコントローラ４０は、インターコネクト部３０から、書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを受け取る。メモリコントローラ４０は、その書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを、書込バッファ４４に一時的に記憶させ、その後に、書込バッファ４４に記憶された情報に基づいて、メモリ５０に対してデータの書き込みを行う。
　メモリコントローラ４０のレスポンス制御部８０は、書込アドレスＷｒＡＤＤに基づいて、値が“０”のパラメータＰＷを生成する。すなわち、書込アドレスＷｒＡＤＤに含まれる識別子ＭＩが“０ｘ１０”であるため、パラメータＤＰＷが“１”になり、パラメータＰＷが“０”になる。よって、レスポンス信号生成部４３は、メモリ５０に対してデータの書き込みが完了したタイミングで、レスポンス信号ＲＥを生成する。バスシステム１では、このようにして、ノンポステッド転送が行われる。
　情報処理部９は、ポステッド転送による書込リクエストを行った後に、その書込リクエストを行ったアドレスに対して読出リクエストを行う場合がある。具体的には、例えば、いわゆるエビクション動作を行う場合に、そのようなケースが起こりうる。例えば、ＡＲＭ社製プロセッサCortex-A9 MPCoreおよびレベル２キャッシュコントローラＬ２Ｃ－３１０を用いて情報処理部９を構成した場合において、エビクション動作を行う際、転送モード情報ＭＯＤＥ（ＡＷＣＡＣＨＥ［０］）は“１”に設定される。すなわち、この場合には、情報処理部９はポステッド転送による書込リクエストを行う。このような場合において、メモリコントローラ４０は、上述したように、ノンポステッド転送を行うべきと判断し、メモリ５０に対してデータの書き込みが完了したタイミングでレスポンス信号ＲＥを生成する。これにより、書込アクセスの後の読出アクセスにおいて、メモリ５０から、書き換えられる前の古いデータが読み出されるおそれを低減することができるため、コヒーレンシに関する問題の発生を抑えることができる。
　このように、バスシステム１では、情報処理部９がメモリ５０に対してポステッド転送による書込リクエストを行う場合には、メモリコントローラ４０は、ノンポステッド転送を行うべきと判断する。これにより、バスシステム１では、コヒーレンシに関する問題の発生を抑えることができる。
（動作例２）
　次に、ＤＭＡコントローラ２０が、メモリ５０に対して、ポステッド転送による書込リクエストを行う動作例２について説明する。
　図７は、バスシステム１の動作例２を表すものである。まず、ＤＭＡコントローラ２０が、メモリ５０に対するポステッド転送による書込リクエストを行う。具体的には、ＤＭＡコントローラ２０は、書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを生成してインターコネクト部３０に供給する。この書込アドレスＷｒＡＤＤには、ＤＭＡコントローラ２０の識別子ＭＩ（“０ｘ２０”）、および、値が“１”である転送モード情報ＭＯＤＥ（ＭＯＤＥ＝１）が含まれている。メモリコントローラ４０は、インターコネクト部３０を介して、書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを受け取る。そして、メモリコントローラ４０は、その書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを、書込バッファ４４に一時的に記憶させる。
　メモリコントローラ４０のレスポンス制御部８０は、書込アドレスＷｒＡＤＤに基づいて、値が“１”のパラメータＰＷを生成する。すなわち、書込アドレスＷｒＡＤＤに含まれる識別子ＭＩが“０ｘ２０”であるため、パラメータＤＰＷが“０”になり、よって、パラメータＰＷは、転送モード情報ＭＯＤＥの値と同じ値“１”になる。よって、レスポンス信号生成部４３は、書込バッファ４４にデータが書き込まれたタイミングで、レスポンス信号ＲＥを生成する。そして、メモリコントローラ４０は、書込バッファ４４に記憶された情報に基づいて、メモリ５０に対してデータの書き込みを行う。バスシステム１では、このようにして、ポステッド転送が行われる。
　ＤＭＡコントローラ２０は、しばしば、複数の書込リクエストにより一連の書込転送を行う。以下、４回の書込リクエストにより、１キロバイト（＝４×２５６バイト）の転送を行う場合を例に説明する。このような場合には、ＤＭＡコントローラ２０は、例えば、ポステッド転送による書込リクエストを３回行った後に、ノンポステッド転送による書込リクエストを１回行う。このとき、メモリコントローラ４０は、リクエスト通りに、最初の３回の書込リクエストに対してポステッド転送を行うべきと判断し、その後の１回の書込リクエストに対してノンポステッド転送を行うべきと判断する。これにより、バスシステム１では、最初の３回の書込リクエストに対してレスポンスを返すタイミングを早くすることができるため、転送性能が向上する。また、その後の１回の書込リクエストに対しては、メモリ５０に対してデータの書き込みが完了したタイミングで、レスポンス信号ＲＥを生成するため、コヒーレンシに関する問題の発生を抑えることができる。
　このように、バスシステム１では、ＤＭＡコントローラ２０がメモリ５０に対して書込リクエストを行う場合には、メモリコントローラ４０は、そのリクエスト通りに、ポステッド転送またはノンポステッド転送を行う。すなわち、ＤＭＡコントローラ２０は、きめ細やかに書込リクエストを行うことができるので、メモリコントローラ４０は、その書込リクエストに従うようにした。これにより、バスシステム１では、コヒーレンシに関する問題の発生を抑えることができるとともに、転送性能を高めることができる。
（動作例３）
　次に、情報処理部９のキャッシュ１０が、メモリ７０に対して、ポステッド転送による書込リクエストを行う動作例３について説明する。
　図８は、バスシステム１の動作例３を表すものである。まず、情報処理部９のキャッシュ１０が、メモリ７０に対するポステッド転送による書込リクエストを行う。具体的には、情報処理部９は、書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを生成してインターコネクト部３０に供給する。この書込アドレスＷｒＡＤＤには、キャッシュ１０の識別子ＭＩ（“０ｘ１０”）、および、値が“１”である転送モード情報ＭＯＤＥ（ＭＯＤＥ＝１）が含まれている。メモリコントローラ６０は、インターコネクト部３０を介して、書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを受け取る。そして、メモリコントローラ６０は、その書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを、書込バッファ６４に一時的に記憶させる。
　メモリコントローラ６０のレスポンス制御部９０は、書込アドレスＷｒＡＤＤに基づいて、値が“１”のパラメータＰＷを生成する。すなわち、メモリコントローラ６０では、パラメータＤＰＷが“０”であるため（図４）、パラメータＰＷは、転送モード情報ＭＯＤＥの値と同じ値“１”になる。よって、レスポンス信号生成部４３は、書込バッファ６４にデータが書き込まれたタイミングで、レスポンス信号ＲＥを生成する。そして、メモリコントローラ６０は、書込バッファ６４に記憶された情報に基づいて、メモリ７０に対してデータの書き込みを行う。バスシステム１では、このようにして、ポステッド転送が行われる。また、その後に、メモリコントローラ６０が読出リクエストを受け取り、書込バッファ６４に読み出したいデータが記憶されている場合には、メモリコントローラ６０は、この書込バッファ６４からデータを読み出し、読出データＲｄＤＡＴＡとして出力する。
　このように、バスシステム１では、情報処理部９がメモリ７０に対してポステッド転送による書込リクエストを行う場合には、メモリコントローラ６０は、そのリクエスト通りに、ポステッド転送を行うべきと判断する。これにより、バスシステム１では、レスポンスを返すタイミングが早くすることができるため、転送性能が向上する。これにより、バスシステム１では、システム全体における処理速度を高めることができる。特に、ポステッド転送では、メモリコントローラ６０が有するスヌープ機構を有効に活用することができるため、コヒーレンシに関する問題の発生を抑えることができるとともに、転送性能を高めることができる。
　次に、いくつかの比較例と対比して、本実施の形態の作用を説明する。
（比較例１）
　図９は、比較例１に係るバスシステム１Ｒの一例を表すものである。バスシステム１Ｒは、情報処理部９Ｒと、ＤＭＡコントローラ２０Ｒと、インターコネクト部３０と、メモリコントローラ４０Ｒと、メモリ５０とを備えている。情報処理部９ＲおよびＤＭＡコントローラ２０Ｒは、識別子ＭＩが割り当てられていないものである。メモリコントローラ４０Ｒは、スヌープ機構を有するものである。また、メモリコントローラ４０Ｒは、転送モード情報ＭＯＤＥに基づいて、レスポンス信号ＲＥを生成するタイミングを決定するようになっている。
　この図９の例では、情報処理部９Ｒが、メモリ５０に対してポステッド転送による書込リクエストを行う。具体的には、まず、情報処理部９Ｒが、書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを生成してインターコネクト部３０に供給する。この書込アドレスＷｒＡＤＤには、値が“１”である転送モード情報ＭＯＤＥ（ＭＯＤＥ＝１）が含まれている。そして、メモリコントローラ４０Ｒは、インターコネクト部３０を介して、書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを受け取る。メモリコントローラ４０Ｒは、その書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを、内蔵する書込バッファに一時的に記憶させる。
　メモリコントローラ４０Ｒは、転送モード情報ＭＯＤＥの値が“１”である為、内蔵する書込バッファにデータが書き込まれたタイミングで、レスポンス信号ＲＥを生成する。そして、メモリコントローラ４０Ｒは、その書込バッファに記憶された情報に基づいて、メモリ５０に対してデータの書き込みを行う。バスシステム１Ｒでは、このようにして、ポステッド転送が行われる。また、その後に、メモリコントローラ４０Ｒが読出リクエストを受け取り、書込バッファに読み出したいデータが記憶されている場合には、メモリコントローラ４０Ｒは、この書込バッファからデータを読み出し、読出データＲｄＤＡＴＡとして出力する。
　比較例１に係るバスシステム１Ｒでは、メモリコントローラ４０Ｒにスヌープ機構を設けたので、ポステッド転送を行う場合でも、コヒーレンシに関する問題の発生を抑えることができる。しかしながら、スヌープ機構は、回路の規模が大きく、コストが上昇するおそれがある。
　一方、本実施の形態に係るバスシステム１では、情報処理部９がポステッド転送による書込リクエストを行う場合には、メモリコントローラ４０は、ノンポステッド転送を行うべきと判断する。これにより、スヌープ機構を設けずにコヒーレンシに関する問題の発生を抑えることができるため、回路規模を小さくすることができ、コストの上昇を抑えることができる。
（比較例２）
　図１０，１１は、比較例２に係るバスシステム１Ｓの一例を表すものである。バスシステム１Ｓは、情報処理部９Ｒと、ＤＭＡコントローラ２０Ｒと、インターコネクト部３０と、メモリコントローラ４０Ｓと、メモリ５０とを備えている。メモリコントローラ４０Ｓは、スヌープ機構を有しないものである。また、メモリコントローラ４０Ｓは、受け取った転送モード情報ＭＯＤＥに依らず、常にノンポステッド転送を行うべきと判断するものである。
　図１０の例では、情報処理部９Ｒが、メモリ５０に対してポステッド転送による書込リクエストを行う。具体的には、まず、情報処理部９Ｒが、書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを生成してインターコネクト部３０に供給する。この書込アドレスＷｒＡＤＤには、値が“１”である転送モード情報ＭＯＤＥ（ＭＯＤＥ＝１）が含まれている。そして、メモリコントローラ４０Ｓは、インターコネクト部３０を介して、書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを受け取る。メモリコントローラ４０Ｓは、その書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを、内蔵する書込バッファに一時的に記憶させ、その後に、その書込バッファに記憶された情報に基づいて、メモリ５０に対してデータの書き込みを行う。メモリコントローラ４０Ｓは、メモリ５０に対してデータの書き込みが完了したタイミングで、レスポンス信号ＲＥを生成する。バスシステム１Ｓでは、このようにして、ノンポステッド転送が行われる。
　図１１の例では、ＤＭＡコントローラ２０Ｒが、メモリ５０に対してポステッド転送による書込リクエストを行う。具体的には、まず、ＤＭＡコントローラ２０Ｒが、書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを生成してインターコネクト部３０に供給する。この書込アドレスＷｒＡＤＤには、値が“１”である転送モード情報ＭＯＤＥ（ＭＯＤＥ＝１）が含まれている。そして、メモリコントローラ４０Ｓは、インターコネクト部３０を介して、書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを受け取る。メモリコントローラ４０Ｓは、その書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを、内蔵する書込バッファに一時的に記憶させ、その後に、その書込バッファに記憶された情報に基づいて、メモリ５０に対してデータの書き込みを行う。メモリコントローラ４０Ｓは、メモリ５０に対してデータの書き込みが完了したタイミングで、レスポンス信号ＲＥを生成する。バスシステム１Ｓでは、このようにして、ノンポステッド転送が行われる。
　比較例２に係るバスシステム１Ｓでは、メモリコントローラ４０Ｓは、受け取った転送モード情報ＭＯＤＥに依らず、常にノンポステッド転送を行うべきと判断するようにしたので、コヒーレンシに関する問題の発生を抑えることができる。しかしながら、ＤＭＡコントローラ２０Ｒがポステッド転送による書込リクエストを行った場合にもノンポステッド転送を行うため、システム全体における処理速度が低下するおそれがある。すなわち、ＤＭＡコントローラ２０Ｒは、書込アクセスを行った直後に、同じアドレスに対して読出アクセスを行う可能性が低い。よって、ＤＭＡコントローラ２０Ｒからのアクセスに対して、このようにレスポンスを返すタイミングを遅くすると、転送性能が低くなってしまい、システム全体における処理速度が低下してしまうおそれがある。
　一方、本実施の形態に係るバスシステム１では、メモリコントローラ４６が、識別子ＭＩに基づいて、ポステッド転送を行うべきかノンポステッド転送を行うべきかを判断するようにした。これにより、例えば、情報処理部９がポステッド転送による書込リクエストを行う場合にはノンポステッド転送を行い、ＤＭＡコントローラ２０がポステッド転送による書込リクエストを行う場合にはポステッド転送を行うことができる。このように、バスシステム１では、書込リクエストを行うデバイスによって、異なる転送を行うことができるようにしたので、コヒーレンシに関する問題の発生を抑えつつ転送性能を高めることができる。
（比較例３）
　図１２，１３は、比較例３に係るバスシステム１Ｔの一例を表すものである。バスシステム１Ｔは、情報処理部９Ｔと、ＤＭＡコントローラ２０Ｒと、インターコネクト部３０と、メモリコントローラ４０Ｔ，６０Ｔと、メモリ５０，７０とを備えている。情報処理部９Ｔは、メモリ５０，７０に対して、常にノンポステッド転送による書込リクエストを行うものである。メモリコントローラ４０Ｔは、スヌープ機構を有しないものであり、メモリコントローラ６０Ｔは、スヌープ機構を有するものである。メモリコントローラ４０Ｔ，６０Ｔは、転送モード情報ＭＯＤＥに基づいて、レスポンス信号ＲＥを生成するタイミングを決定するようになっている。
　図１２の例では、情報処理部９Ｔが、メモリ５０に対してノンポステッド転送による書込リクエストを行う。具体的には、まず、情報処理部９Ｔが、書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを生成してインターコネクト部３０に供給する。この書込アドレスＷｒＡＤＤには、値が“０”である転送モード情報ＭＯＤＥ（ＭＯＤＥ＝０）が含まれている。そして、メモリコントローラ４０Ｔは、インターコネクト部３０を介して、書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを受け取る。メモリコントローラ４０Ｔは、その書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを、内蔵する書込バッファに一時的に記憶させ、その後に、その書込バッファに記憶された情報に基づいて、メモリ５０に対してデータの書き込みを行う。そして、メモリコントローラ４０Ｔは、メモリ５０に対してデータの書き込みが完了したタイミングでレスポンス信号ＲＥを生成する。バスシステム１Ｔでは、このようにして、ノンポステッド転送が行われる。
　図１３の例では、情報処理部９Ｔが、メモリ７０に対してノンポステッド転送による書込リクエストを行う。具体的には、まず、情報処理部９Ｔが、書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを生成してインターコネクト部３０に供給する。この書込アドレスＷｒＡＤＤには、値が“０”である転送モード情報ＭＯＤＥ（ＭＯＤＥ＝０）が含まれている。そして、メモリコントローラ６０Ｔは、インターコネクト部３０を介して、書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを受け取る。メモリコントローラ６０Ｔは、その書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを、内蔵する書込バッファに一時的に記憶させ、その後に、その書込バッファに記憶された情報に基づいて、メモリ７０に対してデータの書き込みを行う。そして、メモリコントローラ６０Ｔは、メモリ７０に対してデータの書き込みが完了したタイミングでレスポンス信号ＲＥを生成する。バスシステム１Ｔでは、このようにして、ノンポステッド転送が行われる。また、その後に、メモリコントローラ６０Ｔが読出リクエストを受け取り、書込バッファに読み出したいデータが記憶されている場合には、メモリコントローラ６０Ｔは、この書込バッファからデータを読み出し、読出データＲｄＤＡＴＡとして出力する。
　比較例３に係るバスシステム１Ｔでは、情報処理部９Ｔが常にノンポステッド転送による書込リクエストを行うようにしたので、コヒーレンシに関する問題の発生を抑えることができる。しかしながら、メモリコントローラ６０Ｔがスヌープ機構を有するにも関わらず、常にノンポステッド転送を行うため、スヌープ機構を有効に働かせることができず、性能を発揮することができない。
　一方、本実施の形態に係るバスシステム１では、メモリコントローラ４０，６０が、それぞれ独立して、ポステッド転送を行うべきかノンポステッド転送を行うべきかを判断するようにした。これにより、例えば、情報処理部９がポステッド転送による書込リクエストを行う場合には、スヌープ機構を有しないメモリコントローラ４０は、ノンポステッド転送を選択することによりコヒーレンシに関する問題の発生を抑えることができるとともに、スヌープ機構を有するメモリコントローラ６０は、ポステッド転送を選択することにより転送性能を高めることができる。このように、スヌープ機構を有するデバイスとスヌープ機構を有しないデバイスが混在する場合でも、コヒーレンシに関する問題の発生を抑えることができるとともに、転送性能を高めることができる。
［効果］
　以上のように本実施の形態では、識別子に基づいて、ポステッド転送を行うべきかノンポステッド転送を行うべきかを判断するようにしたので、例えば、情報処理部がポステッド転送による書込リクエストを行う場合にはノンポステッド転送を選択することによりコヒーレンシに関する問題の発生を抑えることができるとともに、ＤＭＡコントローラがポステッド転送による書込リクエストを行う場合にはポステッド転送を選択することにより、転送性能を高めることができる。
　本実施の形態では、複数のメモリコントローラが、それぞれ独立して、ポステッド転送を行うべきかノンポステッド転送を行うべきかを判断するようにしたので、例えば、スヌープ機構を有しないメモリコントローラは、ノンポステッド転送を選択することによりコヒーレンシに関する問題の発生を抑えることができるとともに、スヌープ機構を有するメモリコントローラは、ポステッド転送を選択することにより転送性能を高めることができる。
［変形例１］
　上記実施の形態では、レスポンス制御部８０において、１組のパラメータＭＩＭａｓｋ，ＭＩＭａｔｃｈを用いたが、これに限定されるものではなく、これに代えて、複数組のパラメータＭＩＭａｓｋ，ＭＩＭａｔｃｈを用いてもよい。図１４に、２組のパラメータＭＩＭａｓｋ，ＭＩＭａｔｃｈを用いる場合の例を示す。このレスポンス制御部８０Ａは、レジスタ８２Ａと、論理積演算部８３１，８３２と、比較部８４１，８４２と、論理和回路８７Ａとを有している。レジスタ８２Ａは、パラメータＭＩＭａｓｋ１，ＭＩＭａｔｃｈ１およびパラメータＭＩＭａｓｋ２，ＭＩＭａｔｃｈ２を記憶するものである。論理積演算部８３１は、識別子ＭＩの各ビットの値と、パラメータＭＩＭａｓｋ１の対応するビットの値との論理積をそれぞれ求めて、８ビットのパラメータを生成するものである。比較部８４１は、論理積演算部８３１の出力パラメータと、８ビットのパラメータＭＩＭａｔｃｈ１とを比較して、その比較結果を出力するものである。論理積演算部８３２は、識別子ＭＩの各ビットの値と、パラメータＭＩＭａｓｋ２の対応するビットの値との論理積をそれぞれ求めて、８ビットのパラメータを生成するものである。比較部８４２は、論理積演算部８３２の出力パラメータと、８ビットのパラメータＭＩＭａｔｃｈ２とを比較して、その比較結果を出力するものである。論理和回路８７Ａは、比較部８４１における比較結果と、比較部８４２における比較結果との論理和を求めて、パラメータＤＰＷとして出力するものである。このように、複数組のパラメータＭＩＭａｓｋ，ＭＩＭａｔｃｈを用いることにより、より高い自由度で、書込アクセスを制御することができる。
［変形例２］
　上記実施の形態では、メモリコントローラ４０は、識別子ＭＩに基づいて書込リクエストを行うデバイスを特定したが、これに限定されるものではない。以下に、本変形例について、詳細に説明する。
　図１５，１６は、本変形例に係るバスシステム１Ｂの一例を表すものである。バスシステム１Ｂは、情報処理部９Ｂと、ＤＭＡコントローラ２０Ｂと、インターコネクト部３０と、メモリコントローラ４０Ｂ，６０Ｂと、メモリ５０，７０とを備えている。図１７は、メモリコントローラ４０Ｂ，６０Ｂに係るレスポンス制御部８０Ｂの一構成例を表すものである。
　情報処理部９ＢおよびＤＭＡコントローラ２０Ｂは、転送（アクセス）ごとに、転送識別子ＩＤを付与するものである。この例では、情報処理部９Ｂが付与する転送識別子ＩＤは、０以上１２７以下であり。ＤＭＡコントローラ２０Ｂが付与する転送識別子ＩＤは、１２８以上２５５以下である。そして、情報処理部９ＢおよびＤＭＡコントローラ２０Ｂは、この転送識別子ＩＤを含む書込アドレスＷｒＡＤＤを生成するようになっている。メモリコントローラ４０Ｂ，６０Ｂは、書込アドレスＷｒＡＤＤに含まれる転送識別子ＩＤを用いて、書込リクエストや読出リクエストを行ったデバイスを識別可能に構成されたものである。すなわち、上記実施の形態に係るメモリコントローラ４０，６０は、識別子ＭＩを用いて、書込リクエストや読出リクエストを行ったデバイスを識別できるようにしたが、このメモリコントローラ４０Ｂ，６０Ｂは、転送識別子ＩＤを用いて、書込リクエストや読出リクエストを行ったデバイスを識別できるようにしている。
　レスポンス制御部８０Ｂは、転送識別子取得部８１Ｂと、レジスタ８２Ｂとを有している。転送識別子取得部８１Ｂは、書込アドレスＷｒＡＤＤから転送識別子ＩＤを取得するものである。レジスタ８２Ｂは、パラメータＩＤＭａｓｋ，ＩＤＭａｔｃｈを記憶するものである。パラメータＩＤｍａｓｋは、１６進数表記で“０ｘ８０”（２進数表記では“１０００００００”）に設定され、パラメータＩＤＭａｔｃｈは、“０ｘ００”に設定されている。
　図１５の例では、情報処理部９Ｂが、メモリ５０に対してポステッド転送による書込リクエストを行う。具体的には、まず、情報処理部９Ｂが、書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを生成してインターコネクト部３０に供給する。この書込アドレスＷｒＡＤＤには、０以上１２７以下の転送識別子ＩＤと、値が“１”である転送モード情報ＭＯＤＥ（ＭＯＤＥ＝１）が含まれている。そして、メモリコントローラ４０Ｂは、インターコネクト部３０を介して、書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを受け取る。メモリコントローラ４０Ｂは、その書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを、内蔵する書込バッファ４４に一時的に記憶させ、その後に、その書込バッファ４４に記憶された情報に基づいて、メモリ５０に対してデータの書き込みを行う。
　メモリコントローラ４０Ｂのレスポンス制御部８０Ｂは、書込アドレスＷｒＡＤＤに基づいて、値が“０”のパラメータＰＷを生成する。すなわち、書込アドレスＷｒＡＤＤに含まれる転送識別子ＩＤが０以上１２７以下であるため、パラメータＤＰＷが“１”になり、パラメータＰＷが“０”になる。よって、メモリコントローラ４０Ｂは、メモリ５０に対してデータの書き込みが完了したタイミングでレスポンス信号ＲＥを生成する。バスシステム１Ｂでは、このようにして、ノンポステッド転送が行われる。
　図１６の例では、ＤＭＡコントローラ２０Ｂが、メモリ５０に対してポステッド転送による書込リクエストを行う。具体的には、まず、ＤＭＡコントローラ２０Ｂが、書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを生成してインターコネクト部３０に供給する。この書込アドレスＷｒＡＤＤには、１２８以上２５５以下の転送識別子ＩＤと、値が“１”である転送モード情報ＭＯＤＥ（ＭＯＤＥ＝１）が含まれている。そして、メモリコントローラ４０Ｂは、インターコネクト部３０を介して、書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを受け取る。メモリコントローラ４０Ｂは、その書込アドレスＷｒＡＤＤおよび書込データＷｒＤＡＴＡを、内蔵する書込バッファ４４に一時的に記憶させる。
　メモリコントローラ４０Ｂのレスポンス制御部８０Ｂは、書込アドレスＷｒＡＤＤに基づいて、値が“１”のパラメータＰＷを生成する。すなわち、書込アドレスＷｒＡＤＤに含まれる転送識別子ＩＤが１２８以上２５５以下であるため、パラメータＤＰＷが“０”になり、よって、パラメータＰＷは、転送モード情報ＭＯＤＥの値と同じ値“１”になる。よって、メモリコントローラ４０Ｂは、書込バッファ４４にデータが書き込まれたタイミングでレスポンス信号ＲＥを生成する。バスシステム１Ｂでは、このようにして、ポステッド転送が行われる。そして、メモリコントローラ４０Ｂは、書込バッファ４４に記憶された情報に基づいて、メモリ５０に対してデータの書き込みを行う。
　このように構成しても、上記実施の形態の場合と同様の効果を得ることができる。なお、これに限定されるものではなく、例えば、情報処理部とＤＭＡコントローラがアクセスするメモリ領域（アドレス領域）を分け、メモリコントローラが、アドレス情報に基づいて書込リクエストを行うデバイスを特定するようにしてもよい。
［変形例３］
　上記実施の形態では、情報処理部９およびＤＭＡコントローラ２０が、識別子ＭＩを含む書込アドレスＷｒＡＤＤを生成したが、これに限定されるものではなく、これに代えて、例えば、図１８に示すバスシステム１Ｃのように、インターコネクト部が、識別子ＭＩを含む書込アドレスＷｒＡＤＤを生成してもよい。このバスシステム１Ｃは、情報処理部９Ｃと、ＤＭＡコントローラ２０Ｃと、インターコネクト部３０Ｃと、メモリコントローラ４０，６０と、メモリ５０，７０とを備えている。情報処理部９ＣおよびＤＭＡコントローラ２０Ｃは、識別子ＭＩを含まない書込アドレスＷｒＡＤＤを生成するものである。インターコネクト部３０Ｃは、識別子生成部３１Ｃと、識別子生成部３２Ｃとを有している。識別子生成部３１Ｃは、情報処理部９Ｃから供給された書込アドレスＷｒＡＤＤに、情報処理部９Ｃの識別子ＭＩ（例えば“０ｘ１０”）を追加するものである。識別子生成部３２Ｃは、ＤＭＡコントローラ２０Ｃから供給された書込アドレスＷｒＡＤＤに、ＤＭＡコントローラ２０Ｃの識別子ＭＩ（例えば“０ｘ２０”）を追加するものである。このように構成しても、上記実施の形態の場合と同様の効果を得ることができる。
［変形例４］
　上記実施の形態では、メモリコントローラ４０，６０が、レスポンス信号ＲＥの生成タイミングを制御したが、これに限定されるものではなく、これに代えて、例えば、インターコネクト部がレスポンス信号ＲＥの生成タイミングを制御してもよい。以下に、本変形例に係るインターコネクト部３０Ｄについて、詳細に説明する。
　図１９は、インターコネクト部３０Ｄの一構成例を表すものである。インターコネクト部３０Ｄは、レスポンス制御部３３Ｄ，３５Ｄと、レスポンス信号生成部３４Ｄ，３６Ｄと、処理部３７Ｄとを有している。レスポンス制御部３３Ｄは、レスポンス制御部８０（図３）と同様に、情報処理部９ＣからバスＢ１を介して供給された書込アドレスＷｒＡＤＤに基づいて、パラメータＰＷを生成するものである。レスポンス信号生成部３４Ｄは、レスポンス信号生成部４３と同様に、レスポンス制御部３３Ｄが生成したパラメータＰＷおよび処理部３７Ｄから供給された制御信号に基づいてレスポンス信号ＲＥを生成し、このレスポンス信号ＲＥをバスＢ１を介して情報処理部９Ｃに供給するものである。レスポンス制御部３５Ｄは、レスポンス制御部８０（図３）と同様に、ＤＭＡコントローラ２０からバスＢ２を介して供給された書込アドレスＷｒＡＤＤに基づいて、パラメータＰＷを生成するものである。レスポンス信号生成部３６Ｄは、レスポンス信号生成部４３と同様に、レスポンス制御部３５Ｄが生成したパラメータＰＷおよび処理部３７Ｄから供給された制御信号に基づいてレスポンス信号ＲＥを生成し、このレスポンス信号ＲＥをバスＢ２を介してＤＭＡコントローラ２０に供給するものである。処理部３７Ｄは、情報処理部９およびＤＭＡコントローラ２０からのメモリ５０，７０へのアクセスを調停するものである。このように構成しても、上記実施の形態の場合と同様の効果を得ることができる。
　以上、実施の形態およびいくつかの変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、上記実施の形態等では、インターコネクト部を１つ設けたが、これに限定されるものではなく、これに代えて、図２０に示すバスシステム２のように複数のインターコネクト部（この例では２つのインターコネクト部１３１，１３２）を設けてもよい。この例では、情報処理部９およびＤＭＡコントローラ２０は、２つのインターコネクト部１３１，１３２を介して、メモリ５０，７０にアクセスする。
　また、例えば、上記実施の形態等では、本技術をメモリアクセスに適用したが、これに限定されるものではなく、リクエストに対してレスポンスを行う様々な用途に適用することができる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。
（１）複数のマスタデバイスのうちの一のマスタデバイスに、アクセス対象デバイスへのアクセスリクエストを生成させ、
　前記アクセスリクエストに基づいて、スレーブデバイスに、前記アクセスリクエストを生成した前記一のマスタデバイスを特定させ、
　前記スレーブデバイスに、その特定された前記一のマスタデバイスに応じた応答タイミングで、前記一のマスタデバイスへの応答をさせる
　アクセス制御方法。
（２）前記応答タイミングは、前記スレーブデバイスが前記アクセスリクエストを受け取った第１のタイミング、または、前記アクセス対象デバイスが前記アクセスリクエストに基づく処理を終了した第２のタイミングである
　前記（１）に記載のアクセス制御方法。
（３）前記アクセスリクエストは、前記応答タイミングについての前記一のマスタデバイスの要求を示す要求情報を含み、
　前記スレーブデバイスに応答させる際、特定された前記一のマスタデバイス、および前記要求情報に基づいて、前記応答タイミングを決定させる
　前記（２）に記載のアクセス制御方法。
（４）前記応答タイミングを決定させる際、前記要求情報が前記第１のタイミングを示す場合には、特定された前記一のマスタデバイスに基づいて、前記応答タイミングを決定させる
　前記（３）に記載のアクセス制御方法。
（５）前記応答タイミングを決定させる際、前記要求情報が前記第２のタイミングを示す場合には、前記第２のタイミングを前記応答タイミングにする
　前記（３）または（４）に記載のアクセス制御方法。
（６）前記スレーブデバイスはバッファメモリを有し、
　前記第１のタイミングは、前記アクセスリクエストを前記バッファメモリに記憶したタイミングである
　前記（２）から（５）のいずれかに記載のアクセス制御方法。
（７）前記複数のマスタデバイスに、互いに異なる識別子を割り当て、
　前記一のマスタデバイスを特定させる際、前記識別子に基づいて特定させる
　前記（１）から（６）のいずれかに記載のアクセス制御方法。
（８）前記アクセスリクエストを生成させる際、前記アクセスリクエストが前記一のマスタデバイスの識別子を含むように処理させる
　前記（７）に記載のアクセス制御方法。
（９）前記一のマスタデバイスおよび前記スレーブデバイスの間の信号経路上のデバイスに、前記アクセスリクエストが前記一のマスタデバイスの識別子を含むように処理させる
　前記（７）に記載のアクセス制御方法。
（１０）前記スレーブデバイスは、前記アクセス対象デバイスを制御するものである
　前記（１）から（９）のいずれかに記載のアクセス制御方法。
（１１）前記アクセス対象デバイスはメモリであり、
　前記アクセスリクエストは書込リクエストである
　前記（１）から（１０）のいずれかに記載のアクセス制御方法。
（１２）アクセス対象デバイスへのアクセスリクエストを生成可能に構成された複数のマスタデバイスと、
　前記アクセスリクエストに基づいて、前記複数のマスタデバイスのうちの、前記アクセスリクエストを生成した一のマスタデバイスに応じた応答タイミングで、前記一のマスタデバイスに応答するスレーブデバイスと
　を備えたバスシステム。
（１３）アクセス対象デバイスへのアクセスリクエストを生成可能に構成された複数のマスタデバイスと、
　前記アクセスリクエストに基づいて、前記複数のマスタデバイスのうちの、前記アクセスリクエストを生成した一のマスタデバイスに応じた応答タイミングで、前記一のマスタデバイスに応答するスレーブデバイスと
　を備えた半導体装置。
　本出願は、日本国特許庁において２０１４年９月１０日に出願された日本特許出願番号２０１４－１８３７７７号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (13)

  1. 　複数のマスタデバイスのうちの一のマスタデバイスに、アクセス対象デバイスへのアクセスリクエストを生成させ、
    　前記アクセスリクエストに基づいて、スレーブデバイスに、前記アクセスリクエストを生成した前記一のマスタデバイスを特定させ、
    　前記スレーブデバイスに、その特定された前記一のマスタデバイスに応じた応答タイミングで、前記一のマスタデバイスへの応答をさせる
    　アクセス制御方法。
  2. 　前記応答タイミングは、前記スレーブデバイスが前記アクセスリクエストを受け取った第１のタイミング、または、前記アクセス対象デバイスが前記アクセスリクエストに基づく処理を終了した第２のタイミングである
    　請求項１に記載のアクセス制御方法。
  3. 　前記アクセスリクエストは、前記応答タイミングについての前記一のマスタデバイスの要求を示す要求情報を含み、
    　前記スレーブデバイスに応答させる際、特定された前記一のマスタデバイス、および前記要求情報に基づいて、前記応答タイミングを決定させる
    　請求項２に記載のアクセス制御方法。
  4. 　前記応答タイミングを決定させる際、前記要求情報が前記第１のタイミングを示す場合には、特定された前記一のマスタデバイスに基づいて、前記応答タイミングを決定させる
    　請求項３に記載のアクセス制御方法。
  5. 　前記応答タイミングを決定させる際、前記要求情報が前記第２のタイミングを示す場合には、前記第２のタイミングを前記応答タイミングにする
    　請求項３に記載のアクセス制御方法。
  6. 　前記スレーブデバイスはバッファメモリを有し、
    　前記第１のタイミングは、前記アクセスリクエストを前記バッファメモリに記憶したタイミングである
    　請求項２に記載のアクセス制御方法。
  7. 　前記複数のマスタデバイスに、互いに異なる識別子を割り当て、
    　前記一のマスタデバイスを特定させる際、前記識別子に基づいて特定させる
    　請求項１に記載のアクセス制御方法。
  8. 　前記アクセスリクエストを生成させる際、前記アクセスリクエストが前記一のマスタデバイスの識別子を含むように処理させる
    　請求項７に記載のアクセス制御方法。
  9. 　前記一のマスタデバイスおよび前記スレーブデバイスの間の信号経路上のデバイスに、前記アクセスリクエストが前記一のマスタデバイスの識別子を含むように処理させる
    　請求項７に記載のアクセス制御方法。
  10. 　前記スレーブデバイスは、前記アクセス対象デバイスを制御するものである
    　請求項１に記載のアクセス制御方法。
  11. 　前記アクセス対象デバイスはメモリであり、
    　前記アクセスリクエストは書込リクエストである
    　請求項１に記載のアクセス制御方法。
  12. 　アクセス対象デバイスへのアクセスリクエストを生成可能に構成された複数のマスタデバイスと、
    　前記アクセスリクエストに基づいて、前記複数のマスタデバイスのうちの、前記アクセスリクエストを生成した一のマスタデバイスに応じた応答タイミングで、前記一のマスタデバイスに応答するスレーブデバイスと
    　を備えたバスシステム。
  13. 　アクセス対象デバイスへのアクセスリクエストを生成可能に構成された複数のマスタデバイスと、
    　前記アクセスリクエストに基づいて、前記複数のマスタデバイスのうちの、前記アクセスリクエストを生成した一のマスタデバイスに応じた応答タイミングで、前記一のマスタデバイスに応答するスレーブデバイスと
    　を備えた半導体装置。
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