CN105630127A - 嵌入MRAM的SoC芯片及其功耗控制方法 - Google Patents

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Abstract

一种嵌入MRAM的SoC芯片及其功耗控制方法，所述SoC芯片包括：内部MRAM、内部总线以及至少一个CPU核；所述CPU核与内部MRAM之间通过所述内部总线进行通讯；所述内部MRAM用于存储固化程序的指令代码和固定数值，还用于程序运行中所述CPU核计算时所涉及数据的随机存取，还用于存储应用程序的指令代码和需要永久保存的数据；所述功耗控制方法包括：若监测到预设时间内未收到任何来自所述内部总线上使用所述内部MRAM的指令，则切断对所述内部MRAM进行供电的电源线。本发明技术方案能降低SoC芯片的功耗。

Description

嵌入MRAM的SoC芯片及其功耗控制方法
技术领域
本发明涉及半导体芯片领域，特别涉及一种嵌入MRAM的SoC芯片及其功耗控制方法。
背景技术
无线通讯、可穿戴设备、物联网的终端产品，通常都是以相应的SoC芯片为核心设计的。SoC是SystemonChip的缩写，一般说来，SoC称为系统级芯片,也可以称为片上系统，它通常包括一个或多个中央处理器(CPU，CentralProcessingUnit)核，专用的功能模块如无线通讯或视频编解码、外部的内存/存储接口以及其他外围设备接口。
目前的SoC芯片通常使用以下几种内存/存储技术：
1：只读存储器(ROM，ReadOnlyMemory)
ROM是最经济的存储方式，但由于只能读取，不能改写其中内容，使用受到想当大的限制，一般用来存储不需要修改的代码。ROM可以方便地集成在芯片内部。
2：随机存取存储器(RAM，RandomAccessMemory)
由于动态随机存取存储器(DRAM，DynamicRandomAccessMemory)待机时需要不断刷新耗电，在低功耗系统中使用得不多。静态随机存取存储器(SRAM，StaticRandomAccessMemory)是最常用的内存技术，SRAM的优点是可以很容易地集成在芯片内部，另外一个优点是读写的时延非常低，CPU的缓存(Cache)都采用SRAM。SRAM的成本最高，同样的存储量，占用的芯片面积比ROM和闪存(Flash)都大得多。
3：闪存(Flash)
由于RAM不能在断电后保持内容，还需要Flash用来可能需要不断更新的存储代码和系统文件等信息。Flash的问题是工艺和普通芯片的工艺不兼容，不容易集成到芯片中。虽然NORFlash嵌入到芯片中的技术已经存在，但使用很受限制，并且嵌入式的Flash跟独立的Flash相比经济性受损失，同样存储量占用芯片的面积增大很多。
无线通讯、可穿戴设备、物联网的终端产品的SoC芯片的实际使用模式通常是CPU大部分时间在睡眠(sleep)，在被内部或外部中断唤醒后工作很短一段时间，马上再次进入睡眠状态。因此，芯片和系统的待机电流(也就是在CPU睡眠状态下的电流)对电池使用时间影响很大。这样的产品对芯片耗电，特别是待机电流的要求相当高。
半导体芯片的特点是，即使不被使用，每一个MOS管器件都会有少许漏电。随着半导体工艺一代代地走向更加小型化，这种漏电将越来越大。一个SoC芯片的待机电流基本上正比于休眠时仍然通电的芯片面积。
目前所有的内存和存储技术功耗都不很理想。Flash写入信息存储时非常耗电，DRAM因为需要不断地刷新内容，待机电流很大，SRAM的待机电流比DRAM好很多，芯片内部的很多内存和CPU缓存都是用SRAM设计的，通常占了SoC最大的一部分面积，但SRAM因为断电后不能保持内容，CPU睡眠时必须通电，于是就成为了SoC芯片待机电流中的最主要贡献。
发明内容
本发明要解决的问题是现有SoC芯片中所采用的内存和存储技术的功耗不是很理想，尤其是导致SoC芯片的待机电流较高。
为解决上述问题，本发明技术方案提供一种嵌入MRAM的SoC芯片，包括：
内部磁性随机存储器(MRAM，MagneticRandomAccessMemory)、内部总线以及至少一个CPU核；所述CPU核与内部MRAM之间通过所述内部总线进行通讯；
所述内部MRAM用于存储固化程序的指令代码和固定数值，还用于程序运行中所述CPU核计算时所涉及数据的随机存取，还用于存储应用程序的指令代码和需要永久保存的数据。
可选的，所述SoC芯片还包括为每个CPU核所配置的缓存，各个缓存与所述内部总线和相应的CPU核相连。
可选的，所述缓存由MRAM组成。
可选的，所述SoC芯片还包括与所述内部总线、各个CPU核及其相应缓存相连的第一控制模块，用于控制CPU核的睡眠与唤醒，还用于控制关闭对于进入睡眠状态的CPU核相应缓存的供电，以及控制恢复对于被唤醒的CPU核相应缓存的供电。
可选的，所述SoC芯片还包括与所述内部MRAM和所述内部总线相连的第二控制模块，用于监听所述内部总线上使用所述内部MRAM的指令，并控制对所述内部MRAM进行供电的电源线的切断或接通。
可选的，所述第二控制模块包括计时器，所述计时器用于对未收到任何来自所述内部总线上使用所述内部MRAM的指令的持续时间进行计时。
可选的，所述SoC芯片还包括分别连接于所述内部总线的直接存储器访问(DMA，DirectMemoryAccess)控制器、外部设备接口、外部内存/存储接口和其他功能模块中的至少一种。
为解决上述问题，本发明技术方案还提供一种上述SoC芯片的功耗控制方法，所述SoC芯片包括内部MRAM、内部总线以及至少一个CPU核；所述CPU核与内部MRAM之间通过所述内部总线进行通讯；所述内部MRAM用于存储固化程序的指令代码和固定数值，还用于程序运行中所述CPU核计算时所涉及数据的随机存取，还用于存储应用程序的指令代码和需要永久保存的数据；所述SoC芯片还包括与所述内部MRAM和所述内部总线相连的第二控制模块，用于监听所述内部总线上使用所述内部MRAM的指令，并控制对所述内部MRAM进行供电的电源线的切断或接通；所述功耗控制方法包括：若监测到预设时间内未收到任何来自所述内部总线上使用所述内部MRAM的指令，则切断对所述内部MRAM进行供电的电源线。
可选的，所述SoC芯片的功耗控制方法还包括：在切断对所述内部MRAM进行供电的电源线之后，若收到来自所述内部总线上使用所述内部MRAM的指令，则重新接通对所述内部MRAM进行供电的电源线。
可选的，所述的SoC芯片的功耗控制方法还包括：在所述内部MRAM完成上电初始化之前，通过所述内部总线上的等待信号或者通过推迟发送所述内部总线上的响应信号，使申请使用所述内部MRAM的发起者等待。
可选的，所述SoC芯片的功耗控制方法还包括：若接收到所述CPU核发送的关闭所述内部MRAM的指令，则切断对所述内部MRAM进行供电的电源线。
可选的，所述预设时间取决于所述内部MRAM上电初始化所需要的时间。
可选的，所述SoC芯片还包括为每个CPU核所配置的缓存，所述缓存由MRAM组成，各个缓存与所述内部总线和相应的CPU核相连；所述SoC芯片还包括与所述内部总线、各个CPU核及其相应缓存相连的第一控制模块，用于控制CPU核的睡眠与唤醒，还用于控制关闭对于进入睡眠状态的CPU核相应缓存的供电，以及控制恢复对于被唤醒的CPU核相应缓存的供电；所述功耗控制方法还包括：在任一CPU核进入睡眠状态后，控制关闭对于该进入睡眠状态的CPU核相应缓存的供电；在处于睡眠状态的CPU核被唤醒后，控制恢复对于该被唤醒的CPU核相应缓存的供电。
可选的，控制不需要运行的CPU核进入睡眠状态。
为解决上述问题，本发明技术方案还提供一种SoC芯片的功耗控制方法，所述SoC芯片包括内部MRAM、内部总线以及至少一个CPU核；所述CPU核与内部MRAM之间通过所述内部总线进行通讯；所述内部MRAM用于存储固化程序的指令代码和固定数值，还用于程序运行中所述CPU核计算时所涉及数据的随机存取，还用于存储应用程序的指令代码和需要永久保存的数据；所述SoC芯片还包括为每个CPU核所配置的缓存，所述缓存由MRAM组成，各个缓存与所述内部总线和相应的CPU核相连；所述SoC芯片还包括与所述内部总线、各个CPU核及其相应缓存相连的第一控制模块，用于控制CPU核的睡眠与唤醒，还用于控制关闭对于进入睡眠状态的CPU核相应缓存的供电，以及控制恢复对于被唤醒的CPU核相应缓存的供电；所述功耗控制方法包括：在任一CPU核进入睡眠状态后，控制关闭对于该进入睡眠状态的CPU核相应缓存的供电；在处于睡眠状态的CPU核被唤醒后，控制恢复对于该被唤醒的CPU核相应缓存的供电。
可选的，所述SoC芯片的功耗控制方法还包括：控制不需要运行的CPU核进入睡眠状态。
与现有技术相比，本发明的技术方案至少具有以下优点：
通过将MRAM集成于SoC芯片中，以所述内部MRAM替代现有技术中常用的ROM、RAM和Flash这三种不同的内存和存储，完成通讯、存储以及运行相关应用，不但使设计和制成更为简单，由此对减小运用该SoC芯片的设备体积、成本有帮助，而且MRAM相对于SRAM和Flash具有更低的功耗能够降低SoC芯片的功耗。
通过监听SoC芯片的内部总线上使用所述内部MRAM的指令，相应控制对所述内部MRAM进行供电的电源线的切断或接通，从而实现所述内部MRAM的自动省电功能，使得当CPU核通过其缓存(Cache)运行时能自动省电，从而能够进一步降低SoC芯片的功耗，尤其是待机功耗。
通过MRAM组成CPU核的缓存，并控制关闭对于进入睡眠状态的CPU核相应缓存的供电，由于MRAM是比现有技术常用的SRAM更加经济的内存，因此能够降低成本，而且在CPU核休眠的同时关闭相应缓存的供电，由此实现待机时能关闭所有内存模块，使得这类系统的待机电流从几百微安到几毫安降低到1微安以内。
附图说明
图1是本发明实施例的SoC芯片的结构示意图；
图2是本发明实施例中SoC芯片的第一控制模块进行功耗控制的示意图；
图3是本发明实施例中SoC芯片的第二控制模块进行功耗控制的示意图。
具体实施方式
现有技术中，SoC芯片所使用的内存/存储技术的功耗不是很理想，尤其是SoC芯片的待机电流较高。为此，本发明技术方案提出把MRAM集成到低功耗SoC芯片中，这将是一个更低功耗、更简单的解决方案。此外，本发明技术方案还提出了控制MRAM电源开关的方法，能更进一步地降低功耗，特别是待机功耗。本发明技术方案最重要的应用在于对待机功耗要求很严格的物联网和可穿戴电子设备的领域。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例作详细的说明。
如图1所示，本发明实施例提供的SoC芯片包括：内部MRAM、内部总线以及至少一个CPU核，图1中以CPU1、……CPUN表示N个CPU核；所述CPU核与内部MRAM之间通过所述内部总线进行通讯；所述内部MRAM用于存储固化程序的指令代码和固定数值(例如常量数据或变量数据)，还用于程序运行中所述CPU核计算时所涉及数据的随机存取，还用于存储应用程序的指令代码和需要永久保存的数据。
MRAM是一种新的内存和存储技术，可以像SRAM/DRAM一样快速随机读写，还可以像Flash一样在断电后永久保留数据。它的经济性相当地好，单位容量占用的硅片面积比SRAM有很大的优势，比在此类芯片中经常使用的NORFlash也有优势，比嵌入式NORFlash的优势更大。它的性能也相当好，读写时延接近最好的SRAM，功耗则在各种内存和存储技术最好。而且MRAM不像DRAM以及Flash那样与标准CMOS半导体工艺不兼容，MRAM可以和逻辑电路集成到一个芯片中。
现有技术中，对于固化程序的指令代码和固定数值的存储通常是依靠ROM实现的，对于程序运行中所述CPU核计算时所涉及数据的随机存取，则一般依靠RAM实现，而对于应用程序的指令代码和需要永久保存的数据的存储则是依靠Flash实现，而本发明实施例中通过将MRAM集成于SoC芯片中，以所述内部MRAM替代现有技术中常用的ROM、RAM和Flash这三种不同的内存和存储，完成通讯、存储以及运行相关应用，不但能使设计和制成更为简单，对减小运用该SoC芯片的设备体积、成本有帮助，而且MRAM相对于SRAM和Flash具有更低的功耗还能够降低SoC芯片的功耗。
本实施例中，所述SoC芯片还包括为每个CPU核所配置的缓存，各个缓存与所述内部总线和相应的CPU核相连。如图1所示，MRAMCache1是为CPU1所配置的缓存、……、MRAMCacheN是为CPUN所配置的缓存。
本实施例中，所述缓存均是由MRAM组成的。由于MRAM是比现有技术中常用的SRAM更加经济的内存，因此能够降低成本；而且MRAM具有在断电后永久保留数据的特点，所以在本发明技术方案中还能够根据CPU核的实际使用情况控制相应缓存的关闭或开启，由此能够进一步降低SoC芯片的功耗，特别是降低待机电流。当然，在其他实施例中，所述缓存也可以采用SRAM实现。
在本实施例中,为了能够实现上述根据CPU核的实际使用情况控制相应缓存的开启或关闭，所述SoC芯片还包括与所述内部总线、各个CPU核及其相应缓存相连的第一控制模块，用于控制CPU核的睡眠与唤醒，还用于控制关闭对于进入睡眠状态的CPU核相应缓存的供电，以及控制恢复对于被唤醒的CPU核相应缓存的供电。
在本实施例中，所述第一控制模块也可以称为睡眠控制模块，各个CPU核的睡眠以及通过内外部中断信号的唤醒可以通过该睡眠控制模块实现。如图2所示，图2中的CPU可以表示图1中的任意一个CPU核，MRAMCache则是该CPU核相应的缓存。图2中CPU与第一控制模块之间的“VDD3”、MRAMCache与第一控制模块之间的“VDD4”以及连接第一控制模块的“VDD5”均表示用于供电的电源线。其中，电源线VDD3的断开或者导通是由第一控制模块控制的，电源线VDD4也是由第一控制模块根据CPU的实际情况进行相应断开或导通的控制，而与第一控制模块相连的电源线VDD5则始终处于导通状态，因此第一控制模块是始终维持上电状态的。
具体地，如果不需要某一个CPU核运行，则可以令其睡眠，当一个CPU核进入睡眠状态后，第一控制模块控制断开电源线VDD3，停止对CPU供电。与此同时，第一控制模块还控制电源线VDD4断开，停止对该CPU的缓存MRAMCache的供电，从而减少待机电流；当第一控制模块接收到内部或外部的中断信号后，控制电源线VDD3的导通，使该CPU从睡眠状态中唤醒，同时第一控制模块还控制电源线VDD4的导通，恢复对MRAMCache的供电，使CPU及其相应缓存都可以正常工作。
所述内部MRAM实际可以采用MRAM芯片，虽然MRAM芯片可以在断电后保持内容，但其内部有大量的MOS管器件，如果SoC芯片不能及时关断其电源，仍然会有待机漏电。
因此，在本实施例中，所述SoC芯片还包括与所述内部MRAM和所述内部总线相连的第二控制模块，用于监听所述内部总线上使用所述内部MRAM的指令，并控制对所述内部MRAM进行供电的电源线的断开或导通。如图3所示，第二控制模块与内部总线与内部MRAM相连，其中第二控制模块与内部MRAM之间具有电源线VDD1，第二控制模块可以控制电源线VDD1的断开或导通。此外，图3中连接第二控制模块的电源线VDD2则始终处于导通状态，也就是说，第二控制模块始终维持上电状态。
在实际实施时，第二控制模块内可以包含一个计时器，该计时器用于对没有收到任何来自内部总线上使用MRAM指令的持续时间进行计时，如果该计时器超过一个预设时间T0这后仍然没有收到来自于内部总线上使用内部MRAM的指令，第二控制模块便控制切断连接内部MRAM的电源线VDD1，但第二控制模块自身仍处于通电状态。
在具体实施时，对于所述预设时间T0的选取是取决于内部MRAM上电初始化所需的时间。例如可以将T0选择为10倍于MRAM上电初始化所需的时间。
在本实施例中，除了可以由第二控制模块根据其内部的计时器的持续计时作为断开连接内部MRAM的电源线VDD1的触发条件之外，还可以采取另外的实现方式，比如也可以由某个CPU核发出控制内部MRAM关闭的指令，当第二控制模块接收到该指令时便控制断开电源线VDD1，此后，当内部MRAM需要重新启动时，则由第二控制模块控制自动打开。
在具体实施时，在断开对内部MRAM供电的电源线VDD1后，如果收到来自内部总线上使用内部MRAM的指令，则可以在第二控制模块的控制下重新接通对MRAM进行供电的电源线VDD1。
在实际实施时，在内部MRAM完成上电初始化之前，可以通过内部总线上的内部等待信号或者通过推迟发送内部总线上的响应信号，使申请使用内部MRAM的发起者等待。本领域技术人员知晓，申请使用内部MRAM的发起者通常可以是CPU核、DMA控制器等。这些都称为总线Master，而内部MRAM则作为总线Slave。
在实际实施时，所述CPU核可以选择目前市场上流行的ARM公司的嵌入式CPU系列，内部总线选择ARM的AMBAAXI总线协议。按照该总线协议，总线Master(比如CPU、DMA控制器)在读写之前首先发出读地址(ReadAddress)或写地址(WriteAddress)指令并把Address发出。总线Slave(比如内部MRAM)用ARREADY或AWREADY等信号把标明它是否已经可以开始收发数据。
根据该总线协议，把收听内部总线指令和接收内部总线发来的地址的功能集成进所述第二控制模块。该第二控制模块维持自己的计时器，根据监听内部总线的结果来决定关断或打开对于内部MRAM的供电。在重新打开供电后，如果内部MRAM还没有完成内部的初始化，可以利用ARREADY和AWREADY这两个信号让CPU或DMA控制器稍加等待。
继续参阅图1，在本实施例中，除了内部MRAM和至少一个CPU核及其相应的缓存之外，所述Soc芯片还可以包括分别连接于所述内部总线的DMA控制器、外部内存/存储接口、外部设备接口，及其它功能模块。所述其它功能模块可以包括蓝牙通讯模块、Zigbee通讯模块等等。上述各个模块之间是通过所述内部总线进行彼此通讯。
需要说明的是，在本实施例中，第一控制模块和第二控制模块均集成于所述Soc芯片之中，共同起到节省待机电流的作用，以此降低Soc芯片的功耗。在其它实施例中，可以仅具有第一控制模块或者仅具有第二控制模块，同样能减少待机电流，降低Soc芯片的功耗。也就是说，第一控制模块和第二控制模块是彼此独立的，并非必须依赖于对方的存在而存在。
基于上述SoC芯片，本实施例还提供一种上述SoC芯片的功耗控制方法，在所述SoC芯片还包括与内部MRAM和内部总线相连的第二控制模块的情况下；所述功耗控制方法包括：若监测到预设时间内未收到任何来自所述内部总线上使用所述内部MRAM的指令，则切断对所述内部MRAM进行供电的电源线。
具体实施时，在切断对所述内部MRAM进行供电的电源线之后，若收到来自所述内部总线上使用所述内部MRAM的指令，则重新接通对所述内部MRAM进行供电的电源线。
在所述内部MRAM完成上电初始化之前，可以通过所述内部总线上的等待信号或者通过推迟发送所述内部总线上的响应信号，使申请使用所述内部MRAM的发起者等待。
若接收到所述CPU核发送的关闭所述内部MRAM的指令，则切断对所述内部MRAM进行供电的电源线。
实际实施时，所述预设时间取决于所述内部MRAM上电初始化所需要的时间。
本实施例中，在所述SoC芯片包括所述第一控制模块的情况下，所述功耗控制方法还包括：在任一CPU核进入睡眠状态后，控制关闭对于该进入睡眠状态的CPU核相应缓存的供电；在处于睡眠状态的CPU核被唤醒后，控制恢复对于该被唤醒的CPU核相应缓存的供电。
在具体实施时，所述SoC芯片的功耗控制方法还包括：控制不需要运行的CPU核进入睡眠状态。
所述SoC芯片的功耗控制方法的具体实施还可以参考上述SoC芯片的实施，在此不再赘述。
本领域技术人员可以理解，实现上述实施例中的SoC芯片的全部或部分是可以通过程序来指令相关的硬件来完成，所述的程序可以存储于计算机可读存储介质中，所述存储介质可以是ROM、RAM、磁碟、光盘等。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种SoC芯片，其特征在于，包括：
内部MRAM、内部总线以及至少一个CPU核；所述CPU核与内部MRAM之间通过所述内部总线进行通讯；
所述内部MRAM用于存储固化程序的指令代码和固定数值，还用于程序运行中所述CPU核计算时所涉及数据的随机存取，还用于存储应用程序的指令代码和需要永久保存的数据。
2.根据权利要求1所述的SoC芯片，其特征在于，还包括为每个CPU核所配置的缓存，所述缓存由MRAM组成，各个缓存与所述内部总线和相应的CPU核相连。
3.根据权利要求2所述的SoC芯片，其特征在于，还包括与所述内部总线、各个CPU核及其相应缓存相连的第一控制模块，用于控制CPU核的睡眠与唤醒，还用于控制关闭对于进入睡眠状态的CPU核相应缓存的供电，以及控制恢复对于被唤醒的CPU核相应缓存的供电。
4.根据权利要求1或3所述的SoC芯片，其特征在于，还包括与所述内部MRAM和所述内部总线相连的第二控制模块，用于监听所述内部总线上使用所述内部MRAM的指令，并控制对所述内部MRAM进行供电的电源线的切断或接通。
5.根据权利要求1所述的SoC芯片，其特征在于，还包括分别连接于所述内部总线的DMA控制器、外部设备接口、外部内存/存储接口和其他功能模块中的至少一种。
6.一种SoC芯片的功耗控制方法，其特征在于，所述SoC芯片包括内部MRAM、内部总线以及至少一个CPU核；所述CPU核与内部MRAM之间通过所述内部总线进行通讯；所述内部MRAM用于存储固化程序的指令代码和固定数值，还用于程序运行中所述CPU核计算时所涉及数据的随机存取，还用于存储应用程序的指令代码和需要永久保存的数据；所述SoC芯片还包括与所述内部MRAM和所述内部总线相连的第二控制模块，用于监听所述内部总线上使用所述内部MRAM的指令，并控制对所述内部MRAM进行供电的电源线的切断或接通；
所述功耗控制方法包括：
若监测到预设时间内未收到任何来自所述内部总线上使用所述内部MRAM的指令，则切断对所述内部MRAM进行供电的电源线。
7.根据权利要求6所述的SoC芯片的功耗控制方法，其特征在于，还包括：在切断对所述内部MRAM进行供电的电源线之后，若收到来自所述内部总线上使用所述内部MRAM的指令，则重新接通对所述内部MRAM进行供电的电源线。
8.根据权利要求6所述的SoC芯片的功耗控制方法，其特征在于，还包括：在所述内部MRAM完成上电初始化之前，通过所述内部总线上的等待信号或者通过推迟发送所述内部总线上的响应信号，使申请使用所述内部MRAM的发起者等待。
9.根据权利要求6所述的SoC芯片的功耗控制方法，其特征在于，还包括：若接收到所述CPU核发送的关闭所述内部MRAM的指令，则切断对所述内部MRAM进行供电的电源线。
10.根据权利要求6所述的SoC芯片的功耗控制方法，其特征在于，所述SoC芯片还包括为每个CPU核所配置的缓存，所述缓存由MRAM组成，各个缓存与所述内部总线和相应的CPU核相连；所述SoC芯片还包括与所述内部总线、各个CPU核及其相应缓存相连的第一控制模块，用于控制CPU核的睡眠与唤醒，还用于控制关闭对于进入睡眠状态的CPU核相应缓存的供电，以及控制恢复对于被唤醒的CPU核相应缓存的供电；
所述功耗控制方法还包括：在任一CPU核进入睡眠状态后，控制关闭对于该进入睡眠状态的CPU核相应缓存的供电；在处于睡眠状态的CPU核被唤醒后，控制恢复对于该被唤醒的CPU核相应缓存的供电。
11.根据权利要求10所述的SoC芯片的功耗控制方法，其特征在于，还包括：控制不需要运行的CPU核进入睡眠状态。
12.一种SoC芯片的功耗控制方法，其特征在于，所述SoC芯片包括内部MRAM、内部总线以及至少一个CPU核；所述CPU核与内部MRAM之间通过所述内部总线进行通讯；所述内部MRAM用于存储固化程序的指令代码和固定数值，还用于程序运行中所述CPU核计算时所涉及数据的随机存取，还用于存储应用程序的指令代码和需要永久保存的数据；所述SoC芯片还包括为每个CPU核所配置的缓存，所述缓存由MRAM组成，各个缓存与所述内部总线和相应的CPU核相连；所述SoC芯片还包括与所述内部总线、各个CPU核及其相应缓存相连的第一控制模块，用于控制CPU核的睡眠与唤醒，还用于控制关闭对于进入睡眠状态的CPU核相应缓存的供电，以及控制恢复对于被唤醒的CPU核相应缓存的供电；
所述功耗控制方法包括：
在任一CPU核进入睡眠状态后，控制关闭对于该进入睡眠状态的CPU核相应缓存的供电；在处于睡眠状态的CPU核被唤醒后，控制恢复对于该被唤醒的CPU核相应缓存的供电。
13.根据权利要求12所述的SoC芯片的功耗控制方法，其特征在于，还包括：控制不需要运行的CPU核进入睡眠状态。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111858408A (zh) * 2020-07-13 2020-10-30 天津津航计算技术研究所 基于i2c总线的多处理器架构电源管控装置
CN115114200A (zh) * 2022-06-29 2022-09-27 海光信息技术股份有限公司 一种多芯片系统及基于其的启动方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020141233A1 (en) * 2001-03-29 2002-10-03 Keiji Hosotani Semiconductor memory device including memory cell portion and peripheral circuit portion
CN103309425A (zh) * 2012-03-06 2013-09-18 富士施乐株式会社 图像形成装置和信息处理装置
CN103530064A (zh) * 2012-07-06 2014-01-22 株式会社东芝 存储器控制设备、半导体设备与系统板

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020141233A1 (en) * 2001-03-29 2002-10-03 Keiji Hosotani Semiconductor memory device including memory cell portion and peripheral circuit portion
CN103309425A (zh) * 2012-03-06 2013-09-18 富士施乐株式会社 图像形成装置和信息处理装置
CN103530064A (zh) * 2012-07-06 2014-01-22 株式会社东芝 存储器控制设备、半导体设备与系统板

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111858408A (zh) * 2020-07-13 2020-10-30 天津津航计算技术研究所 基于i2c总线的多处理器架构电源管控装置
CN111858408B (zh) * 2020-07-13 2022-03-08 天津津航计算技术研究所 基于i2c总线的多处理器架构电源管控装置
CN115114200A (zh) * 2022-06-29 2022-09-27 海光信息技术股份有限公司 一种多芯片系统及基于其的启动方法
CN115114200B (zh) * 2022-06-29 2023-11-17 海光信息技术股份有限公司 一种多芯片系统及基于其的启动方法

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