TWI482012B - 電腦及其喚醒方法 - Google Patents

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Description

電腦及其喚醒方法
本發明是有關於一種電子裝置，且特別是有關於一種電腦及其喚醒方法。
隨著個人電腦的飛速發展，電腦的性能越來越強大，電腦的功耗也越來越大。當用戶離開電腦後，如果沒有將電腦及時轉換到省電狀態，就極易造成電能的浪費。進階組態與電源介面(Advanced Configuration and Power Interface，ACPI)標準定義了電腦的數個電源狀態。前述電源狀態包括正常工作狀態S0、待機狀態S3及關機狀態S5。當電腦處於正常工作狀態S0下，係正常供電至所有裝置。當電腦處於待機狀態S3下，除了記憶體及其控制器需要電源來保持資料外，其餘裝置均停止供電。當電腦處於關機狀態S5下，僅保留非常少的待機電源，所以關機狀態S5的耗電量比待機狀態S3更低。
本發明係有關於一種電腦及其喚醒方法。
根據本發明，提出一種電腦。電腦包括開關電路、晶片組、PCIE裝置及嵌入式控制器。晶片組包括第一喚醒接腳及電源鍵接腳，且第一喚醒接腳係連接至開關電路之一端。PCIE裝置包括第二喚醒接腳，而嵌入式控制器包括通用輸入接腳及通用輸出接腳。通用輸入接腳係與第二喚醒接腳連接至開關電路之另一端，且通用輸出接腳係連接至電源鍵接腳。
根據本發明，提出一種電腦之喚醒方法。電腦包括開關電路、晶片組、PCIE裝置及嵌入式控制器，且晶片組包括第一喚醒接腳及電源鍵接腳。PCIE裝置包括第二喚醒接腳，且嵌入式控制器包括通用輸入接腳及通用輸出接腳。喚醒方法包括：判斷電腦是否處於正常工作狀態；當電腦處於正常工作狀態下，開關電路開啟，晶片組透過第一喚醒接腳輸出機會緩衝器清除/填充(opportunistic buffer flush/fill,OBFF)機制之編碼信號至第二喚醒接腳；當電腦不處於正常工作狀態下，開關電路關閉，PCIE裝置經第二喚醒接腳輸出一喚醒事件至通用輸入接腳，嵌入式控制器根據喚醒事件及系統狀態判斷是否需喚醒電腦；以及若需喚醒電腦，經通用輸出接腳輸出電源鍵事件至電源鍵接腳，晶片組之電源鍵接腳收到電源鍵事件，電腦被喚醒。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
1‧‧‧電腦
11、21‧‧‧開關電路
12‧‧‧晶片組
13‧‧‧PCIE裝置
14‧‧‧嵌入式控制器
121‧‧‧第一喚醒接腳
122‧‧‧電源鍵接腳
131‧‧‧第二喚醒接腳
141‧‧‧通用輸入接腳
142‧‧‧通用輸出接腳
400~409‧‧‧步驟
ST1、ST2‧‧‧狀態
PM_SLP_S3#‧‧‧狀態訊號
SOBFF ‧‧‧機會緩衝器清除/填充機制之編碼信號
SW ‧‧‧喚醒事件
SP ‧‧‧電源鍵事件
V1‧‧‧第一工作電壓
V2‧‧‧第二工作電壓
T1‧‧‧第一電晶體
T2‧‧‧第二電晶體
T3‧‧‧第三電晶體
R1‧‧‧第一電阻
R2‧‧‧第二電阻
第1圖繪示係為依照第一實施例之電腦之方塊圖。
第2圖繪示係為依照第一實施例之電腦處於正常工作狀態下之示意圖。
第3圖繪示係為依照第一實施例之電腦不處於正常工作狀態下之示意圖。
第4圖繪示係為依照第一實施例之一種喚醒方法之流程圖。
第5圖繪示係為依照第二實施例之一種開關電路之電路圖。
 第一實施例
請參照第1圖，第1圖繪示係為依照第一實施例之電腦之方塊圖。電腦1包括開關電路11、晶片組12、PCIE裝置13及嵌入式控制器(Embedded Controller,EC)14。為方便說明起見，第一實施例之開關電路11係以高速開關(high speed switch)為例說明。晶片組12例如為南橋晶片，而PCIE裝置13例如為網路卡或WIFI模組。晶片組12包括第一喚醒接腳121及電源鍵接腳122，且第一喚醒接腳121係連接至開關電路11之一端。PCIE裝置13包括第二喚醒接腳131。嵌入式控制器14包括通用輸入(General Purpose Input,GPI)接腳141及通用輸出(General Purpose Output,GPO)接腳142。通用輸入接腳141係與第二喚醒接腳131連接至開關電路11之另一端，且通用輸出接腳142係連接至電源鍵接腳122。開關電路11例如係受控於晶片組12所輸 出之狀態訊號PM_SLP_S3#。當電腦1處於正常工作狀態S0下，狀態訊號PM_SLP_S3#為高位準。相對地，當電腦1不處於正常工作狀態S0下，狀態訊號PM_SLP_S3#為低位準。舉例來說，當電腦1不處於正常工作狀態S0時，電腦1係處於待機狀態S3或關機狀態S5。
請參照第2圖，第2圖繪示係為依照第一實施例之電腦處於正常工作狀態下之示意圖。由於低功耗與電力續航時間的要求日益增高，PCI-SIG協會特別制定了機會緩衝器清除/填充(opportunistic buffer flush/fill,OBFF)機制。機會緩衝器清除/填充機制係指在PCIE裝置13內建緩衝器(buffer)以暫存瞬間資料湧流，等待適當時機再丟給晶片組12。而不是讓PCIE裝置13一收到資料就馬上丟到晶片組12。如此一來，機會緩衝器清除/填充機制能讓晶片組12有更多的機會進入省電模式，進而提高省電效用。
當電腦1處於正常工作狀態S0下，晶片組12設定第一喚醒接腳121為輸出接腳。當電腦1處於正常工作狀態S0下，開關電路11開啟，晶片組12透過第一喚醒接腳121輸出機會緩衝器清除/填充(opportunistic buffer flush/fill,OBFF)機制之編碼信號SOBFF 至第二喚醒接腳131，而嵌入式控制器14須忽略機會緩衝器清除/填充機制之編碼信號SOBFF 。於正常工作狀態S0下，晶片組12利用機會緩衝器清除/填充機制之編碼信號SOBFF 與PCIE裝置13溝通。晶片組12透過機會緩衝器清除/填充機制之編碼信號SOBFF 將其本身狀態傳遞至PCIE裝置13，進而提供 正確時間點(CPU active)讓PCIE裝置13將其內部緩衝器(buffer)的資料傳至晶片組12。在非正確時間點(CPU sleep)時先將資料暫存在PCIE裝置13將其內部緩衝器。讓CPU可以多點時間在sleep狀態以達到省電功效。
請參照第3圖，第3圖繪示係為依照第一實施例之電腦不處於正常工作狀態下之示意圖。當電腦1不處於正常工作狀態S0下，晶片組12設定第一喚醒接腳121為輸入接腳。當電腦1不處於正常工作狀態S0下，開關電路11關閉，PCIE裝置13經第二喚醒接腳131輸出喚醒事件SW 至通用輸入接腳141。嵌入式控制器14根據喚醒事件SW 及系統狀態判斷是否需喚醒電腦1。若需喚醒電腦1，嵌入式控制器14經通用輸出接腳142輸出電源鍵事件SP 至電源鍵接腳122。晶片組12之電源鍵接腳122收到電源鍵事件SP 後，電腦被喚醒。
前述系統狀態例如是系統在純電池模式下之電池電量。嵌入式控制器14會先衡量電池電量是否足夠。在電池電量足夠無虞的情況下，嵌入式控制器14才會輸出電源鍵事件SP 喚醒晶片組12。不僅如此，前述系統狀態還可以是指系統溫度。當電腦1支援英特爾智慧連線技術(Intel smart connect technology)時，系統狀態例如是指是否偵測到新的無線基地台。在網路偵測模式(Net detect mode)下，WIFI模組偵測到新的無線基地台時，PCIE裝置13經第二喚醒接腳131輸出喚醒事件SW 至通用輸入接腳141。嵌入式控制器14根據喚醒事件SW 及系統溫度來判斷是 否需喚醒。若可喚醒，控制器14經通用輸出接腳142輸出電源鍵事件SP 至電源鍵接腳122，進而喚醒晶片組12以更新資料。
請同時參照第2圖、第3圖及第4圖，第4圖繪示係為依照第一實施例之一種喚醒方法之流程圖。電腦1之喚醒方法包括如下步驟：首先如步驟401所示，晶片組12判斷電腦1是否處於正常工作狀態S0。當電腦1處於正常工作狀態S0，則執行步驟402。如步驟402所示，晶片組12設定第一喚醒接腳121為輸出接腳。接著如步驟403所示，晶片組12控制開關電路11開啟。然後如步驟404所示，晶片組12透過第一喚醒接腳121輸出機會緩衝器清除/填充(opportunistic buffer flush/fill,OBFF)機制之編碼信號SOBFF 至第二喚醒接腳131，而嵌入式控制器14忽略機會緩衝器清除/填充機制之編碼信號SOBFF 。接著，維持在狀態ST1。如狀態ST1所示，電腦1處於正常工作狀態S0，晶片組12與PCIE裝置13進入機會緩衝器清除/填充機制。
相反地，當電腦1不處於正常工作狀態S0，則執行步驟405。如步驟405所示，晶片組12設定第一喚醒接腳121為輸入接腳。接著如步驟406所示，晶片組12控制開關電路11關閉。接著，維持在狀態ST2。如狀態ST2所示，電腦不處於正常工作狀態S0並等待第二喚醒接腳131輸出喚醒事件SW 。
若PCIE裝置13產生喚醒事件SW ，則如步驟400所示，PCIE裝置13經第二喚醒接腳131輸出喚醒事件SW 至通用輸入接腳141。跟著如步驟407所示，嵌入式控制器14根據喚醒 事件SW 及系統狀態判斷是否需喚醒電腦1。當不需喚醒電腦1，則維持狀態ST2。相反地，當需喚醒電腦1，則執行步驟408。如步驟408所示，嵌入式控制器14經通用輸出接腳142輸出電源鍵事件SP 至電源鍵接腳122。接著如步驟409所示，電源鍵接腳122收到電源鍵事件SP 後，電腦1被喚醒。接著重新執行步驟402~404，最後進入狀態ST1。
第二實施例
請同時參照第1圖及第5圖，第5圖繪示係為依照第二實施例之一種開關電路之電路圖。第二實施例之開關電路21於第一實施例主要不同之處在於第二實施例係以開關電路21取代第一實施例之高速開關。開關電路21包括電阻R1、電阻R2、電晶體T1、電晶體T2及電晶體T3。第一電阻R1之第一端接收第一工作電壓V1，且第一電晶體T1之第一端連接至第一電阻R1之第二端。第一電晶體T1之第二端連接至一接地端，且第一電晶體T1之控制端接收狀態訊號PM_SLP_S3#。
第二電阻R2之第一端接收第二工作電壓V2，其電壓應大到不管第三電晶體T3之第一端輸入為高電位或是低電位，都能讓第三電晶體T3維持導通。且第二電晶體T2之第一端連接至接地端。第二電晶體T2之第二端連接至第二電阻R2之第二端，且第二電晶體T2之控制端耦接至第一電阻R1之第二端。第三電晶體T3之控制端耦接至第二電阻R2之第二端，第三電晶 體之第一端耦接至第二喚醒接腳131，第三電晶體T3之第二端耦接至第一喚醒接腳121。
當電腦1處於正常工作狀態S0下，狀態訊號PM_SLP_S3#導通第一電晶體T1，第一電晶體T1截止第二電晶體T2，使得第三電晶體T3導通。第三電晶體T3將第一喚醒接腳121與第二喚醒接腳131電性連接。進一步來說，當電腦1處於正常工作狀態S0下，狀態訊號PM_SLP_S3#為高位準以導通第一電晶體T1。第一電晶體T1導通後，第一電晶體1將第二電晶體之控制端電性連接至接地端以截止第二電晶體T2。第二電晶體T2截止後，第三電晶體受控於第二工作電壓V2而導通，以電性連接第一喚醒接腳121與第二喚醒接腳131。
相反地，當電腦1處於待機狀態S3或關機狀態S5下，狀態訊號PM_SLP_S3#為低位準以截止第一電晶體T1。第一電晶體T1截止後，第二電晶體T2受控於第一工作電壓V1而導通。第二電晶體T2導通後，第二電晶體T2將第三電晶體T3之控制端電性連接至接地端，以截止第三電晶體T3。由於開關電路21使用電阻1、電阻R2、電晶體T1、電晶體T2及電晶體T3即可實現，因此將有助於進一步降低生產成本。
前述電腦及其喚醒方法能於正常工作狀態S0下，透過晶片組之第一喚醒接腳輸出機會緩衝器清除/填充機制之編碼信號至PCIE裝置，進而提供正確時間點讓PCIE裝置將其內部緩 衝器的資料傳至晶片組。當電腦處於待機狀態S3或關機狀態S5下，PCIE裝置經第二喚醒接腳輸出喚醒事件至通用輸入接腳。若需喚醒電腦，嵌入式控制器經通用輸出接腳輸出電源鍵事件至電源鍵接腳以喚醒晶片組。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1‧‧‧電腦
11‧‧‧開關電路
12‧‧‧晶片組
13‧‧‧PCIE裝置
14‧‧‧嵌入式控制器
121‧‧‧第一喚醒接腳
122‧‧‧電源鍵接腳
131‧‧‧第二喚醒接腳
141‧‧‧通用輸入接腳
142‧‧‧通用輸出接腳
PM_SIP_S3#‧‧‧狀態訊號

Claims (20)

  1. 一種電腦，包括：一開關電路；一晶片組，包括：一第一喚醒接腳，係連接至該開關電路之一端；及一電源鍵接腳；一PCIE裝置，包括：一第二喚醒接腳；以及一嵌入式控制器，包括：一通用輸入接腳，係與該第二喚醒接腳連接至該開關電路之另一端；及一通用輸出接腳，係連接至該電源鍵接腳。
  2. 如申請專利範圍第1項所述之電腦，其中當該電腦處於一正常工作狀態下，該開關電路開啟，該晶片組透過該第一喚醒接腳輸出一機會緩衝器清除/填充機制之編碼信號至該第二喚醒接腳。
  3. 如申請專利範圍第2項所述之電腦，其中當該電腦不處於該正常工作狀態下，該開關電路關閉，該PCIE裝置經該第二喚醒接腳輸出一喚醒事件至該通用輸入接腳，該嵌入式控制器根據該喚醒事件及一系統狀態判斷是否需喚醒電腦，若需喚醒電腦，經該通用輸出接腳輸出一電源鍵事件至該電源鍵接腳，該晶片組之該電源鍵接腳收到該電源鍵事件，該電腦被喚醒。
  4. 如申請專利範圍第3項所述之電腦，其中當該電腦不處於該正常工作狀態下，該晶片組設定該第一喚醒接腳為一輸入接腳，當該電腦處於該正常工作狀態下，該晶片組設定該第一喚醒接腳為一輸出接腳。
  5. 如申請專利範圍第4項所述之電腦，其中當該電腦處於該正常工作狀態下，該嵌入式控制器忽略該機會緩衝器清除/填充機制之編碼信號。
  6. 如申請專利範圍第5項所述之電腦，其中當該電腦不處於該正常工作狀態時，該電腦係處於待機狀態或關機狀態。
  7. 如申請專利範圍第2項所述之電腦，其中當該電腦處於該正常工作狀態下，該嵌入式控制器忽略該機會緩衝器清除/填充機制之編碼信號。
  8. 如申請專利範圍第7項所述之電腦，其中當該電腦處於該正常工作狀態下，該晶片組設定該第一喚醒接腳為一輸出接腳。
  9. 如申請專利範圍第1項所述之電腦，其中當該電腦不處於該正常工作狀態下，該開關電路關閉，該PCIE裝置經該第二喚醒接腳輸出一喚醒事件至該通用輸入接腳，該嵌入式控制器根據該喚醒事件及一系統狀態經該通用輸出接腳輸出一電源鍵事件至該電源鍵接腳。
  10. 如申請專利範圍第9項所述之電腦，其中當該電腦不處於該正常工作狀態下，該晶片組設定該第一喚醒接腳為一輸入接腳。
  11. 如申請專利範圍第9項所述之電腦，其中當該電腦不處於該正常工作狀態時，該電腦係處於係為待機狀態或關機狀態。
  12. 如申請專利範圍第1項所述之電腦，其中該開關電路包括：一第一電阻，該第一電阻之第一端接收一第一工作電壓；一第一電晶體，該第一電晶體之第一端連接至該第一電阻之第二端，該第一電晶體之第二端連接至一接地端，該第一電晶體之控制端接收一狀態訊號；一第二電阻，該第二電阻之第一端接收一第二工作電壓；一第二電晶體，該第二電晶體之第一端連接至該接地端，該第二電晶體之第二端連接至該第二電阻之第二端，該第二電晶體之控制端耦接至該第一電阻之第二端；一第三電晶體，該第三電晶體之控制端耦接至該第二電阻之第二端，該第三電晶體之第一端耦接至該第二喚醒接腳，該第三電晶體之第二端耦接至該第一喚醒接腳。
  13. 如申請專利範圍第12項所述之電腦，其中當該電腦處於一正常工作狀態下，該狀態訊號導通該第一電晶體，該第一電晶體截止該第二電晶體，使得該第三電晶體導通。
  14. 一種電腦之喚醒方法，該電腦包括一開關電路、一晶片組、一PCIE裝置及一嵌入式控制器，該晶片組包括一第一喚醒接腳及一電源鍵接腳，該PCIE裝置包括一第二喚醒接腳，該嵌入式控制器包括一通用輸入接腳及一通用輸出接腳，該喚醒方法 包括：判斷該電腦是否處於一正常工作狀態；當該電腦處於該正常工作狀態下，該開關電路開啟，該晶片組透過該第一喚醒接腳輸出一機會緩衝器清除/填充機制之編碼信號至該第二喚醒接腳；當該電腦不處於該正常工作狀態下，該開關電路關閉，該PCIE裝置經該第二喚醒接腳輸出一喚醒事件至該通用輸入接腳，該嵌入式控制器根據該喚醒事件及一系統狀態判斷是否需喚醒電腦；以及若需喚醒電腦，經該通用輸出接腳輸出一電源鍵事件至該電源鍵接腳，該晶片組之該電源鍵接腳收到該電源鍵事件，該電腦被喚醒。
  15. 如申請專利範圍第14項所述之喚醒方法，其中當該電腦不處於該正常工作狀態下，該晶片組設定該第一喚醒接腳為一輸入接腳。
  16. 如申請專利範圍第15項所述之喚醒方法，其中當該電腦處於該正常工作狀態下，該晶片組設定該第一喚醒接腳為一輸出接腳。
  17. 如申請專利範圍第16項所述之喚醒方法，其中當該電腦處於該正常工作狀態下，該嵌入式控制器忽略該機會緩衝器清除/填充機制之編碼信號。
  18. 如申請專利範圍第17項所述之喚醒方法，其中當該電腦 不處於該正常工作狀態時，該電腦係處於待機狀態或關機狀態。
  19. 如申請專利範圍第14項所述之喚醒方法，其中當該電腦處於該正常工作狀態下，該嵌入式控制器忽略該機會緩衝器清除/填充機制之編碼信號。
  20. 如申請專利範圍第14項所述之喚醒方法，其中當該電腦不處於該正常工作狀態時，該電腦係處於待機狀態或關機狀態。
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