TWI819821B - 記憶體控制電路單元、記憶體儲存裝置及時脈訊號控制方法 - Google Patents

記憶體控制電路單元、記憶體儲存裝置及時脈訊號控制方法 Download PDF

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Abstract

一種記憶體控制電路單元、記憶體儲存裝置及時脈訊號控制方法。所述方法包括：透過記憶體介面電路對揮發性記憶體模組執行存取操作；根據該存取操作的類型設定第一時脈訊號的工作週期；以及將該第一時脈訊號傳送至該揮發性記憶體模組，以執行該存取操作。

Description

記憶體控制電路單元、記憶體儲存裝置及時脈訊號控制方法
本發明是有關於一種記憶體控制技術，且特別是有關於一種記憶體控制電路單元、記憶體儲存裝置及時脈訊號控制方法。
動態隨機存取記憶體(Dynamic Random Access Memory, DRAM)等揮發性記憶體具有存取速度快及體積小等優勢，故相當適於設置於可攜式電子裝置中，以作為資料的暫存媒體。此外，記憶體控制器可用以控制並存取揮發性記憶體。
一般來說，記憶體控制器用來與揮發性記憶體溝通的時脈訊號的工作週期(duty cycle)是在記憶體控制器出廠前就設定好的(例如為40%或50%等)，而不會針對不同的操作狀態而進行動態調整。但是，實務上，使用固定的工作週期的時脈訊號無法在對於揮發性記憶體的多種類型的存取操作(例如資料寫入操作與資料讀取操作)中皆取得最佳訊號品質。
本發明提供一種記憶體控制電路單元、記憶體儲存裝置及時脈訊號控制方法，可提高對揮發性記憶體模組的存取訊號品質。
本發明的範例實施例提供一種記憶體控制電路單元，其用以控制揮發性記憶體模組，所述記憶體控制電路單元包括記憶體介面電路與記憶體控制器。所述記憶體介面電路用以耦接至所述揮發性記憶體模組。所述記憶體控制器耦接至所述記憶體介面電路。所述記憶體控制器用以透過所述記憶體介面電路對所述揮發性記憶體模組執行存取操作。所述記憶體介面電路用以根據所述存取操作的類型設定第一時脈訊號的工作週期。所述記憶體介面電路更用以將所述第一時脈訊號傳送至所述揮發性記憶體模組，以執行所述存取操作。
在本發明的一範例實施例中，所述記憶體介面電路根據所述存取操作的所述類型設定所述第一時脈訊號的所述工作週期的操作包括：響應於所述存取操作為第一類存取操作，將所述第一時脈訊號的所述工作週期設定為第一工作週期；以及響應於所述存取操作為第二類存取操作，將所述第一時脈訊號的所述工作週期設定為第二工作週期，其中所述第一類存取操作不同於所述第二類存取操作，且所述第一工作週期不同於所述第二工作週期。
在本發明的一範例實施例中，所述第一類存取操作為資料讀取操作，且所述第二類存取操作為資料寫入操作。
在本發明的一範例實施例中，所述記憶體介面電路更用以儲存工作週期設定資料，並且響應於所述存取操作為所述第二類存取操作，將所述第一時脈訊號的所述工作週期設定為所述第二工作週期的操作包括：響應於所述存取操作為所述第二類存取操作，根據所述工作週期設定資料將所述第一時脈訊號的所述工作週期從所述第一工作週期切換為所述第二工作週期。
在本發明的一範例實施例中，在所述第二類存取操作完成後，所述記憶體介面電路更用以將所述第一時脈訊號的所述工作週期從所述第二工作週期回復為所述第一工作週期。
在本發明的一範例實施例中，所述記憶體介面電路根據所述存取操作的所述類型設定所述第一時脈訊號的所述工作週期的操作包括：響應於所述存取操作的所述類型改變，調整所述第一時脈訊號的所述工作週期。
在本發明的一範例實施例中，所述記憶體介面電路更用以將第二時脈訊號傳送至所述揮發性記憶體模組，且所述第二時脈訊號的工作週期為預設值。
在本發明的一範例實施例中，所述記憶體介面電路包括內部時脈產生器與第一時脈路徑電路。所述第一時脈路徑電路耦接至所述記憶體控制器、所述內部時脈產生器及所述揮發性記憶體模組。所述內部時脈產生器用以產生內部時脈訊號。所述第一時脈路徑電路用以根據所述內部時脈訊號產生所述第一時脈訊號。所述記憶體控制器用以根據所述存取操作的所述類型產生致能訊號。所述第一時脈路徑電路更用以根據所述致能訊號調整所述第一時脈訊號的所述工作週期。
在本發明的一範例實施例中，所述記憶體介面電路更包括寫入路徑電路，其耦接至所述記憶體控制器與所述內部時脈產生器。所述寫入路徑電路用以根據所述致能訊號、所述內部時脈訊號及內部資料訊號產生資料訊號。所述記憶體介面電路更用以將所述資料訊號傳送至所述揮發性記憶體模組。
在本發明的一範例實施例中，所述記憶體介面電路更包括第二時脈路徑電路，其耦接至所述內部時脈產生器與所述揮發性記憶體模組。所述第二時脈路徑電路用以根據所述內部時脈訊號產生第二時脈訊號。所述第二時脈訊號的工作週期為預設值。所述記憶體介面電路更用以將所述第二時脈訊號傳送至所述揮發性記憶體模組。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組、揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元、所述可複寫式非揮發性記憶體模組及所述揮發性記憶體模組。所述記憶體控制電路單元用以：透過記憶體介面電路對所述揮發性記憶體模組執行存取操作；根據所述存取操作的類型設定第一時脈訊號的工作週期；以及將所述第一時脈訊號傳送至所述揮發性記憶體模組，以執行所述存取操作。
在本發明的一範例實施例中，所述記憶體控制電路單元根據所述存取操作的所述類型設定所述第一時脈訊號的所述工作週期的操作包括：響應於所述存取操作為第一類存取操作，將所述第一時脈訊號的所述工作週期設定為第一工作週期；以及響應於所述存取操作為第二類存取操作，將所述第一時脈訊號的所述工作週期設定為第二工作週期，其中所述第一類存取操作不同於所述第二類存取操作，且所述第一工作週期不同於所述第二工作週期。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以儲存工作週期設定資料，並且響應於所述存取操作為所述第二類存取操作，將所述第一時脈訊號的所述工作週期設定為所述第二工作週期的操作包括：響應於所述存取操作為所述第二類存取操作，根據所述工作週期設定資料將所述第一時脈訊號的所述工作週期從所述第一工作週期切換為所述第二工作週期。
在本發明的一範例實施例中，在所述第二類存取操作完成後，所述記憶體控制電路單元更用以將所述第一時脈訊號的所述工作週期從所述第二工作週期回復為所述第一工作週期。
在本發明的一範例實施例中，所述記憶體控制電路單元根據所述存取操作的所述類型設定所述第一時脈訊號的所述工作週期的操作包括：響應於所述存取操作的所述類型改變，調整所述第一時脈訊號的所述工作週期。
在本發明的一範例實施例中，所述記憶體介面電路更用以將第二時脈訊號傳送至所述揮發性記憶體模組，且所述第二時脈訊號的工作週期為預設值。
本發明的範例實施例另提供一種時脈訊號控制方法，其用於記憶體控制電路單元，所述時脈訊號控制方法包括：透過記憶體介面電路對揮發性記憶體模組執行存取操作；根據所述存取操作的類型設定第一時脈訊號的工作週期；以及將所述第一時脈訊號傳送至所述揮發性記憶體模組，以執行所述存取操作。
在本發明的一範例實施例中，根據所述存取操作的所述類型設定所述第一時脈訊號的所述工作週期的步驟包括：響應於所述存取操作為第一類存取操作，將所述第一時脈訊號的所述工作週期設定為第一工作週期；以及響應於所述存取操作為第二類存取操作，將所述第一時脈訊號的所述工作週期設定為第二工作週期，其中所述第一類存取操作不同於所述第二類存取操作，且所述第一工作週期不同於所述第二工作週期。
在本發明的一範例實施例中，所述記憶體介面電路用以儲存工作週期設定資料，並且響應於所述存取操作為所述第二類存取操作，將所述第一時脈訊號的所述工作週期設定為所述第二工作週期的步驟包括：響應於所述存取操作為所述第二類存取操作，根據所述工作週期設定資料將所述第一時脈訊號的所述工作週期從所述第一工作週期切換為所述第二工作週期。
在本發明的一範例實施例中，根據所述存取操作的所述類型設定所述第一時脈訊號的所述工作週期的步驟更包括：在所述第二類存取操作完成後，將所述第一時脈訊號的所述工作週期從所述第二工作週期回復為所述第一工作週期。
在本發明的一範例實施例中，根據所述存取操作的所述類型設定所述第一時脈訊號的所述工作週期的步驟包括：響應於所述存取操作的所述類型改變，調整所述第一時脈訊號的所述工作週期。
在本發明的一範例實施例中，所述的時脈訊號控制方法更包括：將第二時脈訊號傳送至所述揮發性記憶體模組，其中所述第二時脈訊號的工作週期為預設值。
在本發明的一範例實施例中，根據所述存取操作的所述類型設定所述第一時脈訊號的所述工作週期的步驟包括：產生內部時脈訊號；根據所述內部時脈訊號產生所述第一時脈訊號；根據所述存取操作的所述類型產生致能訊號；以及根據所述致能訊號調整所述第一時脈訊號的所述工作週期。
在本發明的一範例實施例中，所述的時脈訊號控制方法更包括：根據所述致能訊號、所述內部時脈訊號及內部資料訊號產生資料訊號；以及將所述資料訊號傳送至所述揮發性記憶體模組。
在本發明的一範例實施例中，所述的時脈訊號控制方法更包括：根據所述內部時脈訊號產生第二時脈訊號，其中所述第二時脈訊號的工作週期為預設值；以及將所述第二時脈訊號傳送至所述揮發性記憶體模組。
基於上述，記憶體控制器可透過記憶體介面電路對揮發性記憶體模組執行存取操作。特別是，記憶體介面電路可根據所述存取操作的類型設定第一時脈訊號的工作週期並將所述第一時脈訊號傳送至所述揮發性記憶體模組，以執行所述存取操作。藉此，透過根據不同的存取操作來動態調整第一時脈訊號的工作週期，可有效提高對揮發性記憶體模組的存取訊號品質。
以下提出多個範例實施例來說明本發明，然而本發明不僅限於所例示的多個範例實施例。又範例實施例之間也允許有適當的結合。在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。此外，「訊號」一詞可指至少一電流、電壓、電荷、溫度、資料、或任何其他一或多個訊號。
圖1是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。請參照圖1，記憶體儲存裝置10包括記憶體控制電路單元11與揮發性記憶體模組12。
記憶體控制電路單元11可用以控制並存取揮發性記憶體模組12。例如，記憶體控制電路單元11可包括中央處理單元(Central Processing Unit, CPU)或是其他可程式化之一般用途或特殊用途的微處理器、數位訊號處理器(Digital Signal Processor, DSP)、可程式化控制器、特殊應用積體電路(Application Specific Integrated Circuits, ASIC)、可程式化邏輯裝置(Programmable Logic Device, PLD)或其他類似裝置或這些裝置的組合。
揮發性記憶體模組12可用以暫存資料。例如，揮發性記憶體模組12可包括第5代雙通道同步動態隨機存取記憶體(Double Data Rate 5 SDRAM)或其他類型的揮發性記憶體。記憶體控制電路單元11可將資料存入揮發性記憶體模組12中或者從揮發性記憶體模組12中讀取資料。此外，揮發性記憶體模組12的數目可以是一或多個，本發明不加以限制。
記憶體控制電路單元11可包括記憶體介面電路111與記憶體控制器112。記憶體介面電路111並用以耦接至揮發性記憶體模組12。例如，記憶體介面電路111可經由高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準或其他類型的連接介面標準與揮發性記憶體模組12通訊。
記憶體控制器112耦接至記憶體介面電路111。記憶體控制器112可經由記憶體介面電路111對揮發性記憶體模組12執行存取操作。例如，所述存取操作可包括資料讀取操作與資料寫入操作。資料讀取操作用以從揮發性記憶體模組12讀取資料。資料寫入操作用以將資料寫入(即儲存)至揮發性記憶體模組12中。在一範例實施例中，記憶體控制器112亦稱為動態隨機存取記憶體控制器(SRAM controller)。
記憶體控制器112可根據所欲執行的存取操作，經由記憶體介面電路111發送相應的指令訊號CMD給揮發性記憶體模組12。揮發性記憶體模組12可根據指令訊號CMD執行相應的存取行為。
在一範例實施例中，在資料讀取操作中，記憶體控制器112可經由記憶體介面電路111將帶有讀取指令序列的指令訊號CMD傳送給揮發性記憶體模組12。此讀取指令序列可指示揮發性記憶體模組12從特定的邏輯位址(或虛擬位址)讀取資料。此邏輯位址(或虛擬位址)所對應的記憶體位址位於揮發性記憶體模組12內部。揮發性記憶體模組12可根據帶有讀取指令序列的指令訊號CMD從特定記憶體位址讀取資料並經由資料訊號DATA將所讀取的資料傳送給記憶體介面電路111。記憶體控制器112可經由記憶體介面電路111解析資料訊號DATA以獲得所欲讀取的資料。
在一範例實施例中，在資料寫入操作中，記憶體控制器112可經由記憶體介面電路111將帶有寫入指令序列的指令訊號CMD與帶有所欲儲存之資料的資料訊號DATA傳送給揮發性記憶體模組12。此寫入指令序列可指示揮發性記憶體模組12將資料訊號DATA所攜帶的資料寫入(即儲存)至特定的邏輯位址(或虛擬位址)。此邏輯位址(或虛擬位址)所對應的記憶體位址同樣位於揮發性記憶體模組12內部。揮發性記憶體模組12可根據指令訊號CMD與資料訊號DATA將所欲儲存的資料寫入至內部的特定記憶體位址。
在一範例實施例中，記憶體介面電路111可產生時脈訊號(亦稱為第一時脈訊號)CK(1)並將時脈訊號CK(1)傳送至揮發性記憶體模組12。揮發性記憶體模組12可根據時脈訊號CK(1)來執行相應的資料讀取及/或資料寫入行為。例如，在資料讀取操作中，揮發性記憶體模組12可根據時脈訊號CK(1)來傳送資料訊號DATA至記憶體介面電路111。此外，在資料寫入操作中，揮發性記憶體模組12可根據時脈訊號CK(1)來取樣來自記憶體介面電路111的資料訊號DATA以獲得所欲儲存的資料。
記憶體介面電路111可根據所欲執行的存取操作的類型來設定時脈訊號CK(1)的工作週期。須注意的是，時脈訊號CK(1)的工作週期表示在一個時脈週期(clock cycle)內，時脈訊號CK(1)中的工作時間(例如正半周的持續時間或脈衝持續時間)與總時間長度的比率。例如，假設時脈訊號CK(1)的工作週期為47%，表示在時脈訊號CK(1)的一個時脈週期內，時脈訊號CK(1)中的工作時間(例如正半周的持續時間或脈衝持續時間)佔總時間長度的47%。然後，記憶體介面電路11可將具有所設定的工作週期的時脈訊號CK(1)傳送至揮發性記憶體模組12，以執行相應的存取操作。
傳統上，記憶體控制器用來與揮發性記憶體溝通的時脈訊號的工作週期是在記憶體控制器出廠前就設定好的(例如為40%或50%等)，而不會針對不同的操作狀態而進行動態調整。但是，實務上，使用固定的工作週期的時脈訊號無法在對於揮發性記憶體的多種類型的存取操作(例如資料寫入操作與資料讀取操作)中皆取得最佳訊號品質。反觀本案，根據所欲執行的存取操作的類型來設定時脈訊號CK(1)的工作週期，則可有效針對不同類型的存取行為來提高揮發性記憶體模組12的存取訊號品質。
在一範例實施例中，響應於所欲執行的存取操作為第一類存取操作，記憶體介面電路111可將時脈訊號CK(1)的工作週期設定為某一工作週期(亦稱為第一工作週期)。爾後，揮發性記憶體模組12可根據具有第一工作週期的時脈訊號CK(1)來執行第一類存取操作。例如，具有第一工作週期的時脈訊號CK(1)可用以提高揮發性記憶體模組12執行第一類存取操作的訊號品質。但是，具有第一工作週期的時脈訊號CK(1)可能無法提高甚至可能降低揮發性記憶體模組12執行第二類存取操作的訊號品質。
在一範例實施例中，響應於所欲執行的存取操作為第二類存取操作，記憶體介面電路111可將時脈訊號CK(1)的工作週期設定為另一工作週期(亦稱為第二工作週期)。第一類存取操作不同於第二類存取操作，且第一工作週期不同於第二工作週期。爾後，揮發性記憶體模組12可根據具有第二工作週期的時脈訊號CK(1)來執行第二類存取操作。例如，具有第二工作週期的時脈訊號CK(1)可用以提高揮發性記憶體模組12執行第二類存取操作的訊號品質。但是，具有第二工作週期的時脈訊號CK(1)可能無法提高甚至可能降低揮發性記憶體模組12執行第一類存取操作的訊號品質。
在一範例實施例中，假設第一類存取操作為資料讀取操作，且第二類存取操作為資料寫入操作。因此，第一工作週期可為47%，且第二工作週期可為40%，但本發明不限於此。在其他範例實施例中，根據存取操作的類型，第一工作週期及/或第二工作週期皆可根據實務需求調整。
在一範例實施例中，第一工作週期為時脈訊號CK(1)的預設工作週期，且記憶體介面電路111中可儲存有工作週期設定資料。例如，所述工作週期設定資料可包含可用以設定及/或調整時脈訊號CK(1)的工作週期之資訊。例如，所述工作週期設定資料可包含對應於上述第二工作週期的設定資訊。例如，所述工作週期設定資料可反映上述第二工作週期在一個時脈週期中的佔比(例如為40%)。此外，所述工作週期設定資料亦可包含對應於上述第一工作週期的設定資訊。例如，所述工作週期設定資料亦可反映上述第一工作週期在一個時脈週期中的佔比(例如為47%)。記憶體介面電路111可根據所述工作週期設定資料來設定(包含調整及/或切換)時脈訊號CK(1)的工作週期。或者，在一範例實施例中，所述工作週期設定資料亦可反映時脈訊號CK(1)在一或多種使用情境下的工作週期的設定值。
在一範例實施例中，響應於所欲執行的存取操作為第二類存取操作，記憶體介面電路111可根據所述工作週期設定資料將時脈訊號CK(1)的工作週期從第一工作週期(即預設工作週期)切換為第二工作週期。在第二類存取操作完成後，記憶體介面電路111可將時脈訊號CK(1)的工作週期從第二工作週期回復為第一工作週期(即預設工作週期)。例如，第二類存取操作完成，是指對應於單次的資料寫入操作的一或多個寫入指令序列已全數向揮發性記憶體模組12發送或者抵達揮發性記憶體模組12。所述寫入指令序列用以指示揮發性記憶體模組12儲存資料。此外，響應於所欲執行的存取操作為第一類存取操作，記憶體介面電路111可將時脈訊號CK(1)的工作週期維持於第一工作週期(即預設工作週期)。
在一範例實施例中，若所欲執行的存取操作的類型沒有改變，例如先前執行的存取操作與下一個執行的存取操作的類型相同(例如皆為第一類存取操作或第二類存取操作)，記憶體介面電路111可不調整時脈訊號CK(1)的工作週期。然而，響應於所欲執行的存取操作的類型改變，例如從先前執行的第一類存取操作改變為執行第二類存取操作或者從先前執行的第二類存取操作改變為執行第一類存取操作，則記憶體介面電路111可調整時脈訊號CK(1)的工作週期，以提高揮發性記憶體模組12執行下一個或當前的存取操作的訊號品質。
在一範例實施例中，記憶體介面電路111還可產生時脈訊號(亦稱為第二時脈訊號)CK(2)並將時脈訊號CK(2)傳送至揮發性記憶體模組12。揮發性記憶體模組12可根據時脈訊號CK(2)來取得控制器端的基本時脈。例如，揮發性記憶體模組12可根據時脈訊號CK(2)來設定其內部的參考時脈。但是，須注意的是，相較於時脈訊號CK(1)，時脈訊號CK(2)的工作週期為預設值，而不會根據所欲執行的存取操作的類型而改變。此外，時脈訊號CK(1)與CK(2)可透過不同的介面或訊號路徑傳送至揮發性記憶體模組12。
圖2是根據本發明的範例實施例所繪示的根據存取操作的類型設定第一時脈訊號的工作週期的示意圖。請參照圖1與圖2，假設在時間點T(1)之後，記憶體控制器112經由記憶體介面電路111傳送讀取指令序列給揮發性記憶體模組12，以指示揮發性記憶體模組12執行資料讀取操作。響應於所欲執行的存取操作為資料讀取操作(例如為第一類存取操作)，記憶體介面電路111可將時脈訊號CK(1)的工作週期設定(或維持)為D(1)(例如為第一工作週期或預設工作週期)。例如，D(1)所對應的時間長度可佔時脈訊號CK(1)的一個時脈週期內的總時間長度的47%，且D(1)所對應的時間長度可根據實務需求調整。因此，在時間點T(1)之後，讀取指令序列可與工作週期為D(1)的時脈訊號CK(1)同步傳送至揮發性記憶體模組12。揮發性記憶體模組12可根據工作週期為D(1)的時脈訊號CK(1)與所述讀取指令序列執行資料讀取操作，以提升揮發性記憶體模組12執行資料讀取操作的訊號品質。
在執行資料讀取操作後，在時間點T(2)之後，記憶體控制器112經由記憶體介面電路111傳送寫入指令序列給揮發性記憶體模組12，以指示揮發性記憶體模組12執行資料寫入操作。響應於所欲執行的存取操作改變為資料寫入操作(例如為第二類存取操作)，記憶體介面電路111可將時脈訊號CK(1)的工作週期從D(1)調整為D(2)(例如為第二工作週期)。例如，D(2)所對應的時間長度可佔時脈訊號CK(1)的一個時脈週期內的總時間長度的40%，且D(2)所對應的時間長度可根據實務需求調整。因此，在時間點T(2)之後，寫入指令序列可與工作週期為D(2)的時脈訊號CK(1)同步傳送至揮發性記憶體模組12。揮發性記憶體模組12可根據工作週期為D(2)的時脈訊號CK(1)與所述寫入指令序列執行資料寫入操作，以提升揮發性記憶體模組12執行資料寫入操作的訊號品質。
在執行資料寫入操作後，在時間點T(3)之後，記憶體控制器112再次經由記憶體介面電路111傳送讀取指令序列給揮發性記憶體模組12，以指示揮發性記憶體模組12執行資料讀取操作。響應於所欲執行的存取操作改變(或回復)為資料讀取操作(例如為第一類存取操作)，記憶體介面電路111可將時脈訊號CK(1)的工作週期從D(2)調整(例如回復)為D(1)(例如為第一工作週期或預設工作週期)。因此，在時間點T(3)之後，讀取指令序列可與工作週期為D(1)的時脈訊號CK(1)同步傳送至揮發性記憶體模組12。揮發性記憶體模組12可回復為根據工作週期為D(1)的時脈訊號CK(1)與所述讀取指令序列執行資料讀取操作，以提升揮發性記憶體模組12執行資料讀取操作的訊號品質。此外，在一範例實施例中，在寫入指令序列發送完畢後，記憶體介面電路111亦可自動將時脈訊號CK(1)的工作週期從D(2)調整(例如回復)為D(1)，無論是否發送新的讀取指令序列或執行下一個資料讀取操作。
須注意的是，在圖2的範例實施例中，不同類型的存取操作的執行順序及各種類型的存取操作所對應的時脈訊號CK(1)的工作週期皆為範例，非用以限制本發明。
圖3是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。請參照圖3，記憶體儲存裝置30包括記憶體控制電路單元31與揮發性記憶體模組32。記憶體控制電路單元31與揮發性記憶體模組32可分別相同或相似於圖1的記憶體控制電路單元11與揮發性記憶體模組12。
記憶體控制電路單元31包括記憶體介面電路311與記憶體控制器312。記憶體介面電路311與記憶體控制器312可分別相同或相似於圖1的記憶體介面電路111與記憶體控制器112。
記憶體介面電路311包括內部時脈產生器33與時脈路徑(clock path)電路(亦稱為第一時脈路徑電路)34。內部時脈產生器33用以產生時脈訊號(亦稱為內部時脈訊號)ICK。時脈路徑電路34耦接至記憶體控制器312、內部時脈產生器33及揮發性記憶體模組32。時脈路徑電路34可接收時脈訊號ICK與致能訊號(亦稱為第一致能訊號)WCK_EN。時脈路徑電路34可根據時脈訊號ICK與致能訊號WCK_EN產生時脈訊號CK(1)。
另一方面，記憶體控制器312可根據欲執行的存取操作的類型產生致能訊號(亦稱為第二致能訊號或寫入致能訊號)WD_EN。時脈路徑電路34還可接收致能訊號WD_EN。時脈路徑電路34可根據致能訊號WD_EN來調整時脈訊號CK(1)的工作週期。或者，從另一角度而言，時脈路徑電路34可根據致能訊號WD_EN、時脈訊號ICK及致能訊號WCK_EN產生時脈訊號CK(1)。然後，時脈路徑電路34可將時脈訊號CK(1)傳送給揮發性記憶體模組32。
在一範例實施例中，在某一時間點，響應於當前所欲執行的存取操作為第一類存取操作(例如為資料讀取操作)，記憶體控制器312可不產生致能訊號WD_EN。在此情況下，時脈路徑電路34可根據時脈訊號ICK與致能訊號WCK_EN產生具有第一工作週期的時脈訊號CK(1)。然而，在另一時間點，響應於當前所欲執行的存取操作為第二類存取操作(例如為資料寫入操作)，記憶體控制器312可產生致能訊號WD_EN。在此情況下，時脈路徑電路34可根據致能訊號WD_EN、時脈訊號ICK及致能訊號WCK_EN產生具有第二工作週期的時脈訊號CK(1)。
在一範例實施例中，記憶體介面電路311還包括時脈路徑電路(亦稱為第二時脈路徑電路)35。時脈路徑電路35耦接至內部時脈產生器33與揮發性記憶體模組32。時脈路徑電路35可接收時脈訊號ICK並根據時脈訊號ICK將時脈訊號CK(2)傳送給揮發性記憶體模組32。須注意的是，時脈訊號CK(2)的工作週期可為預設值，而不根據所欲執行的存取操作的類型而改變。
在一範例實施例中，記憶體介面電路311還包括指令路徑(command path)電路36。指令路徑電路36耦接至記憶體控制器312、內部時脈產生器33及揮發性記憶體模組32。指令路徑電路36用以從記憶體控制器312接收與欲執行的存取操作有關的指令資訊CA並從內部時脈產生器33接收時脈訊號ICK。指令路徑電路36可根據指令資訊CA與時脈訊號ICK將與指令訊號CMD傳送至揮發性記憶體模組32。指令訊號CMD可帶有指令序列(例如讀取指令序列或寫入指令序列)。揮發性記憶體模組32可根據指令訊號CMD執行相應的存取操作。
在一範例實施例中，記憶體介面電路311還包括寫入路徑(write path)電路37、讀取路徑(read path)電路38及多工器(multiplexer)電路39。寫入路徑電路37與讀取路徑電路38皆耦接至記憶體控制器312與內部時脈產生器33。多工器電路39耦接至寫入路徑電路37、讀取路徑電路38及揮發性記憶體模組32。寫入路徑電路37與讀取路徑電路38皆可從內部時脈產生器33接收時脈訊號ICK。
當記憶體控制器312執行資料寫入操作時，寫入路徑電路37還可從記憶體控制器312接收致能訊號WD_EN與內部資料訊號WR_DQ。寫入路徑電路37可根據致能訊號WD_EN、內部時脈訊號ICK及內部資料訊號WR_DQ產生資料訊號DATA。資料訊號DATA帶有與所欲儲存的資料有關資訊。例如，資料訊號DATA可包括RDQST訊號與DQ訊號。RDQST訊號可用以傳送與欲儲存的資料有關的錯誤更正碼的資訊。DQ訊號則可用以傳送欲儲存的資料。寫入路徑電路37可經由多工器電路39將資料訊號DATA傳送至揮發性記憶體模組32。同時，響應於致能訊號WD_EN，時脈路徑電路34可將具有第二工作週期的時脈訊號CK(1)傳送給揮發性記憶體模組32。揮發性記憶體模組32可根據來自記憶體介面電路311的指令訊號CMD、資料訊號DATA及具有第二工作週期的時脈訊號CK(1)執行資料寫入操作。
另一方面，當記憶體控制器312執行資料讀取操作時，時脈路徑電路34未接收到致能訊號WD_EN，故時脈路徑電路34可將具有第一工作週期的時脈訊號CK(1)傳送給揮發性記憶體模組32。揮發性記憶體模組32可根據來自記憶體介面電路311的指令訊號CMD與具有第一工作週期的時脈訊號CK(1)執行資料讀取操作。讀取路徑電路38可經由多工器電路39從揮發性記憶體模組32接收資料訊號DATA。來自揮發性記憶體模組32的資料訊號DATA可帶有與所欲讀取的資料有關的資訊。讀取路徑電路38可根據資料訊號DATA將RDQS訊號與RD_DQ訊號傳送給記憶體控制器312。例如，RDQS訊號可用以傳送對應於RD_DQ訊號的時脈訊號。RD_DQ訊號則可用以傳送所讀取的資料。
圖4是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。請參照圖4，記憶體儲存裝置40包括連接介面單元41、記憶體控制電路單元42、可複寫式非揮發性記憶體模組43及揮發性記憶體模組44。
連接介面單元41用以將記憶體儲存裝置40耦接主機系統11。記憶體儲存裝置40可經由連接介面單元41與主機系統通訊。在一範例實施例中，連接介面單元41是相容於PCI Express標準。在一範例實施例中，連接介面單元41亦可以是符合序列先進附件(Serial Advanced Technology Attachment, SATA)標準、並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元41可與記憶體控制電路單元42封裝在一個晶片中，或者連接介面單元41是佈設於一包含記憶體控制電路單元42之晶片外。
記憶體控制電路單元42耦接至連接介面單元41與可複寫式非揮發性記憶體模組43。記憶體控制電路單元42用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統的指令在可複寫式非揮發性記憶體模組43中進行資料的寫入、讀取與抹除等運作。此外，記憶體控制電路單元42可包括圖1的記憶體控制電路單元11或圖3的記憶體控制電路單元31。
可複寫式非揮發性記憶體模組43用以儲存主機系統所寫入之資料。可複寫式非揮發性記憶體模組43可包括單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、二階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell, TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell, QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組43中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組43中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在一範例實施例中，可複寫式非揮發性記憶體模組43的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit, LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit, MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在一範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁(page)或是實體扇(sector)。若實體程式化單元為實體頁，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在一範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
揮發性記憶體模組44用以揮發性地儲存資料。例如，揮發性記憶體模組44可包括圖1的揮發性記憶體模組12或圖3的揮發性記憶體模組32。記憶體控制電路單元42亦可用以存取揮發性記憶體模組44。
圖5是根據本發明的範例實施例所繪示的電壓控制方法的流程圖。請參照圖5，在步驟S501中，透過記憶體介面電路對揮發性記憶體模組執行存取操作。在步驟S502中，根據所述存取操作的類型設定第一時脈訊號的工作週期。在步驟S503中，將所述第一時脈訊號傳送至所述揮發性記憶體模組，以執行所述存取操作。
然而，圖5中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖5中各步驟可以實作為多個程式碼或是電路，本案不加以限制。此外，圖5的方法可以搭配以上範例實施例使用，也可以單獨使用，本案不加以限制。
綜上所述，本發明實施例提供的記憶體控制電路單元、記憶體儲存裝置及時脈訊號控制方法，可根據不同的存取操作來動態調整第一時脈訊號的工作週期，可有效提高對揮發性記憶體模組的存取訊號品質。
雖然本案已以實施例揭露如上，然其並非用以限定本案，任何所屬技術領域中具有通常知識者，在不脫離本案的精神和範圍內，當可作些許的更動與潤飾，故本案的保護範圍當視後附的申請專利範圍所界定者為準。
10, 30, 40:記憶體儲存裝置 11, 31:記憶體控制電路單元 12, 32, 44:揮發性記憶體模組 111, 311:記憶體介面電路 112, 312:記憶體控制器 33:內部時脈產生器 34, 35:時脈路徑電路 36:指令路徑電路 37:寫入路徑電路 38:讀取路徑電路 39:多工器電路 CK(1), CK(2), ICK:時脈訊號 CMD:指令訊號 DATA, RDQST, DQ:資料訊號 D(1), D(2):工作週期 CA:指令資訊 WD_EN, WCK_EN:致能訊號 WR_DQ:內部資料訊號 RDQS, RD_DQ:訊號 41:連接介面單元 42:記憶體控制電路單元 43:可複寫式非揮發性記憶體模組 S501:步驟(透過記憶體介面電路對揮發性記憶體模組執行存取操作) S502:步驟(根據所述存取操作的類型設定第一時脈訊號的工作週期) S503:步驟(將所述第一時脈訊號傳送至所述揮發性記憶體模組，以執行所述存取操作)
圖1是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。 圖2是根據本發明的範例實施例所繪示的根據存取操作的類型設定第一時脈訊號的工作週期的示意圖。 圖3是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。 圖4是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。 圖5是根據本發明的範例實施例所繪示的電壓控制方法的流程圖。
10:記憶體儲存裝置
11:記憶體控制電路單元
12:揮發性記憶體模組
111:記憶體介面電路
112:記憶體控制器
CK(1),CK(2):時脈訊號
CMD:指令訊號
DATA:資料訊號

Claims (30)

  1. 一種記憶體控制電路單元，用以控制揮發性記憶體模組，該記憶體控制電路單元包括： 記憶體介面電路，用以耦接至該揮發性記憶體模組；以及 記憶體控制器，耦接至該記憶體介面電路， 其中該記憶體控制器用以透過該記憶體介面電路對該揮發性記憶體模組執行存取操作， 該記憶體介面電路用以根據該存取操作的類型設定第一時脈訊號的工作週期，並且 該記憶體介面電路更用以將該第一時脈訊號傳送至該揮發性記憶體模組，以執行該存取操作。
  2. 如請求項1所述的記憶體控制電路單元，其中該記憶體介面電路根據該存取操作的該類型設定該第一時脈訊號的該工作週期的操作包括： 響應於該存取操作為第一類存取操作，將該第一時脈訊號的該工作週期設定為第一工作週期；以及 響應於該存取操作為第二類存取操作，將該第一時脈訊號的該工作週期設定為第二工作週期，其中該第一類存取操作不同於該第二類存取操作，且該第一工作週期不同於該第二工作週期。
  3. 如請求項2所述的記憶體控制電路單元，其中該第一類存取操作為資料讀取操作，且該第二類存取操作為資料寫入操作。
  4. 如請求項2所述的記憶體控制電路單元，其中該記憶體介面電路更用以儲存工作週期設定資料，並且響應於該存取操作為該第二類存取操作，將該第一時脈訊號的該工作週期設定為該第二工作週期的操作包括： 響應於該存取操作為該第二類存取操作，根據該工作週期設定資料將該第一時脈訊號的該工作週期從該第一工作週期切換為該第二工作週期。
  5. 如請求項4所述的記憶體控制電路單元，其中在該第二類存取操作完成後，該記憶體介面電路更用以將該第一時脈訊號的該工作週期從該第二工作週期回復為該第一工作週期。
  6. 如請求項1所述的記憶體控制電路單元，其中該記憶體介面電路根據該存取操作的該類型設定該第一時脈訊號的該工作週期的操作包括： 響應於該存取操作的該類型改變，調整該第一時脈訊號的該工作週期。
  7. 如請求項1所述的記憶體控制電路單元，其中該記憶體介面電路更用以將第二時脈訊號傳送至該揮發性記憶體模組，且該第二時脈訊號的工作週期為預設值。
  8. 如請求項1所述的記憶體控制電路單元，其中該記憶體介面電路包括： 內部時脈產生器；以及 第一時脈路徑電路，耦接至該記憶體控制器、該內部時脈產生器及該揮發性記憶體模組， 其中該內部時脈產生器用以產生內部時脈訊號， 該第一時脈路徑電路用以根據該內部時脈訊號產生該第一時脈訊號， 該記憶體控制器用以根據該存取操作的該類型產生致能訊號，並且 該第一時脈路徑電路更用以根據該致能訊號調整該第一時脈訊號的該工作週期。
  9. 如請求項8所述的記憶體控制電路單元，其中該記憶體介面電路更包括： 寫入路徑電路，耦接至該記憶體控制器與該內部時脈產生器， 其中該寫入路徑電路用以根據該致能訊號、該內部時脈訊號及內部資料訊號產生資料訊號，並且 該記憶體介面電路更用以將該資料訊號傳送至該揮發性記憶體模組。
  10. 如請求項8所述的記憶體控制電路單元，其中該記憶體介面電路更包括： 第二時脈路徑電路，耦接至該內部時脈產生器與該揮發性記憶體模組， 其中該第二時脈路徑電路用以根據該內部時脈訊號產生第二時脈訊號，該第二時脈訊號的工作週期為預設值，並且 該記憶體介面電路更用以將該第二時脈訊號傳送至該揮發性記憶體模組。
  11. 一種記憶體儲存裝置，包括： 連接介面單元，用以耦接至主機系統； 可複寫式非揮發性記憶體模組； 揮發性記憶體模組；以及 記憶體控制電路單元，耦接至該連接介面單元、該可複寫式非揮發性記憶體模組及該揮發性記憶體模組， 其中該記憶體控制電路單元用以： 透過記憶體介面電路對該揮發性記憶體模組執行存取操作； 根據該存取操作的類型設定第一時脈訊號的工作週期；以及 將該第一時脈訊號傳送至該揮發性記憶體模組，以執行該存取操作。
  12. 如請求項11所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該存取操作的該類型設定該第一時脈訊號的該工作週期的操作包括： 響應於該存取操作為第一類存取操作，將該第一時脈訊號的該工作週期設定為第一工作週期；以及 響應於該存取操作為第二類存取操作，將該第一時脈訊號的該工作週期設定為第二工作週期，其中該第一類存取操作不同於該第二類存取操作，且該第一工作週期不同於該第二工作週期。
  13. 如請求項12所述的記憶體儲存裝置，其中該第一類存取操作為資料讀取操作，且該第二類存取操作為資料寫入操作。
  14. 如請求項12所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以儲存工作週期設定資料，並且響應於該存取操作為該第二類存取操作，將該第一時脈訊號的該工作週期設定為該第二工作週期的操作包括： 響應於該存取操作為該第二類存取操作，根據該工作週期設定資料將該第一時脈訊號的該工作週期從該第一工作週期切換為該第二工作週期。
  15. 如請求項14所述的記憶體儲存裝置，其中在該第二類存取操作完成後，該記憶體控制電路單元更用以將該第一時脈訊號的該工作週期從該第二工作週期回復為該第一工作週期。
  16. 如請求項11所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該存取操作的該類型設定該第一時脈訊號的該工作週期的操作包括： 響應於該存取操作的該類型改變，調整該第一時脈訊號的該工作週期。
  17. 如請求項11所述的記憶體儲存裝置，其中該記憶體介面電路更用以將第二時脈訊號傳送至該揮發性記憶體模組，且該第二時脈訊號的工作週期為預設值。
  18. 如請求項11所述的記憶體儲存裝置，其中該記憶體介面電路包括： 內部時脈產生器；以及 第一時脈路徑電路，耦接至記憶體控制器、該內部時脈產生器及該揮發性記憶體模組， 其中該內部時脈產生器用以產生內部時脈訊號， 該第一時脈路徑電路用以根據該內部時脈訊號產生該第一時脈訊號， 該記憶體控制器用以根據該存取操作的該類型產生致能訊號，並且 該第一時脈路徑電路更用以根據該致能訊號調整該第一時脈訊號的該工作週期。
  19. 如請求項18所述的記憶體儲存裝置，其中該記憶體介面電路更包括： 寫入路徑電路，耦接至該記憶體控制器與該內部時脈產生器， 其中該寫入路徑電路用以根據該致能訊號、該內部時脈訊號及內部資料訊號產生資料訊號，並且 該記憶體介面電路更用以將該資料訊號傳送至該揮發性記憶體模組。
  20. 如請求項18所述的記憶體儲存裝置，其中該記憶體介面電路更包括： 第二時脈路徑電路，耦接至該內部時脈產生器與該揮發性記憶體模組， 其中該第二時脈路徑電路用以根據該內部時脈訊號產生第二時脈訊號，該第二時脈訊號的工作週期為預設值，並且 該記憶體介面電路更用以將該第二時脈訊號傳送至該揮發性記憶體模組。
  21. 一種時脈訊號控制方法，用於記憶體控制電路單元，該時脈訊號控制方法包括： 透過記憶體介面電路對揮發性記憶體模組執行存取操作； 根據該存取操作的類型設定第一時脈訊號的工作週期；以及 將該第一時脈訊號傳送至該揮發性記憶體模組，以執行該存取操作。
  22. 如請求項21所述的時脈訊號控制方法，其中根據該存取操作的該類型設定該第一時脈訊號的該工作週期的步驟包括： 響應於該存取操作為第一類存取操作，將該第一時脈訊號的該工作週期設定為第一工作週期；以及 響應於該存取操作為第二類存取操作，將該第一時脈訊號的該工作週期設定為第二工作週期，其中該第一類存取操作不同於該第二類存取操作，且該第一工作週期不同於該第二工作週期。
  23. 如請求項22所述的時脈訊號控制方法，其中該第一類存取操作為資料讀取操作，且該第二類存取操作為資料寫入操作。
  24. 如請求項22所述的時脈訊號控制方法，其中該記憶體介面電路用以儲存工作週期設定資料，並且響應於該存取操作為該第二類存取操作，將該第一時脈訊號的該工作週期設定為該第二工作週期的步驟包括： 響應於該存取操作為該第二類存取操作，根據該工作週期設定資料將該第一時脈訊號的該工作週期從該第一工作週期切換為該第二工作週期。
  25. 如請求項24所述的時脈訊號控制方法，其中根據該存取操作的該類型設定該第一時脈訊號的該工作週期的步驟更包括： 在該第二類存取操作完成後，將該第一時脈訊號的該工作週期從該第二工作週期回復為該第一工作週期。
  26. 如請求項21所述的時脈訊號控制方法，其中根據該存取操作的該類型設定該第一時脈訊號的該工作週期的步驟包括： 響應於該存取操作的該類型改變，調整該第一時脈訊號的該工作週期。
  27. 如請求項21所述的時脈訊號控制方法，更包括： 將第二時脈訊號傳送至該揮發性記憶體模組，其中該第二時脈訊號的工作週期為預設值。
  28. 如請求項21所述的時脈訊號控制方法，其中根據該存取操作的該類型設定該第一時脈訊號的該工作週期的步驟包括： 產生內部時脈訊號； 根據該內部時脈訊號產生該第一時脈訊號； 根據該存取操作的該類型產生致能訊號；以及 根據該致能訊號調整該第一時脈訊號的該工作週期。
  29. 如請求項28所述的時脈訊號控制方法，更包括： 根據該致能訊號、該內部時脈訊號及內部資料訊號產生資料訊號；以及 將該資料訊號傳送至該揮發性記憶體模組。
  30. 如請求項28所述的時脈訊號控制方法，更包括： 根據該內部時脈訊號產生第二時脈訊號，其中該第二時脈訊號的工作週期為預設值；以及 將該第二時脈訊號傳送至該揮發性記憶體模組。
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