KR0146523B1 - 출력제어회로 - Google Patents
출력제어회로Info
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- Static Random-Access Memory (AREA)
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Abstract
본 발명은 출력제어회로에 관한 것으로서, 한정된 배선구조를 사용하는 고밀도, 고집적 메모리 소자의 설계시 워드라인과 비트라인의 부하값을 갑소시키고, 처리시간을 단축시키기 위해 메모리소자를 4개의 메모리셀부로 나누어 구성하고, 오 데이타(Error Data)의 출력을 방지하기 위해 상기 메모리셀부를 선택하도록 하는 제어신호에 의해 출력이 제어되도록 하므로서 메모리셀의 크기를 줄이고, 처리시간을 단축시키도록 한 출력제어회로에 관한 것이다.
Description
제1도는 종래의 출력제어회로도.
제2도는 본 발명에 따른 출력제어회로도.
* 도면의 주요부분에 대한 부호의 설명
1 내지 4 : 제1 내지 제4 메모리셀부 5 내지 6 : 제1 내지 제4 감지 증폭기
9 내지 12 : 제1 내지 제4 전달회로 13 및 14 : 제1 및 제2 출력제어회로
본 발명은 출력제어회로에 관한 것으로, 특히 한정된 배선구조를 사용하는 고밀도, 고집적 메모리 소자의 설계시 워드라인과 비트라인의 부하값을 감소시키고, 처리시간을 단축시키기 위해 메모리소자를 4개의 메모리셀부로 나누어 구성하고, 오 데이타(Error Data)의 출력을 방지하기 위해 상기 메모리셀부를 선택하도록 하는 제어신호에 의해 출력이 제어되도록 한 출력제어회로에 관한 것이다.
일반적으로 메모리셀 구조상 워드라인 및 비트라인의 부하저항 및 부하 캐패시터가 큰 플레쉬 메모리 소자(Flash memory device)를 포함한 비휘발성 메모리 소자 등에 적용된다.
그러면 제1도를 통해 종래의 출력제어회로를 설명하면 다음과 같다.
종래의 출력제어회로는 감지증폭기(도시안됨)에서 나오는 출력데이타를 단지 좌·우중 하나를 선택하여 출력하도록 한다. 즉 입력되는 클럭신호(So)가 저전위(Low)일 때, 노드(K1 및 K2)는 반전게이트(G1 및 G2)에 의해 저전위(Low) 및 고전위(High) 상태가 되어 입력신호선택 회로(21)내의 제1전달회로(22)가 턴온되어 감지증폭기(도시안됨)로부터 출력되는 데이터(S1 및 S2)중 제1데이타(S1)가 출력된다. 반면에 입력되는 클럭신호(So)가 고전위(High) 상태이면 노드(K1 및 K2)는 반전게이트(G1 및 G2)에 의해 고전위 및 저전위 상태가 되어 제2전달회로(23)가 턴온되어 감지증폭기(도시안됨)로부터 출력되는 데이터(S1 및 S2)중 제2데이타(S2)가 출력된다. 그러나 출력이 바이트(Byte) 및 워드(word) 구조에 따라 상기 입력신호 선택회로(21)와 동일한 회로가 연속적으로 8 내지 16개의 회로가 연결되게 된다.
그러므로 ROM 관련 메모리소자 분야에서도 메모리셀이 고속화, 고집적화 되어감에 따라 설계단계는 물론 공정조건 및 메모리셀의 구조 등을 결정하는데 많은 어려움이 있다. 또한 금속배선(Metalline)과 폴리(Poly)배선의 사용은 한정되고 메모리셀의 크기 및 처리시간을 만족하기 위해서는 충분한 사전 검토작업을 필요로 하며 감지증폭기를 제어하는데 있어서 오 데이터(Error data)가 많이 발생되는 단점이 있다.
따라서 본 발명은 한정된 배선구조를 사용하는 고밀도, 고집적 메모리 소자의 설계시 워드라인과 비트라인의 부하값을 감소시키고, 처리시간을 단축시키기 위해 메모리소자를 4개의 메모리셀부로 나누어 구성하고, 오 데이터(Error Data)의 출력을 방지하기 위해 상기 메모리셀부를 선택하도록 하는 제어신호에 의해 출력이 제어되도록 하므로서 상기한 단점을 해소할 수 있는 출력제어회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 다수의 메모리셀이 정방향 모양으로 구성되며 다수의 제어신호에 따라 선택되는 제1 내지 제4메모리셀부와, 상기 제1 내지 제4메모리셀부로부터 각기 접속되며 입력되는 신호를 증폭하는 제1 내지 제4감지증폭기와, 상기 제1 내지 제4감지증폭기로부터 접속되며 상기 다수의 제어신호에 따라 선택되는 제1 내지 제4전달회로와, 상기 제1 및 제4메모리셀부를 선택하도록 하는 다수의 제어신호 및 외부 콘트롤 신호를 입력으로 하며 상기 제1 및 제2메모리셀부와 상기 제3 및 제4메모리셀부를 선택적으로 출력시키도록 한 제1 및 제2출력제어회로로 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
제2도는 본 발명에 따른 출력제어회로도로써 그 동작을 설명하면 다음과 같다.
다수의 메모리셀이 정방향 모양으로 구성된 제1 내지 제4메모리셀부(1 내지 4)와, 상기 제1 내지 제4메모리셀부(1 내지 4)를 선택하도록 하는 제어신호(P0 내지 P3)에 따라 선택된 메모리셀부가 제1 내지 제4감지증폭기(5 내지 8)중 선택된 감지증폭기에서 증폭된 후 출력되도록 한 제1 내지 제4전달회로(9 내지 12)와, 상기 제1 내지 제4메모리셀부(1 내지 4)를 선택하도록 하는 제어신호(P0 내지 P3)를 입력으로하며 상기 제1 및 제2메모리셀부(1 및 2) 및 제3 및 제4메모리셀부(3 및 4)를 선택적으로 출력시키도록 한 제1 및 제2출력제어회로(13 및 14)로 구성된 출력제어회로에 있어서, 예를들어 제1메모리셀부(1)를 프로그램 및 소거를 수행한다고 가정하면, 제1메모리셀부(1)를 선택하도록 하는 제어신호(P0)만 고전위(High) 상태가 되고 나머지 제어신호(P1 내지 P3)는 저전위(Low)가 되어 제1전달회로(9)만 작동을 하게된다. 이때 제1 및 제2출력제어회로(13 및 14)로 입력되는 제어신호(P0 내지 P4)에 의해 제1출력제어회로(13)가 작동되어 제1 및 제2메모리셀부(1 및 2)를 선택하도록 하게 되므로서 제1전달회로(9)에 의해 선택된 제1메모리셀부(1)의 데이터가 제1감지증폭기(5)에서 증폭된 후 제1전달회로(1) 및 제1출력제어회로(13)를 통해 출력단자(z)로 출력된다. 단, 제1 및 제2출력제어회로(13 및 14)로 입력되는 콘트롤 신호(CS1 및 CS2)는 고전위(High)상태이다. 상기 제1전달회로(9)는 제1감지증폭기(5)로부터 증폭된 데이터가 제1메모리셀부(1)를 선택하기 위한 제어신호(P0) 및 반전게이트소자(G4)에 의해 제1지연수단인 인버터소자(G3) 및 트랜스 미션 게이트(T1)를 통해 출력된다. 이하, 제2 및 제4전달회로의 동작도 상기와 동일하다. 상기 제1 및 제2출력제어(13 및 14)회로는 입력되는 제어신호(P0 내지 P3)에 따라 상기 제1 및 제2메모리셀부(1 및 2) 및 제3 및 제4메모리셀부(3 및 4)를 선택적으로 출력되도록 한다. 이때 제1출력제어회로(13)는 제1 및 제2제어신호(P0 및 P1)가 입력되는 노아게이트소자(NOR1)를 통해 지연회로(B)를 거쳐 노아게이트 소자(NOR2)의 한 입력단자로 공급되고, 외부에서 입력되는 제1 및 제2출력제어회로(13 및 14)를 제어하기 위한 콘트롤 신호(CS1 및 CS2)를 입력으로 하는 낸드 게이트소자(NAND1)의 출력신호가 상기 노아게이트 소자(NOR2)의 출력신호에 의해 전달회로(T2)가 동작하여 상기 제1 및 제2메모리셀(1 및 2)중 선택된 메모리셀부의 데이터를 출력으로 공급하도록 한다. 상기와 같은 방법으로 나머지 다른 메모리셀부(2 내지 4)도 데이터 처리가 가능하다.
상술한 바와같이 본 발명에 의하면 한정된 배선구조를 사용하는 고밀도, 고집적 메모리 소자의 설계시 워드라인과 비트라인의 부하값을 감소시키고, 처리시간을 단축시키기 위해 메모리소자를 4개의 메모리셀부로 나누어 구성하고, 오 데이타(Error Data)의 출력을 방지하기 위해 상기 메모리셀부를 선택하도록 하는 제어신호에 의해 출력이 제어되도록 하므로서 금속배선과 폴리배선의 한정된 공정조건하에서 메모리셀의 크기를 줄일 수 있으며 처리시간을 향상시켜주며 출력을 제어하므로서 오 데이터(Error data)를 방지하는데 탁월한 효과가 있다.
Claims (2)
- 다수의 메모리셀이 정방향 모양으로 구성되며 다수의 제어신호에 따라 선택되는 제1 내지 제4메모리셀부와, 상기 제1 내지 제4메모리셀부로부터 각기 접속되며 입력되는 신호를 증폭하는 제1 내지 제4감지증폭기와, 상기 제1 내지 제4감지증폭기로부터 접속되며 상기 다수의 제어신호에 따라 선택되는 제1 내지 제4전달회로와, 상기 제1 및 제4메모리셀부를 선택하도록 하는 다수의 제어신호 및 외부 콘트롤 신호를 입력으로 하며 상기 제1 및 제2메모리셀부와 상기 제3 및 제4메모리셀부를 선택적으로 출력시키도록 한 제1 및 제2출력제어회로로 구성되는 것을 특징으로 하는 출력제어회로.
- 제1항에 있어서, 상기 다수의 전달회로 각각은 입력되는 데이터를 지연시키기 위한 지연회로와, 상기 지연회로부터 출력되는 데이터를 상기 다수의 제어신호중 어느 하나의 제어신호에 따라 상기 제1 또는 제2출력제어회로로 출력시키는 트랜스 미션 게이트로 구성되는 것을 특징으로 하는 출력제어회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950000077A KR0146523B1 (ko) | 1995-01-05 | 1995-01-05 | 출력제어회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950000077A KR0146523B1 (ko) | 1995-01-05 | 1995-01-05 | 출력제어회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960030243A KR960030243A (ko) | 1996-08-17 |
| KR0146523B1 true KR0146523B1 (ko) | 1998-11-02 |
Family
ID=19406386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950000077A KR0146523B1 (ko) | 1995-01-05 | 1995-01-05 | 출력제어회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0146523B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100388225B1 (ko) * | 1996-11-12 | 2003-10-04 | 주식회사 하이닉스반도체 | 센서앰프 출력 조정회로 |
-
1995
- 1995-01-05 KR KR1019950000077A patent/KR0146523B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960030243A (ko) | 1996-08-17 |
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