DE10154648A1

DE10154648A1 - Halbleiterspeicherbauelement, Subwortleitungstreiber und Zuverlässigkeitstestverfahren hierfür

Info

Publication number: DE10154648A1
Application number: DE10154648A
Authority: DE
Inventors: Jae Yoon Sim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2000-10-30
Filing date: 2001-10-29
Publication date: 2002-07-18
Anticipated expiration: 2021-10-30
Also published as: DE10165025B4; KR20020033883A; US20020051403A1; US6542432B2; DE10154648B4; KR100407564B1

Abstract

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement mit mehreren Hauptwortleitungen und mehreren Subwortleitungen, wobei eine oder mehrere Subwortleitungen zu einer Hauptwortleitung gehören, sowie auf einen zugehörigen Subwortleitungstreiber und ein zugehöriges Verfahren zur Durchführung eines Zuverlässigkeitstests. DOLLAR A Erfindungsgemäß ist der jeweilige Subwortleitungstreiber so beschaffen, dass er die zugehörige Subwortleitung bis zu einer Anhebespannung unabhängig von der Aktivierungsreihenfolge zwischen einem Subwortleitungsauswahlsignal und einem Hauptwortleitungssignal auflädt. Ein erfindungsgemäßer Subwortleitungstreiber beinhaltet dafür einen Transistor (M5), dessen Sourceelektrode zum Empfangen eines Subwortleitungsauswahlsignals verbunden ist und dessen Drainelektrode mit der Gateelektrode eines zweiten Transistors (M3) verbunden ist, um die Weiterleitung eines Hauptwortleitungssignals zu einer Subwortleitung zu ermöglichen. Zur Durchführung eines Zuverlässigkeitstests werden mehrere Wortleitungstreibersignale aufeinanderfolgend aktiviert, um mehrere Hauptwortleitungen zu aktivieren, wobei die Wortleitungstreibersignale jeweils vor dem Hauptwortleitungssignal aktiviert werden, um dadurch die Zeitdauer des Zuverlässigkeitstests zu reduzieren. DOLLAR A Verwendung z. B. für DRAM-Halbleiterbauelemente.

Description

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement mit mehreren Hauptwortleitungen und mehreren Subwortleitungen mit zu geordneten Subwortleitungstreibern, wobei eine oder mehrere Subwort leitungen zu einer Hauptwortleitung gehören, sowie auf einen zugehöri gen Subwortleitungstreiber und ein zugehöriges Verfahren zur Durchfüh rung eines Zuverlässigkeitstests.

Fig. 1 zeigt ein Layout eines konventionellen Speicherbauelementes mit wahlfreiem dynamischen Zugriff (DRAM). Wie aus Fig. 1 ersichtlich, be inhaltet dieses DRAM-Speicherbauelement eine Mehrzahl von Subfel dern 10, die in Zeilen und Spalten organisiert sind. Jedes dieser Subfel der 10 beinhaltet eine Mehrzahl von Wortleitungen W/L, eine Mehrzahl von Bitleitungen BL und BLB sowie eine Mehrzahl von Speicherzellen MC, die sich im Bereich der Schnittpunkte zwischen den Wortleitungen W/L und den Bitleitungspaaren BL und BLB befinden. Abtastverstärker bereiche 20 sind zwischen den Subfeldern 10 in Zeilenrichtung ange ordnet. Jeder der Abtastverstärkerbereiche 20 beinhaltet eine Mehrzahl von Abtastverstärkern, die mit den Bitleitungspaaren BL und BLB ver bunden sind, die sich in Zeilenrichtung erstrecken. Wie dem Fachmann allgemein bekannt, werden die Abtastverstärker der Abtastverstärkerbe reiche 20 von den benachbarten Subfeldern 10 gemeinsam genutzt.

Wie aus Fig. 1 weiterhin ersichtlich ist, sind Subwortleitungstreiberberei che 30 zwischen den Subfeldern 10 in Spaltenrichtung angeordnet. Je der der Subwortleitungstreiberbereiche 30 beinhaltet eine Mehrzahl von Subwortleitungstreibern SWD. Ein Teil der Wortleitungen W/L wird von den Subwortleitungstreibern SWD der Subwortleitungstreiberbereiche 30 ausgewählt, die sich auf der einen Seite des Subfeldes 10 befinden. Der Rest der Wortleitungen W/L wird von den Subwortleitungstreibern SWD der Subwortleitungstreiberbereiche 30 ausgewählt, die auf der an deren Seite angeordnet sind. Jeder der Subwortleitungstreiber SWD wählt eine zugeordnete Subwortleitung W/L in Abhängigkeit der Wortlei tungssignale WLE, die über eine Hauptwortleitung (oder globale Wortlei tung) WLEi (wobei i = 0~n und n ganzzahlig größer 1) zugeführt werden, die mit einem Hauptwortdekodierer 50 verbunden ist, und einem Wortlei tungstreibersignal PXIj aus (wobei j = 0~3), das von einem nicht gezeig ten Wortleitungstreiberschaltkreis zur Verfügung gestellt wird. Verbin dungsbereiche 40 sind zwischen den Subwortleitungstreiberbereichen 30 in Zeilenrichtung angeordnet.

Fig. 2 ist ein Schaltbild, das den herkömmlichen Subwortleitungstreiber SWD von Fig. 1 zeigt. Wie aus Fig. 2 ersichtlich, besteht der konventio nelle Subwortleitungstreiber SWD aus vier n-Kanal Metal-Oxid-Halblei ter(NMOS)-Transistoren M1 bis M4. Der erste NMOS-Transistor M1 hat eine Gateelektrode, die mit einer Anhebespannung VPP verbunden ist, und einen Kanal, der zwischen ein Hauptwortleitungssignal WLE und einen ersten Knoten N1 eingeschleift ist. Der zweite NMOS-Transistor M2 hat eine Gateelektrode, die mit dem ersten Knoten N1 verbunden ist, und einen Kanal, der zwischen ein Wortleitungstreibersignal PXIj und einen Ausgangsknoten N2 eingeschleift ist, der mit einer Subwortleitung WL verbunden ist. Der dritte NMOS-Transistor M3 hat einen Kanal, der zwischen das Hauptwortleitungssignal WLE und den Ausgangsknoten N2 eingeschleift ist, und eine Gateelektrode, die mit dem Wortleitungs treibersignal PXIj verbunden ist. Der vierte NMOS-Transistor M4 hat ei ne Gateelektrode, die mit dem komplementären Wortleitungstreibersig nal PXIjB des Wortleitungstreibersignals PXIj verbunden ist, und einen Kanal, der zwischen den Ausgangsknoten N2 und eine Massespannung VSS eingeschleift ist.

Das Hauptwortleitungssignal WLE und das Wortleitungstreibersignal PXIj werden mit dem Pegel der Anhebespannung VPP aktiviert. Wäh rend des Betriebs des Schaltkreises liefert der erste NMOS-Transistor M1, wenn das Hauptwortleitungssignal WLE (oder Hauptwortleitungs auswahlsignal) auf H-Pegel übergeht, am Knoten N1 eine Spannung VPP-Vth (wobei Vth die Schwellenspannung des ersten NMOS- Transistors M1 darstellt). Danach wird, wenn das Wortleitungstreibersig nal PXIj (oder Subwortleitungsauswahlsignal) auf H-Pegel übergeht, die Spannung des ersten Knotens N1 auf eine höhere Spannung angeho ben (zum Beispiel 2VPP-Vth). Der Anhebevorgang (oder Selbstanhebe vorgang) wird durch eine Koppelkapazität zwischen Gateelektrode und Drainelektrode des zweiten NMOS-Transistors M2 bewirkt und ist auf dem Fachgebiet bekannt. Folglich liefert der zweite NMOS-Transistor M2 die Anhebespannung VPP des Wortleitungstreibersignals PXIj aus reichend am Ausgangsknoten N2.

Wenn jedoch die Anhebespannung VPP des Hauptwortleitungssignals WLE an den ersten NMOS-Transistor M1 angelegt wird, nachdem die Anhebespannung VPP des Wortleitungstreibersignals PXIj an die Drain elektrode des zweiten NMOS-Transistors M2 angelegt wird, ist die Spannung des ersten Knotens N1 VPP-Vth. Zu diesem Zeitpunkt liefert der dritte NMOS-Transistor M3 eine Spannung VPP-Vth am Ausgangs knoten N2, während der zweite NMOS-Transistor M2 eine kleinere Spannung VPP-2Vth am Ausgangsknoten N2 liefert. Folglich ist der Ausgangsknoten N2 in der Lage, sich bis zu einer Maximalspannung von VPP-Vth aufzuladen. Die höchste Spannung am Ausgangsknoten N2, der mit einem Zellentransistor der Speicherzelle MC verbunden ist, ist in diesem Fall nicht ausreichend, um den Zellentransistor anzuschal ten.

Als Folge davon muss das Hauptwortleitungssignal WLE vor dem Wort leitungstreibersignal PXIj aktiviert werden, um die Subwortleitung WL ausreichend bis zur Anhebespannung aufzuladen. Um die korrekte Akti vierungsreihenfolge dieser Signale sicherzustellen, wird ein vorbestimm tes Zeitintervall zwischen der Aktivierung des Hauptwortleitungssignals WLE und des Wortleitungstreibersignals PXIj eingehalten. Dieses Zeitin tervall verlängert die Zeitdauer eines Zuverlässigkeitstestes für das Speicherbauelement.

Im Allgemeinen beträgt die Testzeit pro Wortleitung mehrere Mikrose kunden, und daraus ergibt sich ein beträchtlicher Zeitaufwand, um einen ganzen Chip zu testen. Es wäre vorzuziehen, die Hauptwortleitungen sequentiell durch die Aktivierung des Wortleitungstreibersignals PXIj zu aktivieren, um die Testzeit zu reduzieren. Bei der Benutzung dieser Me thode in Verbindung mit einem Subwortleitungstreiber gemäß dem Stand der Technik ist aber ungünstigerweise die an die Subwortleitung angelegte Spannung durch VPP-Vth gegeben, die nicht ausreicht, einen Zellentransistor anzuschalten. Mit anderen Worten ist es unmöglich, die se Testmethode zu benutzen, um Testzeit für das bekannte Speicher bauelement einzusparen.

Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterspeicherbauelementes, eines zugehörigen Subwortleitungs treibers und eines zugehörigen Zuverlässigkeitstestverfahrens zugrun de, mit denen die Testzeiten des Bauelements reduziert werden können.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Halblei terspeicherbauelementes mit den Merkmalen des Anspruchs 1 oder 5, eines Subwortleitungstreibers mit den Merkmalen des Anspruchs 8 und eines Zuverlässigkeitstestverfahrens mit den Merkmalen des Anspruchs 11.

Erfindungsgemäß wird erreicht, dass die jeweilige Subwortleitung unab hängig von der Aktivierungsreihenfolge des Hauptwortleitungssignals und des Subwortleitungsauswahlsignals bis zur Anhebespannung aufge laden werden kann.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Eine vorteilhafte, nachfolgend beschriebene Ausführungsform der Erfin dung sowie das zu deren besseren Verständnis oben erläuterte, her kömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:

Fig. 1 ein Blockschaltbild eines Layouts eines konventionellen DRAM-Speicherbauelementes,

Fig. 2 ein Schaltbild eines konventionellen Subwortleitungstreiber schaltkreises, wie er im DRAM-Speicherbauelement der Fig. 1 benutzt wird, und

Fig. 3 ein Schaltbild eines Subwortleitungstreiberschaltkreises ge mäß einer Ausführungsform der vorliegenden Erfindung.

Aus Fig. 3 ist ersichtlich, dass der dort gezeigte Subwortleitungstreiber der Erfindung dem konventionellen Treiber aus Fig. 2 ähnlich ist, bis auf einen fünften NMOS-Transistor M5, der hinzugefügt wurde. Der fünfte NMOS-Transistor M5 hat einen Kanal, der zwischen die Gateelektrode des dritten NMOS-Transistors M3 und das Wortleitungstreibersignal PXIj eingeschleift ist, und eine Gateelektrode, die mit der Anhebespannung verbunden ist. In diesem Schaltkreis kann die Subwortleitung WL mit der Anhebespannung VPP geladen werden, um einen Zellentransistor einer Speicherzelle MC anzuschalten, selbst wenn das Wortleitungstreiber signal PXIj vor dem Hauptwortleitungssignal WLE aktiviert wird. Die Funktionsweise dieses Subwortleitungstreibers wird im folgenden detail liert erklärt.

Wenn das Hauptwortleitungssignal WLE vor dem Wortleitungstreiber signal PXIj aktiviert wird, legt der erste NMOS-Transistor M1 eine Span nung VPP-Vth an einen ersten Knoten N1 an. Zu diesem Zeitpunkt wird der erste NMOS-Transistor M1 in einem gesperrten Zustand gehalten. Wenn dann das Wortleitungstreibersignal PXIj mit der Anhebespannung VPP an den ersten Knoten N1 angelegt wird, wird die Spannung des ersten Knotens N1 durch kapazitive Kopplung auf eine Spannung von etwa 2VPP-Vth angehoben. Folglich überträgt der zweite NMOS- Transistor M2 die Anhebespannung VPP des Wortleitungstreibersignals PXIj an einen Ausgangsknoten N2, der mit der Subwortleitung WL ge koppelt ist, was zum Anschalten des Zellentransistors führt. In diesem Fall hat, da die Spannung des dritten Knotens N3 den Wert VPP-Vth annimmt, die höchste Spannung, die der NMOS-Transistor M3 am Aus gangsknoten N2 liefert, den Wert VPP-2Vth.

Wenn das Wortleitungstreibersignal PXIj vor dem Hauptwortleitungssig nal WLE aktiviert wird, legt der fünfte NMOS-Transistor M5 eine Span nung VPP-Vth an einen dritten Knoten N3 an. Zu diesem Zeitpunkt wird der fünfte NMOS-Transistor M5 in einem gesperrten Zustand gehalten.

Wenn dann das Hauptwortleitungssignal WLE mit der Anhebespannung VPP an den dritten Knoten N3 angelegt wird, wird die Spannung des dritten Knotens N3 durch kapazitive Kopplung auf eine Spannung von etwa 2VPP-Vth angehoben, da sich der fünfte NMOS-Transistor M5 in einem gesperrten Zustand befindet. Folglich liefert der dritte NMOS- Transistor M3 die Anhebespannung VPP des Wortleitungssignals an den Ausgangsknoten N2, der mit der Subwortleitung WL gekoppelt ist.

Daraus folgt, dass die Anhebespannung VPP, die in der Lage ist, den Zellentransistor der Speicherzelle MC anzuschalten, ausreichend an der Subwortleitung WL zur Verfügung gestellt wird, unabhängig davon, in welcher Reihenfolge das Hauptwortleitungssignal WLE und das Wortlei tungstreibersignal PXIj aktiviert werden. Folglich ist es möglich, einen Zuverlässigkeitstest durchzuführen, bei dem die Hauptwortleitungen nacheinander durch das Wortleitungstreibersignal PXIj aktiviert werden, und die Zeitdauer, die für den Zuverlässigkeitstest benötigt wird, lässt sich dadurch reduzieren.

Claims

1. Halbleiterspeicherbauelement mit
mehreren Hauptwortleitungen,
mehreren Subwortleitungen, wobei eine oder mehrere Subwortlei tungen zu jeweils einer Hauptwortleitung gehören, und
mehreren Subwortleitungstreibern, wobei jeder Subwortleitungs treiber eine Subwortleitung mit der zugehörigen Hauptwortleitung ver bindet,
dadurch gekennzeichnet, dass
jeder Subwortleitungstreiber so ausgelegt ist, dass er die zugehö rige Subwortleitung bis zu einer Anhebespannung unabhängig von der Aktivierungsreihenfolge zwischen einem Subwortleitungsauswahlsignal und einem Hauptwortleitungssignal auflädt.

2. Halbleiterspeicherbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass jeder Subwortleitungstreiber einen ersten Transis tor (M5) umfasst, dessen Gateelektrode mit der Anhebespannung ver bunden ist, dessen Sourceelektrode mit dem Subwortleitungsauswahl signal verbunden ist und dessen Drainelektrode mit der Gateelektrode eines zweiten Transistors (M3) verbunden ist, um die Übertragung des Hauptwortleitungssignals zur Subwortleitung zu ermöglichen.

3. Halbleiterspeicherbauelement nach Anspruch 1 oder 2, weiter da durch gekennzeichnet, dass jeder Subwortleitungstreiber umfasst:
einen ersten Transistor (M5), der so beschaltet ist, dass er das Subwortleitungsauswahlsignal als Reaktion auf eine hohe Spannung zur Gateelektrode eines zweiten Transistors (M3) weiterleitet, und einen dritten Transistor (M2), der so beschaltet ist, dass er das
Subwortleitungsauswahlsignal als Reaktion auf die Aktivierung der Hauptwortleitung zur Subwortleitung weiterleitet.

4. Halbleiterspeicherbauelement nach Anspruch 2 oder 3, weiter da durch gekennzeichnet, dass jeder Subwortleitungstreiber umfasst:
den zweiten Transistor (M3), der so beschaltet ist, dass er das Hauptwortleitungssignal an die Subwortleitung als Reaktion auf eine Ak tivierung des Subwortleitungsauswahlsignals weiterleitet, und
einen vierten Transistor (M1), der so beschaltet ist, dass er das Hauptwortleitungssignal zu einer Gateelektrode eines dritten Transistors (M2) als Reaktion auf die hohe Spannung weiterleitet.

5. Halbleiterspeicherbauelement mit
mehreren Hauptwortleitungen,
mehreren Subwortleitungen, wobei eine oder mehrere Subwortlei tungen zu jeweils einer Hauptwortleitung gehören, und
mehreren Subwortleitungstreibern, wobei jeder dieser Treiber zu einer der Subwortleitungen gehört und die entsprechende Subwortlei tung mit der entsprechenden Hauptwortleitung verbindet,
dadurch gekennzeichnet, dass
jeder Subwortleitungstreiber einen ersten Transistor (M5) enthält, dessen Gateelektrode zum Empfangen einer hohen Spannung ange ordnet ist, dessen Sourceelektrode zum Empfangen des Subwortlei tungsauswahlsignals angeschlossen ist und dessen Drainelektrode mit der Gateelektrode eines zweiten Transistors (M3) verbunden ist, um die Weiterleitung des Hauptwortleitungssignals zur Subwortleitung zu er möglichen.

6. Halbleiterspeicherbauelement nach Anspruch 5, weiter dadurch gekennzeichnet, dass der erste Transistor (M5) so beschaltet ist, dass er das Subwortleitungsauswahlsignal zur Gateelektrode des zweiten Transistors (M3) als Reaktion auf eine hohe Spannung weiterleitet, und der Subwortleitungstreiber des weiteren einen dritten Transistor (M2) beinhaltet, der so beschaltet ist, dass er das Subwortleitungsauswahl signal zur Subwortleitung als Reaktion auf die Aktivierung der Haupt wortleitung weiterleitet.

7. Halbleiterspeicherbauelement nach Anspruch 5 oder 6, weiter da durch gekennzeichnet, dass jeder Subwortleitungstreiber umfasst:
den zweiten Transistor (M3), der so beschaltet ist, dass er das Hauptwortleitungssignal an die Subwortleitung als Reaktion auf eine Ak tivierung des Subwortleitungsauswahlsignals weiterleitet, und
einen vierten Transistor (M1), der so beschaltet ist, dass er das Hauptwortleitungssignal zu einer Gateelektrode eines dritten Transistors (M2) als Reaktion auf eine hohe Spannung weiterleitet.

8. Subwortleitungstreiber, gekennzeichnet durch einen ersten Transistor (M5), dessen Gateelektrode zum Empfangen einer Anhebespannung angeordnet ist, dessen Sourceelektrode zum Empfangen eines Subwortleitungsauswahlsignals verbunden ist und dessen Drainelektrode mit der Gateelektrode eines zweiten Transistors (M3) verbunden ist, um die Weiterleitung eines Hauptwortleitungssignals zu einer Subwortleitung zu ermöglichen.

9. Subwortleitungstreiber nach Anspruch 8, weiter dadurch gekenn zeichnet, dass der erste Transistor (M5) so beschaltet ist, dass er das Subwortleitungsauswahlsignal zur Gateelektrode des zweiten Transis tors (M3) als Reaktion auf eine hohe Spannung weiterleitet, und der Subwortleitungstreiber des weiteren einen dritten Transistor (M2) bein haltet, der so beschaltet ist, dass er das Subwortleitungsauswahlsignal zur Subwortleitung als Reaktion auf die Aktivierung der Hauptwortlei tung weiterleitet.

10. Subwortleitungstreiber nach Anspruch 8 oder 9, weiter dadurch gekennzeichnet, dass er umfasst:
den zweiten Transistor (M3), der so beschaltet ist, dass er das Hauptwortleitungssignal an die Subwortleitung als Reaktion auf eine Aktivierung des Subwortleitungsauswahlsignals weiterleitet, und
einen vierten Transistor (M1), der so beschaltet ist, dass er die Hauptwortleitung zu einer Gateelektrode eines dritten Transistors (M2) als Reaktion auf eine hohe Spannung weiterleitet.

11. Verfahren zur Durchführung eines Zuverlässigkeitstests an einem Halbleiterspeicherbauelement, das mehrere Hauptwortleitungen enthält, gekennzeichnet durch aufeinanderfolgendes Aktivieren mehrerer Wortleitungstreibersignale, um mehrere Hauptwortleitungen zu aktivieren, wobei die Wortleitungs treibersignale jeweils vor dem Hauptwortleitungssignal aktiviert werden, um dadurch die Zeitdauer des Zuverlässigkeitstests zu reduzieren.

12. Verfahren nach Anspruch 11, weiter dadurch gekennzeichnet, dass das Halbleiterspeicherbauelement des weiteren mehrere Subwort leitungstreiber enthält und jeder dieser Subwortleitungstreiber einen Transistor enthält, dessen Gateelektrode zum Empfangen einer hohen Spannung angeordnet ist, dessen Sourceelektrode an das Subwortlei tungsauswahlsignal angeschlossen ist und dessen Drainelektrode mit der Gateelektrode eines anderen Transistors verbunden ist, um die Wei terleitung eines Hauptwortleitungssignals zu einer Subwortleitung zu ermöglichen.