KR20010058893A - 반도체 메모리 장치의 워드라인 구동 회로 - Google Patents

반도체 메모리 장치의 워드라인 구동 회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에서 사용되는 계층적인(hierarchical) 워드라인 구동 회로에 관한 것으로, 특히 서브 워드라인 구동신호가 백 바이어스 전압에서 디스에이블 되므로 서브 문턱전압 누설 전류를 감소시킬 수 있고, 서브 워드라인이 플로우팅되는 것을 방지하기 위해 사용되던 추가적인 엔모스 트랜지스터를 사용하지 않으므로 레이아웃의 결점(penalty)을 극복할 수 있고, 서브워드라인 위를 지나가는 라인 피치를 충분히 확보할 수 있도록, 메인 워드라인 신호를 선택적으로 출력하기 위한 전송게이트와, 그 전송게이트에 의해 선택적으로 전송된 메인 워드라인 신호를 선택적으로 래치하여 출력하기 위한 선택적 래치부와, 블록선택신호와 메인 워드라인 신호에 의해 상기 선택적 래치부의 출력을 출력하거나 백 바이어스 전압을 출력하기 위한 레벨 시프트부를 포함하여 구성된 메인 워드라인 구동기와, 그 메인 워드라인 구동기의 출력에 의해 제어되어 입력된 하위 디코딩 신호 또는 접지전압으로 서브 워드라인을 구동하기 위한 서브 워드라인 구동기를 포함하여 구성된다.

Description

반도체 메모리 장치의 워드라인 구동 회로{WORDLINE DRIVING CIRCUIT FOR SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 사용하는 계층적인(hierarchical) 워드라인 구동 회로에 관한 것으로, 특히 서브 워드라인이 백 바이어스 전압에서 디스에이블 되므로 서브 문턱전압 누설 전류를 감소시킬 수 있고, 서브 워드라인이 플로우팅되는 것을 방지하기 위해 사용되던 추가적인 엔모스 트랜지스터가 사용되지 않으므로 레이아웃의 결점(penalty)을 극복할 수 있고, 서브워드라인 위를 지나가는 라인 피치를 충분히 확보할 수 있는 반도체 메모리 장치에 사용되는 계층적인 워드라인 구동회로에 관한 것이다.
도 1은 종래 반도체 메모리 장치에 사용되는 계층적인 워드라인 구동회로를 보인 회로도로써, 이에 도시된 바와 같이, 크게 메인 워드라인 구동기(1)와 서브 워드라인 구동기(2)를 포함하여 구성된다.
여기서, 상기 메인 워드라인 구동기(1)는 구동전압(VPP)과 접지전압(VSS) 사이에 직렬 연결되어, 게이트가 공통 연결되어 메인 워드라인에 연결되고, 서브스트레이트가 소오스에 공통 연결되어 구동전압(VPP)이 인가되는 제1 피모스 트랜지스터(PM11)와, 소오스가 접지전압(VSS)에 연결되고, 서브스트레이트에 백 바이어스 전압(VBB)이 인가되는 제1 엔모스 트랜지스터(NM11)를 포함하여 구성되며, 상기 제1 피모스 트랜지스터(PM11) 및 제1 엔모스 트랜지스터(NM11)의 공통 연결된 드레인이 출력단자를 형성하여 출력신호(MWLB)를 출력한다.
상기 서브워드라인 구동기(2)는 하위 코딩 신호(FXB)를 반전시키는 제1 인버터(INV11)와, 게이트가 공통 연결되어 상기 메인 워드라인 구동기(1)의 출력신호(MWLB)가 인가되고, 소오스에 상기 하위 코딩 신호(FXB)가 제1 인버터(INV11)에 의해 반전된 신호가 인가되고, 서브스트레이트에 구동전압(VPP)이 인가되는 제2 피모스 트랜지스터(PM12)와, 소오스가 접지전압(VSS)에 연결되고, 서브스트레이트에 백 바이어스 전압(VBB)이 인가되는 제2 엔모스 트랜지스터(NM12)와, 게이트에 상기 하위 코딩 신호(FXB)가 인가되고, 소오스가 접지전압(VSS)에 연결되고, 서브스트레이트에 백 바이어스 전압(VBB)이 인가되는 제3 엔모스 트랜지스터(NM13)를 포함하여 구성되며, 상기 제2 피모스 트랜지스터(PM12) 및 제2, 제3 엔모스 트랜지스터(NM12,NM13)의 공통 연결된 드레인이 출력단자를 형성하여 서브워드라인(SWL)에 연결된다.
여기서, 상기 구동전압(VPP)은 워드라인 전압을 나타내며, 백 바이어스 전압은 P-타입 서브스트레이트의 웰 바이어스의 역할을 한다.
또한, 상기 메인 워드라인 신호는 상위 코딩을 받는 신호이다.
이와 같이 구성된 종래 반도체 메모리에 사용되는 계층적인 워드라인 구동회로의 동작을 도 2의 타이밍도를 참조하여 상세히 설명하면 다음과 같다.
상위 코딩 신호에 의해 제어되는 메인 워드라인(MWL)이 1 개의 블록에 64 개가 존재하고, 하위 코딩 신호(FXB)가 8 개 생성된다고 가정하면, 1 개의 메인 워드라인(MWL)마다 8 개의 하위 코딩 신호(FXB)가 할당되어 블록 내에서 총 512 개의 서브워드라인이 존재하게 된다.
먼저, 도 2에 도시된 바와 같이, 초기에 메인 워드라인(MWL)과 하위 코딩 신호(FXB)가 구동전압(VPP)으로 선충전(precharge)되어 있다면, 제2 엔모스 트랜지스터(NM12)의 게이트에 구동전압(VPP)이 인가되고, 따라서, 서브 워드라인(SWL)은 접지전압(VSS)으로 방전(discharge)된다. 상위 코딩 신호에 의해 선택된 블록의 메인 워드라인(MWL)이 접지전압(VSS)에서 구동전압(VPP)으로 천이하여 활성화(active) 되면, 도 2(c)에 도시된 바와 같이, 메인 워드라인 구동기(1)의 출력신호(MWLB)는 구동전압(VPP)에서 접지전압(VSS)으로 천이되고, 제2 피모스 트랜지스터(PM12)의 게이트에 인가되어 턴 온 된다.
이어서, 하위 코딩 신호(FXB)가 구동전압(VPP)에서 접지전압(VSS)으로 천이하면, 제2 피모스 트랜지스터(PM12)의 소오스에 구동전압(VPP)이 인가된다. 이때, 제2 피모스 트랜지스터(PM12)의 게이트는 이미 접지전압(VSS)에 연결되어 있기 때문에, 제2 피모스 트랜지스터(PM12)의 게이트-소오스 사이의 전압은 마이너스 구동전압(-VPP)이 되어 제2 피모스 트랜지스터(PM12)는 턴 온 된다.
여기서, 제3 엔모스 트랜지스터(NM13)는, 상기 메인 워드라인 구동기(1)의 출력신호(MWLB)가 접지전압(VSS)으로 인에이블 되어 있는 상태에서 8 개의 하위 코딩 신호(FXB) 중에서 도 2(a)에 도시된 바와 같이 선택된 하위 코딩 신호(FXB)는 접지전압(VSS)으로 인에이블 될 때, 선택되지 않은 하위 코딩 신호(FXB)에 연결된 서브 워드라인이 플로우팅되는 것을 방지하기 위해 도 2(b)에 도시된 바와 같이 선택되지 않은 하위 코딩 신호(FXB)는 구동전압(VPP)으로 디스에이블 되어 있기 때문에, 서브워드라인 구동기(2)의 제3 엔모스 트랜지스터(NM13)가 턴 온 되어 서브 워드라인이 제3 엔모스 트랜지스터(NM13)를 통해 접지전압(VSS)에 연결된다.
상기에서 설명된 종래 서브워드라인 구동기에서, 상기 메인 워드라인 구동기의 출력신호(MWLB)가 로우레벨(VSS)이고, 하위 코딩 신호(FXB)가 하이레벨(VPP)일 때, 제2 피모스 트랜지스터의 게이트와 소오스 사이의 전압이 0 V 가 되고, 이로 인해 서브워드라인이 플로우팅 된다. 따라서, 이를 방지하기 위해 제3 엔모스 트랜지스터를 사용하여 하위 코딩 신호(FXB)가 구동전압(VPP)으로 천이하는 순간 선택되지 않은 서브워드라인을 접지전압(VSS)에 연결한다. 그러나, 제3 엔모스 트랜지스터를 사용함으로 인해 서브워드라인 구동기 위를 지나는 메탈 라인의 피치(pitch)를 더욱 좁게 해야 하므로 레이아웃을 할 때 어려움이 발생하고, 전체 칩 상에서 레이아웃 면적 및 비용이 증가하는 문제점이 발생하였다.
따라서, 본 발명의 목적은 추가적인 엔모스 트랜지스터를 사용하지 않고서도 서브워드라인이 플로우팅 되는 것을 방지할 수 있는 반도체 메모리 장치의 워드라인 구동 회로를 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명 반도체 메모리 장치의 워드라인 구동 회로는 메인 워드라인 신호를 선택적으로 출력하기 위한 전송게이트와,
그 전송게이트에 의해 선택적으로 전송된 메인 워드라인 신호를 선택적으로 래치하여 출력하기 위한 선택적 래치부와,
블록선택신호와 메인 워드라인 신호에 의해 상기 선택적 래치부의 출력을 출력하거나 백 바이어스 전압을 출력하기 위한 레벨 시프트부를 포함하여 구성된 메인 워드라인 구동기와,
그 메인 워드라인 구동기의 출력에 의해 제어되어 입력된 하위 디코딩 신호 또는 접지전압으로 서브 워드라인을 구동하기 위한 서브 워드라인 구동기를 포함하여 구성된 것을 특징으로 한다.
본 발명에 대한 상기한 목적, 특징 및 효과에 대해서 첨부한 도면을 참조하여 다음의 상세한 설명으로부터 본 발명에 대해 충분히 이해될 것이다.
도 1은 종래 반도체 메모리 장치의 워드라인 구동회로를 보인 블록도.
도 2는 도 1의 종래 워드라인 구동회로의 동작을 보인 타이밍도.
도 3은 본 발명 반도체 메모리 장치의 워드라인 구동회로를 보인 블록도.
도 4는 도 3의 본 발명 메인 워드라인 구동기의 레벨 시프터를 보인 상세 회로도.
도 5는 도 3의 본 발명 워드라인 구동회로의 동작을 보인 타이밍도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
100: 메인 워드라인 구동기 110: 래치부
120: 레벨 시프터 130: 선택적 래치부
101: 지연부 102: 낸드게이트
103: 전송게이트 200: 서브 워드라인 구동기
INV101~INV106: 제1~제6 인버터 PM101~PM108: 제1~제8 피모스 트랜지스터
NM101~NM107: 제1~제7 엔모스 트랜지스터
본 발명의 바람직한 실시예를 첨부한 도면을 사용하여 다음에 상세히 설명한다.
도 3은 본 발명 반도체 메모리 장치의 계층적인 워드라인 구동 회로를 보인 회로도로써, 이에 도시된 바와 같이, 메인 워드라인 구동기(100)와 서브 워드라인 구동기(200)를 포함하여 구성된다.
여기서, 상기 메인 워드라인 구동기(100)는 메인 워드라인 신호(MWL)를 지연시키는 지연부(101)와, 그 지연부(101)의 출력 및 상기 메인 워드라인 신호(MWL)를 부정 논리곱 하는 낸드게이트(102)와, 그 낸드게이트(102)의 출력(A)을 반전시키는 제1 인버터(INV101)와, 상기 낸드게이트(102)의 출력(A) 및 제1 인버터(INV101)의 출력에 의해 제어되어 상기 메인 워드라인 신호(MWL)를 선택적으로 출력하는 전송게이트(103)와, 구동전압(VPP)과 접지전압(VSS) 사이에 직렬 연결되어 게이트에 블록 선택신호(XBLEN)가 인가되는 제1 피모스 트랜지스터(PM101), 게이트에 상기 낸드게이트(102)의 출력이 인가되는 제2 피모스 트랜지스터(PM102) 및 게이트에 블록 선택신호(XBLEN)가 인가되는 제1 엔모스 트랜지스터(NM101)와, 공통 연결된 상기 제1피모스 트랜지스터(PM101)의 드레인 및 제2 피모스 트랜지스터(PM102)의 소오스에 의해 형성된 노드에서의 전압을 래치하기 위해 서로의 출력이 입력단자에 입력되는 제2, 제3 인버터(INV102,INV103)로 구성된 래치부(110)와, 그 래치부(110)의 출력을 반전시키는 제4 인버터(INV104)와, 그 제4 인버터(INV104)의 출력(B)이 입력되어 구동전압(VPP) 또는 백 바이어스 전압(VBB)으로 레벨 시프트하는 레벨 시프터(120)와, 그 레벨 시프터(120)의 출력에 의해 선택적으로 래치 역할을 하는 선택적 래치부(130)와, 게이트에 상기 레벨 시프터(120)의 출력이 인가되고, 소오스에 백 바이어스 전압(VBB)이 인가되고, 드레인이 상기 선택적 래치부(130)의 출력단자에 연결된 제3 엔모스 트랜지스터(NM103)를 포함하여 구성되며, 공통 연결된 상기 제3 피모스 트랜지스터(PM103)의 드레인 및 선택적 래치부(130)의 출력단자에서 출력신호(MWLB)가 출력된다.
여기서, 상기 선택적 래치부(130)는 구동전압(VPP)과 접지전압(VSS) 사이에 직렬 연결되어 게이트에 상기 전송게이트(103)에 의해 선택적으로 출력된 메인 워드라인 신호(MWL)가 인가되는 제3 피모스 트랜지스터(PM103), 게이트에 상기 레벨 시프터(120)의 출력이 인가되는 제4 피모스 트랜지스터(PM104) 및 게이트에 상기 전송게이트(103)에 의해 선택적으로 출력된 메인 워드라인 신호(MWL)가 인가되는 제2 엔모스 트랜지스터(NM102)와, 공통 연결된 상기 제3 피모스 트랜지스터(PM103)의 드레인 및 제4 피모스 트랜지스터(PM104)의 소오스에 의해 형성된 노드에서의 전압을 반전 시켜 상기 제3 피모스 트랜지스터(PM103) 및 제2 엔모스 트랜지스터(NM102)의 게이트에 인가하는 제5 인버터(INV105)를 포함하여 구성된다.
또한, 상기 서브워드라인 구동기(200)는 하위 코딩 신호(FXB)를 반전시키기 위해 구동전압(VPP)과 접지전압(VSS) 사이에 직렬 연결되고, 게이트가 공통 연결되어 입력단자를 형성하여 하위 코딩 신호(FXB)가 인가되고, 공통 연결된 드레인이 출력단자를 형성하는 제6 피모스 트랜지스터(PM106) 및 제5 엔모스 트랜지스터(NM105)를 포함하여 구성된 제6 인버터(INV106)와, 게이트가 공통 연결되어 상기 메인 워드라인 구동기(100)의 출력신호(MWLB)가 인가되고, 소오스에 상기 하위 코딩 신호(FXB)가 제6 인버터(INV106)에 의해 반전된 신호가 인가되고, 서브스트레이트에 구동전압(VPP)이 인가되는 제5 피모스 트랜지스터(PM105)와, 드레인이 그 제5 피모스 트랜지스터(PM105)의 드레인에 연결되고, 소오스가 접지전압(VSS)에 연결되고, 서브스트레이트에 백 바이어스 전압(VBB)이 인가되는 제4 엔모스 트랜지스터(NM104)를 포함하여 구성되며, 공통 연결된 상기 제5 피모스 트랜지스터(PM105)의 드레인 및 제4 엔모스 트랜지스터(NM104)의 드레인이 출력단자를 형성하여 서브워드라인(SWL)에 연결된다.
도 4는 상기 레벨 시프터(120)의 회로도로써, 이에 도시된 바와 같이, 소오스에 구동전압(VPP)이 인가되고, 게이트에 상기 제4 인버터(INV104)의 출력이 인가되는 제7 피모스 트랜지스터(PM107)와, 소오스에 상기 제4 인버터(INV104)의 출력이 인가되고, 게이트가 접지전압(VSS)에 연결된 제8 피모스 트랜지스터(PM108)와, 드레인이 상기 제8 피모스 트랜지스터(PM108)의 드레인에 연결되고, 게이트가 상기 제7 피모스 트랜지스터(PM107)의 드레인에 연결되고, 소오스에 백 바이어스 전압(VBB)이 인가되는 제6 엔모스 트랜지스터(NM106)와, 드레인이 상기 제7 피모스 트랜지스터(PM107)의 드레인에 연결되고, 게이트가 상기 제8 피모스 트랜지스터(PM108)의 드레인에 연결되고, 소오스에 백 바이어스 전압(VBB)이 인가되는 제7 엔모스 트랜지스터(NM107)를 포함하여 구성되며, 상기 공통 연결된 제7 피모스 트랜지스터(PM107)의 드레인, 제7 엔모스 트랜지스터(NM107)의 드레인 및 제6 엔모스 트랜지스터(NM106)의 게이트가 출력단자를 형성하여 출력신호(OUT)를 출력한다.
이와 같이 구성된 본 발명 반도체 메모리 장치의 워드라인 구동회로의 동작을 상세히 설명하면 다음과 같다.
먼저, 도 5의 제1 구간(T1)에서는 블록선택신호(XBLEN)가 로우 레벨(VSS)에서 하이 레벨(VPP)로 천이하여, 원하는 블록이 선택된다. 이때, 메인 워드라인 신호(MWL)는 로우 레벨(VSS)이고, 상기 낸드게이트(102)의 출력(A)이 하이 레벨(VPP)이 되므로, 전송게이트(TG101)가 턴 온 되어 메인 워드라인 신호(MWL)가 전송된다.
여기서, 상기 제4 인버터(INV104)의 출력(B)이 하이레벨(VPP)이므로, 레벨 시프터(102)에 의해 상기 선택적 래치부(130)의 제4 피모스 트랜지스터(PM104)가 턴 온 되므로 선택적 래치부(130)는 래치 역할을 하게 된다. 이때, 메인 워드라인 신호(MWL)가 로우 레벨(VSS)이므로 상기 선택적 래치부(130)의 제3 피모스 트랜지스터(PM103)가 턴 온 되어 하이레벨(VPP)의 메인 워드라인 구동기(100)의 출력신호(MWLB)가 출력된다.
따라서, 서브 워드라인 구동기(200)의 제4 엔모스 트랜지스터(NM104)가 턴 온 되어 서브 워드라인(SWL)이 그 제4 엔모스 트랜지스터(NM104)를 통해 접지전압(VSS)에 연결되므로 서브 워드라인(SWL)은 로우레벨(VSS)이 된다.
이어서, 도 5의 제2 구간(T2)에서는 상기 낸드게이트(102)의 출력(A)이 하이레벨(VPP)이므로 전송게이트(103)가 턴 온 되고, 제4 인버터(INV104)의 출력(B)이 하이레벨(VPP)이므로 제4 피모스 트랜지스터(PM104)가 턴 온 되어 선택적 래치부(130)는 래치 역할을 하게 된다. 이때, 메인 워드라인 신호(MWL)가 하이 레벨(VPP)로 천이하여 상기 선택적 래치부(130)의 제2 엔모스 트랜지스터(NM102)가 턴 온 되므로 로우레벨(VSS)인 메인 워드라인 구동기(100)의 출력신호(MWLB)를 출력한다.
따라서, 상기 서브 워드라인 구동기(120)의 제5 피모스 트랜지스터(PM105)가 턴 온 되고, 이때, 선택된 하위 코딩 신호(FXB)는 로우레벨(VSS)이므로 제4 인버터(INV104)의 제6 피모스 트랜지스터(PM106)가 턴 온 되어 서브 워드라인(SWL)이 하이레벨(VPP)이 된다.
한편, 선택되지 않은 하위 코딩 신호(FXB)는 하이레벨(VPP)을 유지하므로 제6 인버터(INV106)의 제5 엔모스 트랜지스터(NM105)가 턴 온 되므로 선택되지 않은 서브 워드라인(SWL)이 접지전압(VSS)에 연결된다. 따라서, 선택되지 않은 서브워드라인(SWL)이 플로우팅 되는 것을 방지할 수 있다.
여기서, 상기 선택된 하위 코딩 신호(FXB)가 천이한 직후에 메인 워드라인 구동기(100)의 출력신호(MWLB)가 천이하므로 서브 워드라인(SWL)이 일시적으로 플로우팅되는 것을 방지할 수 있다.
계속해서, 도 5의 제3 구간(T3)에서는 상기 낸드게이트(102)의 출력(A)이 로우레벨(VSS)이 되어 전송게이트(TG101)가 턴 오프 되고, 제2 피모스트랜지스터(PM102)가 턴 온 되므로, 상기 제4 인버터(INV104)의 출력이 로우 레벨(VSS)이 되어 상기 레벨 시프터(102)의 출력(OUT)에 의해 제3 엔모스 트랜지스터(NM103)가 턴 온 되므로 로우레벨(VBB)인 메인 워드라인 구동기(100)의 출력신호(MWLB)가 출력된다. 따라서, 서브 워드라인 구동기(200)의 제5 피모스 트랜지스터(PM105)가 계속 턴 온 되어 있고, 이때, 선택된 하위 코딩 신호(FXB)가 계속 로우레벨(VSS)을 유지하므로 제5 인버터(INV105)의 제6 피모스 트랜지스터(PM106)도 계속 턴 온 되어 서브 워드라인(SWL)이 계속 하이레벨(VPP)로 유지된다.
여기서, 레벨 시프터(120)는 제4 인버터(INV104)의 출력(B)이 로우 레벨(VSS)이면, 구동전압(VPP)이 출력되고, 하이레벨(VPP)이면, 백 바이어스 전압(VBB)을 출력한다.
한편, 도 5의 제3 구간(T3)의 끝 부분에서는 블록선택신호(XBLEN)와 메인 워드라인 신호(MWL)가 로우레벨(VSS)로 천이하고, 따라서, 상기 낸드게이트(102)의 출력(A), 제4 인버터(INV104)의 출력(B) 및 메인 워드라인 구동기(100)의 출력신호(MWLB)가 하이레벨(VPP)로 천이하므로 서브 워드라인(SWL)은 로우레벨(VSS)로 천이하게 된다.
여기서, 선택되지 않은 하위 코딩 신호(FXB)는 도 5(g)에 도시된 바와 같이 계속 하이레벨(VPP)을 유지하므로 선택되지 않은 서브 워드라인(SWL)이 제5 인버터(INV105)의 제5 엔모스 트랜지스터(NM105)를 통해 접지전압(VSS)에 연결된다. 따라서, 선택되지 않은 서브 워드라인(SWL)이 플로우팅 되는 것을 방지하게 된다.
또한, 메인 워드라인 구동기(100)의 출력신호(MWLB)가 구동 전압(VPP)에서 접지전압(VSS)으로 우선 천이한 후에 백 바이어스 전압(VBB)으로 천이하므로, 구동전압(VPP)에서 바로 백 바이어스 전압(VBB)으로 천이할 경우, 큰 레벨의 차이로 인해 발생하는 순간적인 전류 소모와 구동전압(VPP)에서 백 바이어스 전압(VBB)으로의 전류 유입을 방지할 수 있다.
서브워드라인 구동기를 구동하는 신호인 반전된 메인 워드라인 신호가 구동 전압에서 접지전압으로 우선 천이한 후 다시 백 바이어스 전압으로 천이하므로 순간적으로 흐르는 전류를 줄일 수 있고, 서브워드라인 구동기의 엔모스 트랜지스터를 통해 흐르던 서브문턱전압 누설 전류를 백 바이어스 전압으로 구동하므로 감소시킬 수 있는 효과가 있다.
또한, 서브워드라인이 플로우팅 되는 것을 방지하기 위해 사용되었던 종래 서브워드라인 구동기를 구성하는 추가적인 엔모스 트랜지스터를 사용하지 않으므로 레이아웃 결점(overhead)을 줄일 수 있고, 서브워드라인 구동기 위를 지나가는 라인 피치를 충분히 확보할 수 있는 효과가 있다.

Claims (5)

  1. 계층적인 워드라인 구동 회로를 사용하는 반도체 메모리 장치에서,
    메인 워드라인 신호를 선택적으로 출력하기 위한 전송게이트와,
    그 전송게이트에 의해 선택적으로 전송된 메인 워드라인 신호를 선택적으로 래치하여 출력하기 위한 선택적 래치부와,
    블록선택신호와 메인 워드라인 신호에 의해 상기 선택적 래치부의 출력을 출력하거나 백 바이어스 전압을 출력하기 위한 레벨 시프트부를 포함하여 구성된 메인 워드라인 구동기와,
    그 메인 워드라인 구동기의 출력에 의해 제어되어 입력된 하위 디코딩 신호 또는 접지전압으로 서브 워드라인을 구동하기 위한 서브 워드라인 구동기를 포함하여 구성된 것을 특징으로 하는 계층적인 워드라인 구동회로.
  2. 제1 항에 있어서, 상기 전송게이트를 제어하기 위한 제어회로로써, 메인 워드라인 신호를 지연하는 지연부와, 제1 입력단자에 상기 지연부의 출력이 입력되고, 제2 입력단자에 상기 메인 워드라인 신호가 입력되어 이를 부정 논리곱 하는 낸드게이트와, 그 낸드게이트의 출력을 반전시키기 위한 인버터를 포함하여 구성된 것을 특징으로 하는 계층적인 워드라인 구동회로.
  3. 제1 항에 있어서, 상기 레벨 시프트부는 구동전압과 접지전압 사이에 직렬 연결되고, 게이트에 블록선택신호가 인가되는 제1 피모스 트랜지스터, 게이트에 상기 전송게이트를 제어하기 위한 회로의 낸드게이트의 출력이 인가되는 제2 피모스 트랜지스터 및 게이트에 블록선택신호가 인가되는 엔모스 트랜지스터와, 공통 연결된 제1 피모스 트랜지스터의 드레인 및 제2 피모스 트랜지스터의 소오스에서의 전압을 래치하는 래치부와, 그 래치부의 출력을 반전시키는 인버터와, 그 인버터의 출력에 의해 제어되어 구동전압 또는 백 바이어스 전압으로 레벨 시프트하는 레벨 시프터와, 그 레벨 시프터의 출력에 의해 제어되어 선택적으로 백 바이어스 전압을 출력하는 제2 엔모스 트랜지스터를 포함하여 구성된 것을 특징으로 하는 계층적인 워드라인 구동회로.
  4. 제1 항에 있어서, 상기 선택적 래치부는 구동전압과 접지전압 사이에 직렬 연결되고, 게이트에 상기 전송게이트에 의해 선택적으로 전송된 메인 워드라인 신호가 인가되는 제1 피모스 트랜지스터, 게이트에 상기 레벨 시프트부의 레벨 시프터의 출력이 인가되는 제2 피모스 트랜지스터 및 게이트에 상기 전송게이트에 의해 선택적으로 전송된 메인 워드라인 신호가 인가되는 엔모스 트랜지스터와, 공통 연결된 제1 피모스 트랜지스터의 드레인 및 제2 피모스 트랜지스터의 소오스에서의 전압을 반전시켜 제1 피모스 트랜지스터 및 엔모스 트랜지스터의 게이트에 출력하는 인버터를 포함하여 구성된 것을 특징으로 하는 계층적인 워드라인 구동회로.
  5. 제1 항에 있어서, 상기 서브워드라인 구동기는 하위 코딩 신호를 반전시키기 위해구동전압과 접지전압 사이에 직렬 연결되고, 게이트가 공통 연결되어 입력단자를 형성하고, 공통 연결된 드레인이 출력단자를 형성하는 인버터와, 게이트가 공통 연결되어 메인 워드라인 구동기의 출력이 인가되고, 소오스에 상기 인버터의 출력이, 서브스트레이트에 구동전압이 인가되는 피모스 트랜지스터 및 소오스가 접지에 연결되고, 서브스트레이트에 백 바이어스 전압이 인가되는 엔모스 트랜지스터를 포함하여 구성되어, 공통 연결된 상기 피모스 트랜지스터 및 엔모스 트랜지스터의 드레인이 출력단자를 형성하여 서브워드라인에 연결된 것을 특징으로 하는 계층적인 워드라인 구동회로.
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