TWI493565B

TWI493565B - 局部字元線驅動器

Info

Publication number: TWI493565B
Application number: TW101150312A
Authority: TW
Inventors: Han Sung Chen; Chun Hsiung Hung; Chung Kuang Chen
Original assignee: Macronix Int Co Ltd
Priority date: 2012-12-27
Filing date: 2012-12-27
Publication date: 2015-07-21
Also published as: TW201426759A

Description

局部字元線驅動器

本發明一般是有關於一種記憶體積體電路，且特別是有關於一種記憶體積體電路之字元線驅動器。

記憶體積體電路以字元線驅動器驅動之字元線存取記憶體單元。為了減低晶片之尺寸以及更嚴格的功率要求的趨勢，兩個電晶體(2T)的字元線驅動器成為另一種選擇。

然而，眾所周知2T字元線驅動器之電晶體之閘極介電層承受大的電場應力。舉例來說，美國專利局公開號2011/0149675設計之2T字元線驅動器需要負的輸入偏壓，以在通過2T字元線驅動器之p型電晶體放電一字元線時，導通2T字元線驅動器之p型電晶體。若設計之2T字元線驅動器沒有負的輸入偏壓，2T字元線驅動器之p型電晶體將不會有足夠長的時間將字元線放電至地。

本發明之一方面提供一種記憶體電路。該記憶體電路包括一個字元線驅動器及一個控制電路。該字元線驅動器接收一第一電壓參考訊號、一第二電壓參考訊號以及一輸入訊號。該字元線驅動器具有一輸出端，該輸出端耦接至一字元線。該控制電路，藉由施加該輸入訊號至該字元線驅動器之輸入端以被設置為不選擇該字元線。舉例來說，在一寫入操作期間，該字元線不被選擇以指示不被寫入之字元線，而另一字元線被選擇以被寫入。如下列討論的內容，藉由分享同一電壓極性，電晶體(例如字元線驅動器之p型電晶體)上之電壓應力會被減少。

本發明之另一方面提供一種操作記憶體之方法說明如下。

一字元線驅動器接收一第一電壓參考訊號、一第二電壓參考訊號以及一輸入訊號。該字元線驅動器具有一輸出端，該輸出端耦接至一字元線。且藉由施加該輸入訊號至該字元線驅動器之輸入端以不選擇該字元線。其中該輸入訊號具有至少一選擇值及一不選擇值其中之一，該選擇值及該不選擇值在一寫入操作期間具有一相同電壓極性。

本發明之另一方面提供一種記憶體電路。該記憶體電路包括一個具有第一p型電晶體及第一n型電晶體之字元線驅動器以及一控制電路。該第一p型電晶體，具有一第一電流輸出端用以接收一第一電壓參考訊號。該第一n型電晶體，具有一第二電流輸出端用以接收一第二電壓參考訊號。其中該第一p型電晶體及該第一n型電晶體電耦接在一起作為一第一互補式金氧半導體(CMOS)反流器。該第一互補式金氧半導體(CMOS)反流器具有一第一輸入端用以接收一輸入訊號，該第一互補式金氧半導體(CMOS)反流器具有一第一輸出端耦接至一字元線。

該字元線驅動器被設置為接收多個不選擇訊號之任何一個足以不選擇對應的字元線其中之一。該控制電路藉由施加該第一電壓參考訊號至該第一p型電晶體之第一電流輸出端以被設置為不選擇該字元線，且該控制電路被設置為不選擇該字元線，藉由施加該輸入訊號至該第一互補式金氧半導體(CMOS)反流器之該第一輸入端。

該第一電壓參考訊號具有至少一第一參考值及一第二參考值其中之一，該第一參考值係大於該第二參考值。該輸入訊號具有至少一選擇值及一不選擇值其中之一，該選擇值及該不選擇值在一寫入操作期間具有與第一參考電值相同之一相同電壓極性。

這些方面的不同實施例討論如下

依據本發明之一具體實施例，在該字元線不被選擇而另一字元線被選擇之一操作期間，該控制電路防止該字元線僅通過該字元線驅動器之一p型電晶體放電。通過相似尺寸的電晶體，通過p型電晶體放電慢於通過n型電晶體放電。不被選擇之字元線藉由防止僅通過p型電晶體放電，以使放電較快。

依據本發明之另一具體實施例，該輸入訊號具有至少一選擇值(例如用以指示該字元線會被寫入)及一不選擇值(例如用以指示該字元線不會被寫入)其中之一。該選擇值及該不選擇值在一寫入操作期間具有一相同電壓極性。

依據本發明之另一具體實施例，該第一電壓參考訊號係從一總體字元線接收。該總體字元線選擇或不選擇位置互相接近的複數條字元線。

依據本發明之另一具體實施例，該字元線不被選擇，係反應於該控制電路施加該第一電壓參考訊號至該字元線驅動器之該第一p型電晶體之一第一電流輸送端。

依據本發明之另一具體實施例，該字元線被選擇，係反應於該控制電路施加該輸入訊號，該輸入訊號具有一選擇值用以導通該字元線驅動器之該第一p型電晶體以及該字元線驅動器之該第一n型電晶體。藉由控制輸入訊號(如第1圖所示之訊號PP)以追蹤NMOS電晶體之臨界電壓，在p型電晶體及n型電晶體皆導通時，防止過多的漏電。接著，確保NMOS導通狀態使漏電維持在說明目標規格的高邊界。

依據本發明之另一具體實施例，該字元線被選擇，係反應於該控制電路施加該輸入訊號，該輸入訊號具有一選擇值，該選擇值係小於該第一電壓參考訊號，且大於該第二電壓參考訊號。與一般的反流器不同，輸入電壓係等於任一反流器接收之參考電壓。

依據本發明之另一具體實施例，該字元線被選擇以具有一寫入電壓，該寫入電壓小於該第一電壓參考訊號，且大於該第二電壓參考訊號。這起因於反流器之輸入電壓之中間值。

依據本發明之另一具體實施例，該字元線被充電至一寫入電壓，係反應於該字元線驅動器接收一第一選擇訊號之一第一選擇值及一第二選擇訊號之一第二選擇值。該字元線被選擇以對耦接至該至少一字元線之一或多個記憶體單元執行程式操作。若任何一個或兩個選擇訊號具有一不選擇值，則該字元線不被選擇。該字元線不被選擇以對未耦接至該字元線之一或多個記憶體單元執行程式操作。

依據本發明之另一具體實施例，改變該字元線之一字元線電壓之連續操作被足夠放電該字元線的時間分開。

在讀取操作期間，該字元線是在穩定的電壓位準。當PMOS及NMOS皆導通時，該字元線電壓位準由PMOS及NMOS電晶體兩個的臨界電壓決定，這兩個臨界電壓根據溫度及製程而有所不同。因此，難以定義一個精確的讀取字元線電壓位準。此外，在讀取操作期間，電壓大小較低以使應力電壓較低於寫入操作期間，使承受應力的介電層的問題？但如果有必要，我們仍可以使用在讀取或者抹除操作。

本發明揭露了多個方面的各種具體實施例。

第1圖為顯示依據本發明包含反流器之2T字元線驅動器之一例之電路圖，該2T字元線驅動器包含n型電晶體及p型電晶體，在一寫入操作期間，反流器之輸入端接收正電壓以對耦接至反流器輸出端之字元線放電。

一個2T字元線驅動器係耦接至記憶體陣列之一字元線。電晶體MP0是一個p型電晶體。電晶體XM1是一個n型電晶體。這兩個電晶體皆有作為電流輸送端之一個源極及一個汲極，以及一個閘極。p型電晶體MP0之閘極與n型電晶體XM1之閘極互相電性連接，並電性連接至訊號 PP，訊號PP係為兩個位址訊號選擇被一個特定的字元線驅動器控制之一個特定的字元線其中之一。p型電晶體MP0之汲極與n型電晶體XM1之汲極互相電性連接，並電性連接至被字元線驅動器驅動之字元線WL。p型電晶體MP0之源極電性連接至訊號GWL，訊號GWL係為兩個位址訊號選擇被一個特定的字元線驅動器控制之一個特定的字元線其中之另一。n型電晶體XM1之源極電性連接至訊號NVSSLWL。訊號NVSS電性連接至n型電晶體XM1之p井區(p-well)。n型電晶體XM1之p井區(p-well)係形成在p型電晶體MP0之n井區(n-well)中。

第2圖為顯示第1圖之2T字元線驅動器之節點之深度截面圖。如圖所示，P井區植入層PWI(p-well implant)位於n井區擴散層NWD(n-well diffusion)之中。n井區擴散層NWD(n-well diffusion)係形成在p型基底中。n型電晶體XM1係形成在P井區植入層PWI(p-well implant)中。p型電晶體MP0係形成在n井區擴散層NWD(n-well diffusion)中。

第3圖為顯示第1圖之2T字元線驅動器之陣列之方塊圖。多條線之訊號選擇一個特定的2T字元線驅動器以驅動字元線後續陣列中特定的字元線。總體字元線驅動器之在前的陣列選擇通過訊號線GWL[63：0]之靠近的多組字元線驅動器。如圖所示，每一個總體字元線訊號(例如，GWL[0]、GWL[1]、…、GWL[63])選擇8個字元線驅動器之一組。在每一組字元線驅動器中，訊號PP[7：0]選擇特定的字元線驅動器。

因此，一行特定的字元線驅動器分享同一個訊號GWL，但有不同的訊號PP。一列特定的字元線驅動器分享同一個訊號PP，但有不同的訊號GWL。字元線的後續陣列(圖未示)被2T字元線驅動器之輸出訊號(WL[511：0])控制。另一實施例有不同的訊號數量以及被訊號控制的元件數量。

這個位址配置的例子根據多個分開的位址線從陣列中選擇一個特定的2T字元線驅動器，並且不選擇另一個2T字元線驅動器。訊號PP及訊號GWL皆選擇一條特定的字元線對應於一個特定的字元線驅動器。

第4圖為顯示第1圖之2T字元線驅動器之節點之讀取偏壓配置之一例之表格。

在一讀取操作期間，通過施加一個0V之參考訊號作為訊號GWL，以不選擇字元線。且通過施加一個高正電壓(HV)之參考訊號作為訊號PP，以不選擇字元線。通過施加一個高正電壓(HV)之參考訊號作為訊號GWL，及通過施加一個負電壓(-V)作為訊號PP，以選擇字元線。

第5圖為顯示第1圖之2T字元線驅動器之節點之寫入偏壓配置之另一例之表格。

在一寫入操作期間，過施加一個0V之參考訊號作為訊號GWL，以不選擇字元線。且通過施加一個高正電壓(HV)之參考訊號作為訊號PP，以不選擇字元線。通過施加一個高正電壓(HV)之參考訊號作為訊號GWL，及通過施加一個負電壓(-V)作為訊號PP，以選擇字元線。

其中一個字元線驅動器不選擇電壓的配置係施加一個0V之參考訊號作為訊號GWL，且施加一個正電壓(+V)之參考訊號作為訊號PP。這個電壓配置同時導通n型電晶體以放電字元線至NVSS(例如為0V)，以及導通p型電晶體以放電字元線至GWL(例如為0V)。

在字元線驅動器不選擇電壓的配置係施加一個高正電壓(HV)之參考訊號作為訊號PP，以使字元線通過n型電晶體放電。

第6圖為顯示2T字元線驅動器之陣列之一例之方塊圖，被選擇之字元線正進行充電，而相鄰的不被選擇之字元線電容性地耦接至被選擇之字元線，以通過2T字元線驅動器之反流器之n型電晶體或p型電晶體放電。

字元線驅動器WLD0至WLD7控制對應的字元線WL0至WL7。相鄰的字元線電容性地耦接在一起，以使一條特定的字元線的電壓改變會導致相鄰的字元線的電壓改變。因此，在一操作期間(例如寫入操作期間)當一條特定的字元線被選擇時，相鄰的字元線不被選擇以抵消被選擇之字元線之電容耦合。

第7圖為顯示第6圖之2T字元線驅動器的三個陣列之電壓對時間圖，被選擇之字元線正進行充電至寫入電壓，而相鄰的不被選擇之字元線電容性地耦接至被選擇之字元線，根據放電的電晶體以不同的速率放電。

在一操作期間(例如寫入操作期間)，字元線WL3被選擇。因此，字元線驅動器WLD3通過字元線驅動器WLD3之p型電晶體對字元線WL3充電至高正電壓(HV)。由於電容耦合，相鄰的字元線WL2及WL4的電壓也會增加。字元線WL4通過字元線驅動器WLD4之n型電晶體放電。字元線WL2通過字元線驅動器WLD2之p型電晶體放電。在一個特定的閘極寬度，p型電晶體與n型電晶體相比較沒有效率。因此，通過p型電晶體放電之字元線WL2之暫態比通過n型電晶體放電之字元線WL4之暫態要長。

第8圖為顯示2T字元線驅動器之陣列之簡化圖，被選擇之字元線正進行充電，而相鄰的不被選擇之字元線電容性地耦接至被選擇之字元線，主要通過2T字元線驅動器之反流器之n型電晶體放電。

第9圖為顯示第8圖之2T字元線驅動器的三個陣列之電壓對時間圖，被選擇之字元線正進行充電至寫入電壓，而相鄰的不被選擇之字元線電容性地耦接至被選擇之字元線，以主要通過2T字元線驅動器之反流器之n型電晶體放電。

與第6、7圖相似，在一操作期間(例如寫入操作期間)，字元線WL3被選擇。然而，與第6、7圖相比，相鄰的字元線WL2及WL4通過各自的n型電晶體放電。因此，字元線WL2及WL4之暫態皆相對地比較短暫。

第10圖為顯示字元線位址訊號及字元線電壓之電壓對時間圖，其中在多個字元線位址連續傳送期間沒有延遲。

字元線位址電壓之電壓對時間圖顯示字元線位址在連續傳送期間沒有延遲。字元線電壓之電壓對時間圖顯示，在不選擇之字元線有足夠的時間去完整放電之前，被選擇之字元線會在一操作期間(例如寫入操作期間)先被充電。

第11圖為字元線位址訊號及字元線電壓之電壓對時間圖，其中在多個字元線位址連續傳送期間有延遲。

字元線位址電壓之電壓對時間圖顯示字元線位址在傳送期間沒有延遲。字元線電壓之電壓對時間圖顯示，被選擇之字元線會在一操作期間(例如寫入操作期間)充電之前，不被選擇之字元線有足夠的時間先放電。舉例來說，字元線驅動器之n型電晶體(例如第1圖之n型電晶體XM1)可幫助字元線驅動器之p型電晶體(例如第1圖之p型電晶體MP0)以對不被選擇之字元線放電。

第12圖為顯示總體字元線驅動器之電路圖，例如第2圖或第3圖中產生訊號GWL之一例。

n型電晶體MN2具有一個閘極，耦接至訊號XR；及兩個電流輸送端，耦接至訊號INB以及節點IN0。

p型電晶體MP3具有一個閘極，耦接至訊號XR；及兩個電流輸送端，耦接至電源VDD以及節點IN0。

p型電晶體MP2具有一個閘極，耦接至訊號IN(訊號IN的反相)；及兩個電流輸送端，耦接至電源VDD以及節點IN0。

n型電晶體MN0具有一個閘極，耦接至訊號WLVD；及兩個電流輸送端，耦接至節點IN0以及節點GWLB。

p型電晶體MP0具有一個閘極，耦接至節點GWL；及兩個電流輸送端，耦接至電源AVXP以及節點GWLB。

p型電晶體MP1具有一個閘極，耦接至節點GWLB(訊號GWL的反相)；及兩個電流輸送端，耦接至電源AVXP以及節點GWL。

p型電晶體MP0及MP1具有一個基極，耦接至電源AVX。

n型電晶體MN1具有一個閘極，耦接至節點IN0；及兩個電流輸送端，耦接至節點GWL電源AVXP以及電源NVSSWL。n型電晶體MN1也具有一個基極，耦接至電源NVSS以及耦接至電源AVX之一個井區。

第13圖為顯示包含使用上述改進之2T字元線驅動器之記憶體陣列之積體電路之方塊圖。

積體電路1350包含一個記憶體陣列1300。一個字元線(或列)及區塊選擇解碼器1301耦接且電性傳送至複數條字元線及選擇線1302，並沿列排列在記憶體陣列1300。一個位元線(或行)解碼器及驅動器1303耦接且電性傳送至複數條位元線1304，並沿行排列在記憶體陣列1300，用以讀取資料、寫入資料至記憶體陣列1300之記憶體單元。位址通過匯流排1305至字元線解碼器及驅動器1301以及位元線解碼器1303。感測放大器及資料輸入結構之方塊1306包含讀取、寫入及抹除模式之電流源，通過匯流排1307耦接至位元線解碼器1303。從積體電路1350之輸入端/輸出端提供之資料，通過資料輸入線1311至資料輸入結構之方塊1306。從感測放大器之方塊1306提供之資料，通過資料輸出線1315至積體電路1350之輸入端/輸出端或者至積體電路1350內部或外部之另一資料目的。狀態機電路1309控制偏壓配置供應電壓1308。狀態機電路1309施加正電壓至在一操作期間(例如寫入操作期間)不被選擇之字元線驅動器。狀態機電路1309也可防止不被選擇之字元線僅通過字元線驅動器之p型電晶體放電。

第14圖為顯示包含n型電晶體及p型電晶體之2T字元線驅動器之一例之電路圖，該p型電晶體接收負閘極電壓而導通。

一個2T字元線驅動器對應於記憶體陣列的一條字元線。

電晶體MP0是一個p型電晶體。電晶體NP0是一個n型電晶體。這兩個電晶體皆有作為電流輸送端之一個源極及一個汲極，以及一個閘極。p型電晶體MP0之閘極與n型電晶體NP0之閘極互相電性連接，並電性連接至訊號PP，訊號PP係為兩個位址訊號選擇被一個特定的字元線驅動器控制之一個特定的字元線其中之一。p型電晶體MP0之汲極與n型電晶體NP0之汲極互相電性連接，並電性連接至被字元線驅動器驅動之字元線WL。p型電晶體MP0之源極電性連接至訊號GWL，訊號GWL係為兩個位址訊號選擇被一個特定的字元線驅動器控制之一個特定的字元線其中之另一。n型電晶體NP0之源極電性連接至訊號NVS。訊號NVS電性連接至n型電晶體NP0之p井區(p-well)。n型電晶體NP0之p井區(p-well)係形成在p型電晶體MP0之n井區(n-well)中。n井區係電性連接至訊號NWD。

第15圖為顯示包含n型電晶體及空乏型p型電晶體之2T字元線驅動器之一例之電路圖，該p型電晶體接收非正閘極電壓而導通。第15圖和第14圖相似。然而，p 型電晶體MP0的符號表示為空乏型而非增強型。因此，第15圖之空乏型p型電晶體MP0在閘極為0V時導通，而第14圖之增強型p型電晶體MP0在閘極為0V時關閉。更特別的是，第15圖之空乏型p型電晶體MP0在閘極為0V以及負電壓時導通，在閘極為某一個正電壓範圍時關閉，且在閘極為0V至這個正電壓範圍之間為過渡期。第14圖之增強型p型電晶體MP0在閘極為0V以及正電壓時關閉，在閘極為某一個負電壓範圍時導通，且在閘極為0V至這個負電壓範圍之間為過渡期。

第16圖為顯示具有5個電壓節點之2T字元線驅動器之深度截面圖。P井區植入層PWI(p-well implant)位於n井區擴散層NWD(n-well diffusion)之中。n井區擴散層NWD(n-well diffusion)係形成在p型基底中。n型電晶體NP0係形成在P井區植入層PWI(p-well implant)中。p型電晶體MP0係形成在n井區擴散層NWD(n-well diffusion)中。

第17圖為顯示第1圖2T字元線驅動器之5個電壓節點之偏壓配置之一例之表格。偏壓配置被分為讀取或寫入偏壓配置以及抹除偏壓配置。偏壓配置更進一步被分為字元線選擇及不選擇之偏壓配置。

訊號PP及訊號GWL皆為位址訊號，該位址訊號選擇或不選擇一條特定的字元線對應於一個特定的字元線驅動器。訊號PP及訊號GWL皆必須選擇一條特定的字元線對應於一個特定的字元線驅動器。不選擇發生在訊號PP或訊號GWL任一個都不選擇一條特定的字元線對應於一個特定的字元線驅動器。因此，兩個不選擇偏壓配置顯示在讀取或寫入偏壓配置。

在第一個不選擇讀取或寫入偏壓配置，訊號GWL不選擇。負的訊號PP關閉n型電晶體NP0並導通p型電晶體MP0。p型電晶體MP0電性連接訊號GWL至不被選擇之字元線WL。

在第一個不選擇讀取或寫入偏壓配置，訊號GWL不選擇。正的訊號AVXP導通n型電晶體NP0並關閉p型電晶體MP0。n型電晶體NP0電性連接訊號NVS至不被選擇之字元線WL。

第18圖為顯示第15圖2T字元線驅動器之5個電壓節點之偏壓配置之另一例之表格。這表格和第17圖相似。然而，在讀取或寫入偏壓配置之中，選擇偏壓配置及第一不選擇讀取或寫入偏壓配置這兩者之訊號PP皆為0V而非-2V。第18圖之表格對應至第15圖之具有空乏型p型電晶體MP0而非增強型p型電晶體之2T字元線驅動器。因此，訊號PP為0V足夠導通p型電晶體MP0。相較於第17圖之表格，係對應至第14圖之具有增強型p型電晶體MP0之2T字元線驅動器，需要負電壓，例如為-2V，以導通p型電晶體MP0。

第19圖為顯示具有一般的負電壓之2T字元線驅動器之偏壓配置之又一例之表格。

這些訊號還有節點的縮寫以及相關的電壓範圍解釋如下：AVXRD：讀取字元線WL電壓位準

AVXHV：寫入字元線WL電壓位準

AVXEV：抹除字元線WL電壓位準

AVXNV：從負的備用泵輸出之-1~-3V

NV：-8~-11V用以抹除

AVXP：字元線WL電源

GWL：總體字元線電源節點

PP：通過PMOS閘極訊號

NVS：負電壓源

第20圖為顯示2T字元線驅動器之陣列之方塊圖，2T字元線驅動器陣列中之5個節點接收多個字元線之訊號，使訊號選擇特定的2T字元線驅動器以驅動字元線後續陣列中特定的字元線。

如第20圖所示，2T字元線驅動器陣列有64行，同一行分享同一個訊號GWL，但有不同的訊號PP；又有8字元線驅動器列，同一列分享同一個訊號PP，但有不同的訊號GWL。

第21圖為顯示第20圖之2T字元線驅動器之陣列之方塊圖，顯示位址配置之一例，以根據兩個分開的位址線從陣列中選擇特定2T字元線驅動器且不選擇另一2T字元線驅動器。

訊號PP及訊號GWL皆必須選擇對應於特定的字元線驅動器之一條特定的字元線。如第20圖所示之2T字元線驅動器陣列選擇左上角之字元線驅動器具有訊號PP[0]及GWL[0]，以及對應於這個字元線驅動器之字元線。其他所有的字元線驅動器(及他們對應的字元線)皆不被選擇。

第22圖為顯示驅動2T字元線驅動器之陣列之正和負的備用泵之方塊圖。

訊號STBPMPEN致能或不致能備用泵。一個正的備用泵產生訊號AVXRD。一個負的備用泵產生訊號AVXNV。若讀取模式並沒有足夠的時間以產生負電壓則使用負的備用泵，並用以導通p型電晶體MP0。換句話說，若p型電晶體MP0為空乏型，就不需要負的備用泵。在位址匯流排上之一個位址訊號被LWLPPDEC解碼，LWLPPDEC執行局部字元線預解碼並產生訊號PP[7：0]。

第23圖為顯示包含使用上述改進之2T字元線驅動器之記憶體陣列之積體電路之2T字元線驅動器之陣列之正和負的備用泵之方塊圖。

第23圖顯示包含記憶體陣列1000之IC 1050之方塊圖。一個字元線(或列)及區塊選擇解碼器1001耦接且電性傳送至複數條字元線及選擇線1002，並沿列排列在記憶體陣列1000。一個位元線(或行)解碼器及驅動器1003耦接且電性傳送至複數條位元線1004，並沿行排列在記憶體陣列1000，用以讀取資料、寫入資料至記憶體陣列1000之記憶體單元。位址通過匯流排1005至字元線解碼器及驅動器1001以及位元線解碼器1003。感測放大器及資料輸入結構之方塊1006包含讀取、寫入及抹除模式之電流源，通過匯流排1007耦接至位元線解碼器1003。從積體電路1050之輸入端/輸出端提供之資料，通過資料輸入線1011至資料輸入結構之方塊1006。從感測放大器之方塊1006提供之資料，通過資料輸出線1015至積體電路1050 之輸入端/輸出端或者至積體電路1050內部或外部之另一資料目的。狀態機電路及改進的時脈電路1009控制偏壓配置供應電壓1008。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

1309‧‧‧狀態機電路

1305‧‧‧匯流排

1301‧‧‧列解碼器/字元線驅動器

1308‧‧‧偏壓配置供應電壓

1311‧‧‧資料輸入線

1315‧‧‧資料輸出線

1306‧‧‧感測放大器/資料輸入結構

1303‧‧‧行解碼器

1300‧‧‧記憶體陣列

1350‧‧‧積體電路

1009‧‧‧狀態機電路

1005‧‧‧匯流排

1001‧‧‧列解碼器/字元線驅動器

1008‧‧‧偏壓配置供應電壓

1011‧‧‧資料輸入線

1015‧‧‧資料輸出線

1006‧‧‧感測放大器/資料輸入結構

1003‧‧‧行解碼器

1000‧‧‧記憶體陣列

1050‧‧‧積體電路

第2圖為顯示第1圖之2T字元線驅動器之節點之深度截面圖。

第3圖為顯示第1圖之2T字元線驅動器之陣列之方塊圖，從2T字元線驅動器陣列中之多條線之節點接收訊號，使訊號選擇特定的2T字元線驅動器以驅動字元線後續陣列中特定的字元線。

第10圖為顯示字元線位址訊號及字元線電壓之電壓對時間圖，其中在多個字元線位址連續傳送期間皆沒有延遲。

第12圖為顯示總體字元線驅動器之電路圖。

第15圖為顯示包含n型電晶體及空乏型p型電晶體之2T字元線驅動器之一例之電路圖，該p型電晶體接收非正閘極電壓而導通。

第16圖為顯示具有5個電壓節點之2T字元線驅動器之深度截面圖。

第17圖為顯示第1圖2T字元線驅動器之5個電壓節點之偏壓配置之一例之表格。

第18圖為顯示第2圖2T字元線驅動器之5個電壓節點之偏壓配置之另一例之表格。

第21圖為顯示第7圖之2T字元線驅動器之陣列之方塊圖，顯示位址配置之一例，以根據兩個分開的位址線從陣列中選擇特定2T字元線驅動器且不選擇另一2T字元線驅動器。

第23圖為顯示包含上述改進之2T字元線驅動器之記憶體陣列之積體電路之2T字元線驅動器之陣列之正和負的備用泵之方塊圖。

Claims

一種記憶體電路，包括：一字元線驅動器，用以接收一第一電壓參考訊號、一第二電壓參考訊號以及一輸入訊號，該字元線驅動器具有一輸出端，該輸出端耦接至一字元線；及一控制電路，藉由施加該輸入訊號至該字元線驅動器之輸入端以被設置為不選擇該字元線；其中，在該字元線不被選擇而另一字元線被選擇之一操作期間，該字元線同時通過該字元線驅動器之一第一p型電晶體以及一第一n型電晶體放電。
如申請專利範圍第1項所述之記憶體電路，其中在該字元線不被選擇而該另一字元線被選擇之該操作期間，該控制電路防止該字元線僅通過該字元線驅動器之該第一p型電晶體放電。
如申請專利範圍第1項所述之記憶體電路，其中該輸入訊號具有至少一選擇值及一不選擇值其中之一，該選擇值及該不選擇值在該操作期間具有一相同電壓極性。
如申請專利範圍第1項所述之記憶體電路，其中該第一電壓參考訊號係從一總體字元線接收，該總體字元線選擇或不選擇位置互相接近的複數條字元線。
如申請專利範圍第1項所述之記憶體電路，其中該字元線不被選擇，係反應於該控制電路施加該第一電壓參考訊號至該字元線驅動器之該第一p型電晶體之一第一電流輸送端。
如申請專利範圍第1項所述之記憶體電路，其中該字元線被選擇，係反應於該控制電路施加該輸入訊號，該輸入訊號具有一選擇值用以導通該字元線驅動器之該第一p型電晶體以及該字元線驅動器之該第一n型電晶體。
如申請專利範圍第1項所述之記憶體電路，其中該字元線被選擇，係反應於該控制電路施加該輸入訊號，該輸入訊號具有一選擇值，該選擇值係小於該第一電壓參考訊號之一第一參考值，且大於該第二電壓參考訊號之一第二參考值。
如申請專利範圍第1項所述之記憶體電路，其中該字元線被選擇以具有一寫入電壓，該寫入電壓小於該第一電壓參考訊號之一第一參考值，且大於該第二電壓參考訊號之一第三參考值。
如申請專利範圍第1項所述之記憶體電路，其中該字元線被充電至一寫入電壓，係反應於該字元線驅動器接收一第一選擇訊號之一第一選擇值及一第二選擇訊號之一第二選擇值。
如申請專利範圍第1項所述之記憶體電路，其中改變該字元線之一字元線電壓之連續操作被足夠的時間分開以放電該字元線。
一種操作記憶體之方法，包括：使用一字元線驅動器接收一第一電壓參考訊號、一第二電壓參考訊號以及一輸入訊號，其中該字元線驅動器具有一輸出端，該輸出端耦接至一字元線；及藉由施加該輸入訊號至該字元線驅動器之輸入端以不選擇該字元線，其中，在該字元線不被選擇而另一字元線被選擇之一操作期間，該字元線同時通過該字元線驅動器之一第一p型電晶體以及一第一n型電晶體放電。
如申請專利範圍第11項所述之方法，其中在該字元線不被選擇而該另一字元線被選擇之該操作期間，控制電路防止該字元線僅通過該字元線驅動器之該第一p型電晶體放電。
如申請專利範圍第11項所述之方法，其中該輸入訊號具有至少一選擇值及一不選擇值其中之一，該選擇值及該不選擇值在該操作期間具有一相同電壓極性。
如申請專利範圍第11項所述之方法，其中該第一電壓參考訊號係從一總體字元線接收，該總體字元線選擇或不選擇位置互相接近的複數條字元線。
如申請專利範圍第11項所述之方法，其中該字元線不被選擇，係反應於該控制電路施加該第一電壓參考訊號至該字元線驅動器之該第一p型電晶體之一第一電流輸送端。
如申請專利範圍第11項所述之方法，其中該字元線被選擇，係反應於該控制電路施加該輸入訊號，該輸入訊號具有一選擇值用以導通該字元線驅動器之該第一p型電晶體以及該字元線驅動器之該第一n型電晶體。
如申請專利範圍第11項所述之方法，其中該字元線被選擇，係反應於該控制電路施加該輸入訊號，該輸入訊號具有一選擇值，該選擇值係小於該第一電壓參考訊號之一第一參考值，且大於該第二電壓參考訊號之一第三參考值。
如申請專利範圍第11項所述之方法，其中該字元線被選擇以具有一寫入電壓，該寫入電壓小於該第一電壓參考訊號之一第一參考值，且大於該第二電壓參考訊號之一第三參考值。
如申請專利範圍第11項所述之方法，其中該字元線被充電至一寫入電壓，係反應於該字元線驅動器接收一第一選擇訊號之一第一選擇值及一第二選擇訊號之一第二選擇值。
如申請專利範圍第11項所述之方法，其中改變該字元線之一字元線電壓之連續操作被足夠的時間分開以放電該字元線。
一種記憶體電路，包括：一字元線驅動器，包括：一第一p型電晶體，具有一第一電流輸出端用以接收一第一電壓參考訊號；及一第一n型電晶體，具有一第二電流輸出端用以接收一第二電壓參考訊號；其中該第一p型電晶體及該第一n型電晶體電耦接在一起作為一第一互補式金氧半導體(CMOS)反流器，該第一互補式金氧半導體(CMOS)反流器具有一第一輸入端用以接收一輸入訊號，該第一互補式金氧半導體(CMOS)反流器具有一第一輸出端耦接至一字元線；以及一控制電路，藉由施加該第一電壓參考訊號至該第一p型電晶體之該第一電流輸出端以被設置為不選擇該字元線，其中該第一電壓參考訊號具有至少一第一參考值及一第二參考值其中之一，該第一參考值係大於該第二參考值；且該控制電路被設置為不選擇該字元線，藉由施加該輸入訊號至該第一互補式金氧半導體(CMOS)反流器之該第一輸入端；其中，在該字元線不被選擇而另一字元線被選擇之一操作期間，該字元線同時通過該字元線驅動器之該第一p型電晶體以及該第一n型電晶體放電。
如申請專利範圍第21項所述之記憶體電路，其中該輸入訊號具有至少一選擇值及一不選擇值其中之一，該選擇值及該不選擇值在該操作期間具有與第一參考電值相同之一相同電壓極性。