KR101538284B1 - 비휘발성 메모리 디바이스 및 그 동작 방법 - Google Patents

비휘발성 메모리 디바이스 및 그 동작 방법 Download PDF

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헝 큐옥 구엔
난 두
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Abstract

제1 도전성 타입의 반도체 기판을 갖는 비휘발성 메모리 디바이스. 비휘발성 메모리 셀들의 어레이가 반도체 기판에 복수의 행들 및 열들로 배치되어 있다. 각각의 메모리 셀은 제2 도전성 타입의 반도체 기판의 표면 상의 제1 영역, 및 제2 도전성 타입의 반도체 기판의 표면 상의 제2 영역을 포함한다. 제1 영역과 제2 영역 사이에는 채널 영역이 있다. 워드 라인은 채널 영역의 제1 부분 위에 놓여 있고, 그로부터 절연되며, 제1 영역에 인접하고, 제1 영역과 거의 또는 전혀 중첩되지 않는다.

Description

비휘발성 메모리 디바이스 및 그 동작 방법{A NON-VOLATILE MEMORY DEVICE AND A METHOD OF OPERATING SAME}
본 발명은 비휘발성 메모리 셀(cell) 디바이스와 그 동작 방법에 관한 것이다. 보다 상세하게는, 본 발명은 판독(read), 프로그램(program) 또는 소거(erase)의 동작들 동안 네거티브 전압(negative voltage)이 워드 라인(word line)에 인가되고, 선택되지 않은 메모리 셀들의 다른 단자(terminal)들과 선택적으로 조합하는, 그러한 메모리 디바이스에 관한 것이다.
비휘발성 메모리 셀들은 본 기술 분야에서 잘 알려져 있다. 종래 기술의 비휘발성 메모리 셀(10)이 도 1에 도시되어 있다. 메모리 셀(10)은 P형과 같은 제1 도전성 타입(type)의 반도체 기판(12)을 포함한다. 기판(12)은 N형과 같은 제2 도전성 타입의 제1 영역(14)(또한 소스 라인(source line, SL)으로도 알려짐)이 형성된 표면을 갖는다. 또한 N형의 제2 영역(16)(또한 드레인 라인(drain line)으로도 알려짐)이 기판(12)의 표면에 형성된다. 제1 영역(14)과 제2 영역(16) 사이에는 채널 영역(18)이 있다. 비트 라인(bit line, BL)(20)은 제2 영역(16)에 연결된다. 워드 라인(word line, WL)(22)은 채널 영역(18)의 제1 부분 위에 위치하고 그로부터 절연된다. 워드 라인(22)은 제2 영역(16)과 거의 또는 전혀 중첩되지 않는다. 플로팅 게이트(floating gate, FG)(24)는 채널 영역(18)의 다른 부분 위에 있다. 플로팅 게이트(24)는 그로부터 절연되고, 워드 라인(22)에 인접한다. 플로팅 게이트(24)는 또한 제1 영역(14)에 인접한다. 커플링 게이트(coupling gate, CG)(26)(또한 제어 게이트로도 알려짐)는 플로팅 게이트(24) 위에 있고 그로부터 절연된다. 소거 게이트(erase gate, EG)(28)는 제1 영역(14) 위에 있고, 플로팅 게이트(24)와 커플링 게이트(26)에 인접하고, 그로부터 절연된다. 또한 소거 게이트(28)는 제1 영역(14)으로부터 절연된다. 셀(10)은 미국 특허 제7,868,375 호에 더욱 상세하게 설명되며, 그 개시 내용은 본 명세서에 전체적으로 참고로 포함된다.
미국 특허 제7,868,375호는 소거 동작 동안 메모리 셀(10)의 커플링 게이트(26)로의 네거티브 전압의 인가를 개시하지만, 이 참고문헌은 판독 및 프로그램과 같은 다른 동작들 동안 네거티브 전압을 다른 게이트들에 인가하는 것의 이점을 개시하지 않는다.
따라서, 본 발명의 목적은 다른 동작들 동안 네거티브 전압을 다른 게이트들 또는 단자들에 인가하는 비휘발성 메모리 셀 디바이스를 개시하는 것이다.
본 발명은 제1 도전성 타입의 반도체 기판을 갖는 비휘발성 메모리 디바이스에 관한 것이다. 비휘발성 메모리 셀들의 어레이가 반도체 기판에 복수의 행들 및 열들로 배치되어 있다. 각각의 메모리 셀은 제2 도전성 타입의 반도체 기판의 표면 상의 제1 영역, 및 제2 도전성 타입의 반도체 기판의 표면 상의 제2 영역을 포함한다. 제1 영역과 제2 영역 사이에는 채널 영역이 있다. 워드 라인은 채널 영역의 제1 부분 위에 놓여 있고, 그로부터 절연되며, 제1 영역에 인접하고, 제1 영역과 거의 또는 전혀 중첩되지 않는다. 플로팅 게이트는 채널 영역의 제2 부분 위에 놓여 있고, 제1 부분에 인접하고, 그로부터 절연되고 제2 영역에 인접한다. 커플링 게이트는 플로팅 게이트 위에 놓여 있다. 소거 게이트는 제2 영역 위에 놓여 있고 그로부터 절연된다. 비트 라인은 제1 영역에 연결된다. 네거티브 전하 펌프 회로(negative charge pump circuit)는 제1 네거티브 전압을 발생시킨다. 제어 회로는 커맨드 신호를 수신하고, 이에 응답하여 복수의 제어 신호들을 발생시키고, 제1 네거티브 전압을 선택되지 않은 메모리 셀들의 워드 라인에 인가한다.
또한 본 발명은 전술한 타입의 비휘발성 메모리 셀 디바이스의 동작 방법에 관한 것이다.
판독, 소거 및 프로그램의 동작들 동안 네거티브 전압을 선택되지 않은 또는 선택된 메모리 셀들의 워드 라인에 인가하여 메모리 셀이 더욱 효과적으로 스케일을 낮추도록 할 수 있다.
도 1은 본 발명의 방법이 적용될 수 있는 종래 기술의 비휘발성 메모리 셀의 단면도이다.
도 2는 도 1에 도시된 종래 기술의 비휘발성 메모리 셀을 사용하는 본 발명의 비휘발성 메모리 디바이스의 블록 다이어그램이다.
도 3a 및 도 3b는 각각 본 발명의 메모리 디바이스에서 사용하기 위한 프로그램/소거 및 판독 동작들의 파형도들이다.
도 4a 및 도 4b는 각각 본 발명의 메모리 디바이스에서 사용하기 위한 네거티브/포지티브 워드 라인 디코더 회로(negative/positive word line decoder circuit) 및 네거티브 전하 펌프의 상세 회로도들이다.
도 5 및 도 5a는 본 발명의 메모리 디바이스에서 사용하기 위한 제1 네거티브/포지티브 고전압 디코더 회로의 상세 회로도이다.
도 6 및 도 6a는 본 발명의 메모리 디바이스에서 사용하기 위한 제2 네거티브/포지티브 고전압 디코더 회로의 상세 회로도이다.
도 7은 본 발명의 메모리 디바이스에서 사용하기 위한 제3 네거티브/포지티브 고전압 디코더 회로의 상세 회로도이다.
도 8 및 도 8a는 본 발명의 메모리 디바이스와 함께 사용하기 위한 네거티브 전압 전하 펌프 발생기의 상세 회로도이다.
도 9는 본 발명의 메모리 디바이스에서 사용하기 위한 네거티브 고전압 레귤레이션 회로(regulation circuit)의 상세 회로도이다.
도 10은 본 발명의 메모리 디바이스에서 사용하기 위한 네거티브/포지티브 패드 회로(pad circuit)의 상세 회로도이다.
도 11a 및 도 11b는 종래 기술의 메모리 디바이스를 제조하는 데 사용하기 위한 종래 기술의 프로세스 흐름의 일부를 도시하는 단면도들이다.
도 11c는 본 발명의 메모리 디바이스를 제조하기 위한 프로세스 흐름의 일부를 도시하는 단면도이다.
도 2를 참조하면, 본 발명의 비휘발성 메모리 디바이스(50)의 블록 레벨 다이어그램이 도시되어 있다. 도 2에 도시된 실시예에서, 메모리 디바이스(50)는 반도체 기판(12) 내에 복수의 행들 및 열들로 배치된, 도 1에 도시된 타입의 비휘발성 메모리 셀들(10)의 2개의 어레이들(52A, 52B)을 포함한다. 비휘발성 메모리 셀들(10)의 각각의 어레이(52)에 인접하여, 선택된 그리고 선택되지 않은 메모리 셀들(10)의 워드 라인들(22)에 디코딩되어 서플라이되는 어드레스 신호들을 수신하기 위한 디코더(각각, X디코더(54A, 54B))가 있다. 또한 디코더들(54) 각각은 네거티브 전압을 발생시키기 위하여 전하 펌프(56)에 포함된 연관된(associated) 네거티브 전하 펌프를 갖는다. 어레이(52A, 52B)들 사이에 위치되는 디코더(WSHDRHALFV, NCG)(80)는 도 5 내지 도 7의 실시예들에 도시된 바와 같이 제어 게이트(26), 소스 라인(14) 및 소거 게이트(28)를 위한 전압 레벨들을 제공한다.
메모리 디바이스(50)의 메모리 어레이들(52)의 각각은, 어레이(52)의 메모리 셀들(10)로부터 신호들을 수신하고 디바이스(50)로부터 출력 신호들을 발생시키기 위하여 그와 연관된 복수의 센서들(58)을 갖는다. 또한 메모리 디바이스(50)는 로직 회로(60)를 갖는다. 로직 회로(60)는 메모리 디바이스(50)가 다양한 커맨드들을 실행하도록 하기 위하여 메모리 디바이스(50) 외부의 호스트 컨트롤러(미도시)에 의해 발행되는 프로그램, 소거 또는 판독과 같은 커맨드들을 수신한다. 수신된 커맨드들에 응답하여, 로직 회로(60)는 전하 펌프 회로들(56) 및 디코딩 회로들(54)의 동작 및 타이밍을 제어하고, 증폭 회로들(58)을 감지하는 제어 신호들을 발생시킨다. 아날로그 회로(70)는 디바이스(50)에 아날로그 바이어스 전압들과 전류들 그리고 타이밍을 제공한다. 고전압(포지티브, 네거티브) 제어 회로(90)는 레귤레이팅(regulated)되고 시간 순서의(time-sequenced) 포지티브 및 네거티브 레벨들을 제공한다. 패드 회로(88)는 입력 버퍼들, IO 버퍼들, 파워 패드들(Vdd, Vss), 테스트 패드들 및 ESD 보호를 제공한다.
판독, 소거 또는 프로그램 커맨드에 응답하여, 로직 회로(60)는 다양한 전압이, 선택된 메모리 셀(10)과 선택되지 않은 메모리 셀들(10) 모두의 다양한 부분들에 적시에(timely) 최소의 교란(disturb) 방식으로 공급되도록 한다.
선택된 그리고 선택되지 않은 메모리 셀(10)에 대하여, 인가된 전압과 전류는 다음과 같다. 이하에서 사용되는 바와 같이, 다음의 약어들: 소스 라인 또는 제1 영역(14)(SL), 비트 라인(20)(BL), 워드 라인(22)(WL), 커플링 게이트(26)(CG), 소거 게이트(28)(EG)이 사용된다.
판독 커맨드
메모리 셀 WL BL CG EG SL
선택된 메모리 셀 1.0 - 2.0 v 0.6 - 2.0 v 0.0 - 2.6 v 0.0 - 2.6 v 0.0 v
메모리 셀 WL BL CG EG SL
선택되지 않은
메모리 셀		 -0.5 - 0.0 v 0.0 v 0.0 - 2.6 v 0.0 - 2.6 v 0.0 v
소거 커맨드
메모리 셀 WL BL CG EG SL
선택된 메모리 셀 -0.5 - 0.0 v 0.0 v 0.0 v 11.5 - 12.0 v 0.0 v
메모리 셀 WL BL CG EG SL
선택되지 않은
메모리 셀		 -0.5 - 0.0 v 0.0 v 0.0 - 2.6 v 0.0 - 2.6 v 0.0 v
대안으로, 소거 커맨드는 다음의 전압들로 수행될 수 있다.
소거 커맨드
메모리 셀 WL BL CG EG SL
선택된 메모리 셀 -0.5 - 0.0 v 0.0 v -(5.0 - 9.0) v 8.0 - 9.0 v 0.0 v
메모리 셀 WL BL CG EG SL
선택되지 않은
메모리 셀		 -0.5 - 0.0 v 0.0 v 0.0 - 2.6 v 0.0 - 2.6 v 0.0 v
대안으로, 소거 동작은 0V 대신 네거티브, 예를 들어, Vsub= -6V인 P 기판(12)으로 수행될 수 있으며, 이 경우, 워드 라인(WL)(22) 상의 전압은 (WL 산화층 브레이크다운(oxide breakdown)을 방지하기 위하여) =< -4v이다.
프로그램 커맨드
메모리 셀 WL BL CG EG SL
선택된 메모리 셀 1.0 v 1㎂ 10.0 - 11.0 v 4.5 - 5.0 v 4.5 - 5.0 v
메모리 셀 WL BL CG EG SL
선택되지 않은
메모리 셀		 -0.5 - 0.0 v Vinh(1.6 - 3.0V) 0.0 - 2.6 v 0.0 - 2.6 v 0.0 - 1.0 v
대안으로, 프로그램 커맨드는 다음의 전압들 및 전류로 수행될 수 있다.
프로그램 커맨드
메모리 셀 WL BL CG EG SL
선택된 메모리 셀 1.0 v 1㎂ 8.0 - 9.0 v 8.0 - 9.0 v 4.5 - 5.0 v
메모리 셀 WL BL CG EG SL
선택되지 않은
메모리 셀		 -0.5 - 0.0 v Vinh(1.6 - 3.0V) 0.0 - 2.6 v 0.0 - 2.6 v 0.0 - 1.0 v
대안으로, 프로그램 동작은 0V 대신 네거티브, 예를 들어, -1V 내지 -5V인 P 기판(Vsub)(12)으로 수행될 수 있으며, 이 경우, 선택된 워드 라인(WL)(22) 상의 전압은 (WL 산화층 브레이크다운을 방지하기 위하여) (VWL-Vsub) ~=< 2V, 즉, Vwl ~=<1V 내지 -3V이다.
도 3a를 참고하면, 본 발명의 메모리 디바이스(50)에서 사용하기 위한 상기한 바와 같은 포지티브/네거티브 바이어스 레벨들을 위한 프로그램 및 소거 신호들에 대한 신호 타이밍 파형의 일례가 도시되어 있다. 메모리 셀(10)의 단자들 WL, BL, CG, EG, SL에 각각 대응하는 신호들 WL, BL, CG, EG, SL은 상기한 바와 같다. 프로그래밍을 위하여, (예를 들어, 후술될 디코더 회로(80) 내에서 제어 신호를 설정하기 위하여) 신호 WL(102)이 먼저 하이(high)(예를 들어, ~Vdd)가 되고, 그리고 나서 (바이어스 전압(Vpwl)으로) 자리잡기(settle down) 시작한다. 그리고 나서, 신호 BL(104)과 CG(106)가 하이, 예를 들어, 각각 ~Vinh = ~Vdd 그리고 10 내지 11V가 되고, 그리고 나서 EG와 SL(110)이 하이(예를 들어, ~4.5V 내지 5V)가 된다. 대안으로, (점선의 파형으로 도시된 바와 같이) EG(108)와 SL(110) 이후에 CG(106)가 하이가 된다. 신호 WL(102)은 전압 Vpwl, 예를 들어, 1V로 자리잡고, 신호 BL(104)은 CG가 하이가 될 때 전압 Vdp, 예를 들어, ~0.5V로 자리잡는다. 선택되지 않은 WL들은 선택된 WL(102)이 하이가 되기 전 또는 이와 동시에 네거티브, 예를 들어, -0.5V로 하강한다. 선택되지 않은 CG들, EG들은 대기 상태(standby)의 값, 예를 들어, 0 내지 2.6V에 머무른다. 선택되지 않은 SL들은 CG(106)가 하이가 될 때 대기 상태의 값, 예를 들어, 0V에 머무르거나 바이어스 전압, 예를 들어, 1V로 스위칭된다(선택되지 않은 SL이 바이어스 레벨로 스위칭되어 BL들을 통하여 선택되지 않은 셀들을 통한 누설 전류를 방지한다).
프로그래밍 전압들로 램핑(ramping)하는 동안 여전히 자리잡지 못한 다양한 신호들로 인한 의도하지 않은(inadvertent) 프로그램 교란을 방지하기 위하여 신호 BL(104)이 먼저 Vinh(인히비트 전압(inhibit voltage))로 하이가 된다. 적절한 시간 순서의(timed-sequence) CG(106) 대 EG(108) 및 SL(110)은 교란 효과를 감소시키기 위하여 최적화, 예를 들어, 더 많은 교란을 일으키는 어느 신호든 마지막에 하이가 되도록, 된다. 프로그래밍 펄스들의 램핑 다운은 교란을 최소화하기 위하여 반전(reverse)된다(예를 들어, 먼저 상승한 신호가 이제 마지막에 하강한다). 신호들 EG(108)와 SL(110)이 하강하고, 그리고 나서 CG(106)가 하강하고, 그리고 나서 WL(102)과 BL(104)이 하강한다. 네거티브, 예를 들어, -1V로 가는 기판 P로 프로그래밍하는 실시예에서, 이러한 네거티브 스위칭은 신호 WL이 로우(low)가 되거나 CG 또는 EG가 하이가 되는 것과 동시에 일어난다.
소거를 위하여, (예를 들어, 도 5 내지 도 7의 실시예들에서와 같이 후술되는 디코더 회로(80)에서 제어 신호를 설정하기 위하여) 신호 WL(102)이 하이, 예를 들어, Vdd가 되고, 그리고 나서 로우, 예를 들어, 0V가 된다(또는, 대안으로 -0.5V와 같은 네거티브가 된다). WL(102)이 로우가 되는 것과 거의 동일한 시간에, 신호 CG(106)는 네거티브, 예를 들어, -6V 내지 -9V가 되고, 그리고 나서 신호 EG(108)는 하이, 예를 들어, 8 내지 9V가 된다. 신호들 BL(104)과 SL(110)은 대기 상태의 값, 예를 들어, 0V에 머무른다. 대안으로, 신호 CG(106)는 EG(108)가 하이가 된 후 네거티브가 된다. 선택되지 않은 WL들은 선택된 WL(102)이 하이가 되기 전 또는 이와 동시에 네거티브, 예를 들어, -0.5V로 하강한다. 선택되지 않은 CG들, EG들은 대기 상태의 값, 예를 들어, 0 내지 2.6V에 머무른다. 선택되지 않은 SL들은 대기 상태의 값, 예를 들어, 0V에 머무른다.
네거티브로, 예를 들어, -6V로 되는 기판 P로 소거하는 실시예에서, 이와 같은 네거티브 스위칭은 신호 WL이 로우가 되는 것과 동시에 일어난다. 이는 WL 게이트 산화층(oxide)의 스트레스(stressing) 또는 브레이크다운을 방지하기 위함이다.
소거 펄스들의 램핑 다운은 대략 차례로 반전된다(예를 들어, 먼저 상승한 신호가 이제 마지막에 하강한다). 신호들 EG(108)는 대기 상태의 값, 예를 들어, 0V가 되고, 그리고 나서 CG(106)가 대기 상태의 값, 예를 들어, 0V가 된다.
도 3b를 참고하면, 본 발명의 메모리 디바이스(50)에서 사용하기 위한, 상기한 바와 같은 포지티브/네거티브 바이어스 레벨들을 위한 판독 신호들에 대한 신호 타이밍 파형의 일례가 도시되어 있다. 이러한 판독 신호 파형은 완전한 비휘발성 소거/프로그램/판독 동작을 위하여 도 3a의 프로그램 및 소거 신호 파형과 함께 한다. 정상 판독(Read Normal) 파형에 대하여, SL(110)은 대기 상태의 값, 예를 들어, 0V에 있다. (판독 상태에서 FG 포텐셜(potential)에 커플링되는 CG 전압으로 인한 메모리 셀 전류(cell current)의 증가를 돕기 위하여) CG(106)는 대기 상태의 값, 예를 들어, 0V 또는 2.6V에 있거나, 대안으로 판독에서의 바이어스 값, 예를 들어, 2.6V로 스위칭된다. (판독 상태에서 FG 포텐셜에 커플링되는 EG 전압으로 인한 메모리 셀 전류의 증가를 돕기 위하여) EG(106)는 대기 상태의 값, 예를 들어, 0V 또는 2.6V에 있거나, 대안으로 판독에서의 바이어스 값, 예를 들어, 2.6V로 스위칭된다. 대기 상태의 값들은 프로그램 및 소거 상태에 대한 값들과 유사하다. WL(102)과 BL(104)은 판독을 위한 선택된 메모리 셀들에 대해 각각 판독에서의 바이어스 레벨, 예를 들어, 2.6V와 1.0V로 스위칭된다.
약한 프로그래밍 셀들을 검출하기 위하여 전체 어레이를 프로그래밍한 후 마진0 판독(Read Margin0) 동작이 수행된다. 프로그래밍 이후, 셀 전류는 보통 나노 암페어(nA) 미만인 매우 낮은 값에 있고, 이는 '0' 디지털 값(셀 전류가 없음)의 판독에 해당한다. 그러나 일부 셀들은 (셀 누설, 약한 셀 프로그래밍 커플링 비(weak cell programming coupling ratio), 프로세스 기하학적 효과 등과 같은 다양한 원인들로 인한 약한 프로그래밍으로 인하여) 미미하게 수 마이크로 암페어에 머무를 수 있고, 이는 메모리 디바이스(50)의 동작 수명 동안 '0'의 판독의 실패를 야기할 수 있다. 마진0 판독은 그와 같은 약한 셀들을 걸러내는 데 사용된다. 마진0 판독 파형에 대하여, SL(110)은 대기 상태의 값, 예를 들어, 0V에 있다. EG(106)는 정상 판독 상태에서와 같이 대기 상태의 값, 예를 들어, 0V 또는 2.6V에 있거나, 또는 대안으로, 판독에서의 바이어스 값, 예를 들어, 2.6V로 스위칭된다. WL(102)과 BL(104)은 정상 판독 상태에서와 같이 판독을 위한 선택된 메모리 셀들에 대해 각각 판독에서의 바이어스 레벨, 예를 들어, 2.6V 및 1.0V 로 스위칭된다. CG(106)는 약하게 프로그래밍된 셀들을 검출하기 위하여 (프로그램 또는 판독 상태에 대하여 도 6 내지 도 8에서 설명된 동일한 회로 수단에 의해 제공되는) 판독에서의 마진0 값, 예를 들어, 3V로 바이어스 된다. CG 전압은 약한 프로그래밍 효과를 증폭하고, 셀 전류를 효과적으로 증가시키기 위해 FG 포텐셜로 커플링할 것이고, 그렇게 해서 약한 셀들이 이제 '0' 대신 '1'로 판독된다(실질적으로, 셀 전류가 없는 것이 아니라 셀 전류가 있다).
약하게 소거된 셀들을 검출하기 위하여 전체 어레이를 소거한 후 마진1 판독(Read Margin1) 동작이 수행된다. (네거티브 전압으로 소거하는 것에 대하여 도 6 내지 8에서 설명된, 동일한 회로 수단에 의해 제공되는) 네거티브 CG는 이제 이러한 상태를 검출하기 위하여 활용된다. SL(110)은 대기 상태의 값, 예를 들어, 0V에 있다. EG(108)는 정상 판독 상태에서와 같이 대기 상태의 값, 예를 들어, 0V 또는 2.6V에 있거나, 또는 대안으로, 판독에서의 바이어스 값, 예를 들어, 2.6V로 스위칭된다. WL(102)과 BL(104)은 정상 판독 상태에서와 같이 판독을 위한 선택된 메모리 셀들에 대해 각각 판독에서의 바이어스 레벨, 예를 들어, 2.6V 및 1.0V 로 스위칭된다. CG(106)는 약하게 소거된 셀들을 검출하기 위하여 판독에서의 마진1 값, 예를 들어, -3V로 바이어스 된다. CG 전압은 약하게 소거된 결과를 증폭하고, 셀 전류(더 적은 FG 포텐셜)를 효과적으로 감소시키기 위해 FG 포텐셜로 네거티브로 커플링할 것이고, 그렇게 해서 약하게 소거된 셀들이 이제 '1' 대신 '0'으로 판독된다(실질적으로, 셀 전류가 있는 것이 아니라 셀 전류가 없다).
도 4a를 참고하면, 본 발명의 메모리 디바이스(50)에서 사용하기 위한, X디코더(200) 회로도의 일례가 도시되어 있다. X디코더 회로(200)는 선택된 그리고 선택되지 않은 메모리 셀들(10)의 워드 라인들(22)에 공급되도록, 디코딩된 어드레스 신호들을 제공한다. X디코더 회로(200)는 다음과 같은 방식으로 동작한다. NAND 게이트(201)와 INV(202)는 (메모리 섹터(sector)(어드레스) 선택이라고 불리는) 워드 라인(행)의 사전디코딩(pre-decoded)된 신호 XPA-XPC를 디코딩하기 위하여 사용된다. 회로(280)는 프리드라이버(pre-driver)와 드라이버로 구성된다. PMOS 트랜지스터들(210, 211) 및 NMOS 트랜지스터(212)는 사전디코딩된 XPZ<0:7>와 결합된 워드 라인 프리드라이버이다. 사전디코딩된 신호들 XPZ<0:7>는 (='0'이 됨으로써) 8개 중 하나의 행을 선택하기 위하여 사용된다. PMOS 트랜지스터(213)와 NMOS 트랜지스터(214)는 하나의 행에 전형적으로 2048 또는 4096개의 셀들을 포함하는 메모리 행을 구동하는데 사용되고, 따라서 워드 라인 RC 지연을 위하여 큰 사이즈의, 즉, W/L 비(ratio)가 큰, W = 트랜지스터 폭이고 L = 트랜지스터 길이이고, 트랜지스터가 필요한 워드 라인(WL) 드라이버이다. 회로(280)는 8번 반복되고, NAND(201)와 INV(202)는 메모리 섹터 크기마다 8개 행들에 대하여 1회씩 반복된다. 전형적으로 트랜지스터(214)의 소스는 선택해제(de-selection) 상태를 위하여 접지 노드(즉, 0V)에 연결되고, 여기에서 이것은 노드 NWLLOW(240)에 연결된다. 트랜지스터(213)의 소스는 노드 ZVDD(220)에 연결되는데, 이는 판독 동작에서 Vwlrd(판독 워드 라인 전압)와 동일하고, Vpwl(프로그래밍 동작에서 프로그래밍 워드 라인 전압)과 동일하다. 프로그래밍 상태에 있어서, 선택된 워드 라인에 대하여, 예를 들어, WL = ZVDD = Vpwl = 1.0V이고, 선택되지 않은 워드 라인들에 대하여 WLs = NWLLOW이며, 이는 -0.5V와 동일하다. 소거 상태에 있어서, 일 실시예에서, 선택된 워드 라인 WL과 선택되지 않은 워드 라인들에 대하여 WLS = NWLLOW = -0.5V이다. 판독 상태에 있어서, 선택된 워드 라인에 대하여, 예를 들어, WL = ZVDD = Vwlrd = 2V이고, 선택되지 않은 워드 라인들에 대하여 WLS = NWLLOW이며, 이는 일 실시예에서 -0.5V와 동일하다.
도 4b를 참조하면, 워드 라인(22)에 공급되는 네거티브 전압을 발생시키는 (네거티브 및 포지티브 전압들 둘 모두를 제공하는 전하 펌프(56)의 일부인) 네거티브 전하 펌프 발생기(260)의 회로도의 일례가 도시되어 있다. 네거티브 전하 펌프 회로(260)는 다음과 같은 방식으로 동작한다. 제1 기간에, PMOS 트랜지스터(263)와 NMOS 트랜지스터(266)는 커패시터(265)의 (+) 단자(268) 및 (-) 단자(269)을 포지티브 바이어스 전압 NBIAS(267) 및 접지 레벨(즉, 0V)로 각각 대전(charge)하기 위하여 사용된다. 제1 기간 이후 다음 기간에, 커패시터(265)의 (+) 단자(268)을 바이어스 레벨(268)로부터 접지 레벨로 방전(discharge)하기 위하여 트랜지스터(266)는 턴 오프되고 NMOS 트랜지스터(264)는 턴 온된다. 이때, 커패시터(265)의 (-) 단자(269)은 노드 NWLLOW(240)에서의 용량성 부하(capacitive loading)에 대한 커패시터(265)의 값에 따라 네거티브 레벨, 예를 들어, -0.5V에 용량성으로 커플링될 것이다. NBIAS(267)의 레벨과 커패시터(265)의 값을 조정함으로써, 네거티브 레벨이 조정된다. 메모리 디바이스(50), 예를 들어, 싱글 웰(single well) CMOS(N-형 디바이스들을 위한 P-기판과 P-형 디바이스들을 위한 싱글 N 웰)을 형성하기 위해 P 기판 = 0V(접지됨)를 사용하는 반도체 프로세스의 실시예에 있어서, 네거티브 레벨이 P/N+ 순방향 접합 순방향 바이어스(forward junction forward bias)(~-0.6V)에서 클램핑(clamping)된다. 잘 알려진 바와 같이, 메모리 디바이스(50)는 트윈 웰(twin well) P-sub CMOS 프로세스로 제조될 수 있으며, 2개의 웰들(P 웰 및 N 웰)이 기판(12) 내에 구성된다. 기판(12)이 P-형의 도전성이므로, 기판 내의 제1 P 웰은 N-형의 디바이스들(NMOS)을 위한 것일 것이고, 제2 N-형의 웰은 P-형의 디바이스들(PMOS)을 위한 것일 것이다. 네거티브 전압 전하 펌프 발생기(260)와 워드 라인 디코더(200)는 기판(12) 내에 트리플 웰(triple well) 내에 제조될 수 있다. 이는 앞에서 설명한 트윈 웰 P-sub CMOS 프로세스 대신 트리플 웰 CMOS 프로세스에 의하여 제조된다. 이 경우, 네거티브 펌프 발생기(260)와 워드 라인 디코더(200)는 (기판(12) 내부에 있는 제2 N-형 웰 내에 제조되는) 제3 P-형 웰과 제2 N-형 웰 내에 제조될 것이다. 제3 P-형 웰은 이제 소정의 동작 상태들에 있어서 유리한 네거티브 전압이 인가될 수 있다. 트리플 웰을 갖는 메모리 디바이스(50)를 구성하는 것이 더 프로세스 집약적이지만, 트리플 웰 내에 펌프 발생기(260)와 워드 라인 디코더(200)를 갖는 이점은 워드 라인(22)에 인가되는 네거티브 전압이 더 네거티브 상태, 예를 들어, 소거 실시예에서 사용되는 -6.0V가 될 수 있다는 것이다(즉, P/N+ 접합 순방향 바이어스 ~-0.6V에 의하여 클램핑되지 않을 수 있다). 이 경우, 제3 P-형 웰의 전압 상태는 P/N+ 접합 순방향 바이어스를 피하기 위해 네거티브, 예를 들어, -6.0V 또는 -8.0V 또는 -5.6V일 수 있다. 일 실시예에서, 메모리 셀(10)은 제3 P-형 웰로 형성될 수 있다.
도 5 및 도 5a를 참고하면, 본 발명의 Psub CMOS 프로세스의 메모리 디바이스(50)에서 사용하기 위한, 포지티브/네거티브 레벨 신호들을 위한 고전압 디코딩 회로(300)의 제1 실시예가 도시되어 있다. hv(고전압, 예를 들어, 12V) PMOS 트랜지스터들(321, 322) 및 hv NMOS 트랜지스터(323) 그리고 lv(저전압, 예를 들어, 3V) 트랜지스터들(324, 325)로 구성된 회로(320)가 소거/프로그램/판독 동작을 위한 EG 신호를 디코딩하기 위해 사용된다. 소거 및/또는 프로그램에서 전류를 제한하기 위하여 (HV 전하 펌프로부터 감소하는 전류를 제한하기 위하여) 트랜지스터(322)(EG 전류 리미터(limiter))가 사용된다. 회로(310)는 도 3에 도시된 바와 같이 소거 또는 프로그램 시퀀스의 시작에서 WL 신호가 일단 어써팅(assert)되면(~Vdd) 선택되는 섹터(8개의 행마다 1개의 섹터)에 대한 hv 제어가 가능하도록 하기 위해 사용되는 hv 래치 회로(latch circuit)이다. 섹터가 (사용되지 않을) 불량 섹터이면, 네이티브(native) hv NMOS 트랜지스터(351), 인버터(352), NAND(353), (인버터(354, 355), 셋(set) lv NMOS 트랜지스터들(356, 359, 358) 및 리셋(reset) lv NMOS 트랜지스터(357)로 구성된) lv 래치로 구성된 회로(350)가 hv 신호를 디스에이블(disable)하기 위해 사용된다. lv PMOS 트랜지스터들(331, 332)과 hv PMOS 트랜지스터(333)로 구성된 회로(330)가 대기 상태 및 판독에서 CG 바이어스 레벨을 제공하기 위해 사용된다. 트랜지스터(331)(그것의 게이트가 바이어스 레벨에 있음)는, 대기 상태에서와 같이, 불량 CG 단자로부터의 전류를 제한하기 위하여 CG 단자에 대해 전류 리미터로 동작한다. hv PMOS 트랜지스터들(341, 342)로 구성된 회로(340)가 소거/프로그램에서 CG 바이어스 레벨을 제공하기 위해 사용된다. 트랜지스터(341)는 HV 전하 펌프로부터 공급되는 전류를 제한하기 위하여 소거/프로그램에서 CG 단자에 대해 전류 리미터로 동작할 수 있다. hv PMOS 트랜지스터(361), hv 네이티브 NMOS 트랜지스터(362) 및 lv NMOS 트랜지스터들(363, 364)로 구성된 회로(360)가 CG를 디스에이블하기 위해 사용된다. hv PMOS 트랜지스터(371), hv NMOS 트랜지스터(373) 및 lv NMOS 트랜지스터(372)로 구성된 회로(370)가 소거/프로그램/판독 상태에 대한 SL 신호를 인에이블(enable)하기 위해 사용된다. lv NMOS 트랜지스터(372)는 SL을 판독 및 소거에서는 접지까지 끌어 내리고, 프로그램에서는 바이어스 레벨, 예를 들어, <2V로 끌어 내리는 데 사용된다. 회로(380)는 CG 신호를 위한 네거티브 디코딩 회로이다. 회로(360)는 Psub CMOS 프로세스를 위하여 NMOS 트랜지스터(362)로부터 (회로(380)에 의해 제공되어 메모리 셀의 CG 단자로 들어가는) 네거티브 레벨을 분리(isolate)시키기 위해 PMOS 트랜지스터(361)를 분리(isolation) 트랜지스터로서 사용한다. 회로(380)는 클럭드 네거티브 부트스트래핑된 고전압 회로 스킴(clocked negatively bootstrapped high voltage circuit scheme)을 사용한다. 회로(380)는 PMOS 트랜지스터들(381, 382, 385 내지 391), NOR(384) 및 인버터(384)로 구성된다. NOR(384)와 인버터(384)는 트랜지스터(387)의 게이트를 네거티브로 펌핑하기 위해 커패시터로서 동작하는 PMOS 트랜지스터들(386, 388)로 클럭킹 신호(clocking signal)를 인에이블하기 위해 사용된다. 트랜지스터(385)는 PMOS 트랜지스터(387)와 PMOS 커패시터들(386, 388)에 대한 부트스트랩 트랜지스터로서 동작한다. 트랜지스터들(381/390, 382/391)은 트랜지스터(387)의 드레인과 트랜지스터(385)의 드레인을 각각 Vdd 레벨에서 클램핑한다. 트랜지스터(389)는 CG 로의 네거티브 레벨을 위한 버퍼로서 기능한다. 트랜지스터들(385, 387)의 소스들은 네거티브 파워 서플라이 VCGNEG(399)에 연결된다.
도 6 및 도 6a를 참고하면, 본 발명의 트리플 웰 CMOS 프로세스의 메모리 디바이스(50)에서 사용하기 위한, 포지티브/네거티브 레벨 신호들을 위한 고전압 디코딩 회로(400)의 제2 실시예가 도시되어 있다. 회로들(310 내지 350, 370)은 도 5 및 도 5a의 회로들과 동일하거나 유사하다. hv NMOS 트랜지스터(410)와 lv NMOS 트랜지스터들(412 내지 414)로 구성된 회로(410)가 CG들을 낮은 레벨, 예를 들어, 0V로 선택해제(de-selecting)하는 데 사용된다. hv 트랜지스터(410)는 CG들 로의 네거티브 레벨을 분리시키기 위해 분리 트랜지스터로서 기능하고, 따라서 또한 그것의 벌크 VCGNEG도 네거티브 레벨에 있다. 네거티브 레벨 시프터(shifter)로서 기능하는 회로(420)가 CG들에 대한 네거티브 레벨을 제공하는 데 사용된다. 회로(420)는 NAND(421)와 인에이블링 엔티티(entity)로서 인버터(422), 크로스-커플드 네거티브 래치(cross-coupled negative latch)로서 hv PMOS 트랜지스터들(423, 424)과 hv NMOS 트랜지스터들(425, 426), 그리고 버퍼로서 hv NMOS 트랜지스터(427)로 구성된다. NMOS 트랜지스터들(425, 426, 427)의 소스들은 네거티브 파워 서플라이 VCGNEG에 연결된다.
도 7을 참고하면, 본 발명의 Psub CMOS 프로세스의 메모리 디바이스(50)에서 사용하기 위한, 포지티브/네거티브 레벨 신호들을 위한 고전압 디코딩 회로(420)의 제3 실시예가 도시되어 있다. 네거티브 전압을 위하여 다이오드 디코딩 스킴을 사용한다. 회로들(310 내지 370)은 도 5 및 도 5a의 회로들과 동일하거나 유사하다. hv PMOS 트랜지스터(512)로 구성된 회로(510)가 CG들 로의 네거티브 레벨을 제공하기 위해 사용된다. 트랜지스터(512)는 다이오드-커넥티드(diode-connected)인 것으로, 게이트-드레인이 같이 연결됨을 의미하며, 그것의 게이트-드레인은 네거티브 파워 서플라이 VCGNEG에 연결된다. 그것의 소스는 CG에 연결된다. 따라서, 네거티브 파워 서플라이 VCGNEG가 네거티브가 될 때, 트랜지스터의 소스는 VCG NEG- |Vtp|의 양만큼 네거티브가 된다.
도 8 및 도 8a를 참조하면, 소거 동작 동안 커플링 게이트(26)에 인가되는 네거티브 전압들을 발생시키는 네거티브 전하 펌프(600)가 도시되어 있다. PMOS 트랜지스터들(612, 613)과 커패시터들(611, 614)로 구성되는 회로(610)는 펌프 스테이지를 구성한다. 트랜지스터(613)는 (전하를 하나의 스테이지에서 다음 스테이지로 전달하는) 트랜스퍼 트랜지스터이다. 트랜지스터(612)와 커패시터(611)는 트랜스퍼 트랜지스터(613)에 대한 Vt-캔슬링 기능한다. 커패시터(614)는 (펌핑 전하를 제공한다는 의미의) 펌프 커패시터이다. 다이오드-커넥티드 PMOS 트랜지스터(620)는 제1 펌프 스테이지에 대해 파워 서플라이 노드에 연결된다. 다이오드-커넥티드 PMOS 트랜지스터(640)가 마지막 펌프 스테이지로부터 출력 전하 펌프 노드에 연결된다. PMOS 트랜지스터들(650, 652)은 내부의 펌핑된 노드들을 클램핑하거나 초기화한다. 다양한 클럭 발생, 페이즈 드라이버(phase driver) 및 바이어스들은 도시되지 않는다.
도 9를 참고하면, 본 발명의 메모리 디바이스(50)에서 사용하기 위한, 네거티브 고전압 레귤레이션 회로(700)의 일 실시예가 도시되어 있다. 커패시터들(702, 704)은 네거티브 파워 서플라이 VCGNEG(399)로부터의 네거티브 전압을 기준 전압 VREF(708), 즉, 1V와 비교되는 전압으로 분할하는 데 사용된다. VREF(708)는 비교기(710)의 단자에 커플링된다. 트랜지스터(714)가 노드(706)를 바이어스 전압, 예를 들어, 2V로 초기화시키기 위해 사용된다. 노드(706)는 비교기(710)의 다른 단자와 커플링된다. 네거티브 서플라이 VCGNEG(399)가 접지와 같은 레벨로부터 점차적으로 네거티브로 펌핑되면, 노드(706)는 비례적으로 바이어스 레벨, 예를 들어, 포지티브 2V로부터 네거티브 방향으로 (커패시터들(702, 704)의 값들에 의하여 결정되는 비율로) 점차 낮아진다. 일단 노드(706)가 VREF(708)와 동일한 값에 도달하면, 비교기(710)는 극성을 스위칭한다. 그리고 나서, 출력 REGOUT(718)는 네거티브 파워 서플라이 VCGNMEG(399)가 소거 상태에서 CG를 위하여 사용되는 -9V와 같은 원하는 레벨에 도달하였다는 신호를 보내기 위해 사용된다.
도 10을 참고하면, 본 발명의 Psub CMOS 프로세스의 메모리 디바이스(50)에서 사용하기 위한, 네거티브 테스트 패드 회로(800)의 일 실시예가 도시되어 있다. PMOS 트랜지스터(810)는 내부 패드로부터 외부 패드로 또는 그 역으로 전달되도록 NMOS 트랜지스터(812)를 네거티브 레벨로 분리시킨다. 트랜지스터(810)는 분리를 위해 그것의 드레인에 연결된 그것의 벌크를 갖는다. 트랜지스터(812)는 ESD 클램핑(ESD clamping)으로서 기능한다.
도 11a 및 도 11b를 참조하면, 종래 기술의 포지티브 고전압 동작을 갖는 메모리 셀들을 생산하기 위한 종래 기술 실시예들의 프로세스 흐름 단면도(900, 901)가 도시되어 있다. 메모리 셀은 레이어(902(산화층, SIN), 904(CG 폴리(poly)), 905(ONO), 906(FG 폴리), 908(EG 폴리), 912(SL확산 층), 910(EG 와 SL 사이의 산화층), 914(FG 게이트 산화층), 916(측면 질화층), 955(WL 폴리))를 포함한다. 프로세스 흐름 단면도(900)에서, 주변 HV 디바이스는 게이트 폴리(982), 게이트 폴리 하부의 채널 영역(988), LDD(LDD 주입)(980)을 포함한다. 이 경우, 주변 HV 게이트 폴리(982)는 두꺼워서 LDD 주입(980)이 채널 영역(988) 내로 들어가는 것을 막을 수 있다. 개선된 더 작은 기하학적 기술 노드(geometry technology node)에 적용가능한 프로세스 흐름 단면도(901)의 경우에, 메모리 셀은 얇은 (도11a에 도시된 WL(955)의 두께와 비교하여 얇은) WL 폴리(965)를 포함하고, 주변 HV 디바이스는 게이트 폴리(984), 기판(988), LDD(LDD 주입)(980)을 포함한다. 게이트 폴리(984)는 게이트 폴리(982)보다 상당히 얇다. 이 경우, LDD 주입(980)은 게이트 폴리(984)를 관통하여 채널(988)을 전기적으로 변조하는 채널 영역(988)으로 들어간다. 이러한 결과는 바람직하지 않다. 이 경우, LDD 주입이 채널 내부로 관통하는 것을 중단시키기 위해 추가적인 마스킹 및/또는 프로세스 레이어 스텝이 필요할 수 있다.
도 11c를 참고하면, 본 발명의 메모리 디바이스(50)에서 사용하기 위한, 네거티브 전압 동작을 갖는 메모리 셀들(10)의 생산을 위한 프로세스 흐름의 일 실시예가 도시되어 있다. 이 경우, LDD 주입(981)은, 예를 들어, 네거티브 전압 동작에 대하여 9V 대 11V인, 더 낮은 고전압 요구사항으로 인하여 에너지가 상당히 낮다. 따라서, 이 경우, 더 작은 기하학적 기술 노드와 얇은 게이트 폴리(982) 두께를 갖더라도 LDD 주입이 채널(988)로 관통하여 들어가지 않는다. 따라서, 이 프로세스 흐름은 네거티브 전압 동작과 함께 사용하기 위한 메모리 셀을 생산하는 데 적합하다.
판독, 소거 및 프로그램의 동작들 동안 네거티브 전압을 선택되지 않은 또는 선택된 메모리 셀들(10)의 워드 라인(22)에 인가하는 것의 이점은 메모리 셀이 더욱 효과적으로 스케일을 낮추도록 허용하는 것이다. 소거 동안, 선택된 메모리 셀들의 워드 라인 상의 네거티브 전압은 전체적인 소거 전압이 낮아지는 것을 허용하여 따라서 셀의 디멘전(dimension)이 더 작아지도록 (다양한 셀-간 또는 레이어-간 디멘전의 수평 또는 수직 간격, 분리, 폭, 길이 등에 걸쳐서 더 낮은 전압을 유지하면서) 허용한다. 프로그램 동안, 선택되지 않은 메모리 셀들의 워드 라인 상의 네거티브 전압은 선택되지 않은 메모리 셀들에 대한 누설을 감소시켜서 (동일 섹터 내의 선택되지 않은 셀들에 대하여) 더 적은 교란, 더 정확한 프로그래밍 전류(선택된 셀들에 대하여, 더 적은 누설 간섭), 및 더 적은 전력 소비로 이어진다. 판독의 경우에, 선택되지 않은 메모리 셀들의 워드 라인 상의 네거티브 전압은 누설로부터의 더 적은 간섭으로 인해 더욱 정확한 센싱으로 이어진다. 또한, 메모리 어레이 동작에서 사용하기 위해 네거티브 워드 라인, 네거티브 커플링 게이트 및 네거티브 P 기판을 조합하면, 낮아진 소거/프로그램 전압들 및 전류, 더욱 효과적인 소거 및 프로그래밍, 더 적은 셀 교란, 더 적은 셀 누설의 결과를 가져와서 유리하다.

Claims (27)

  1. 비휘발성 메모리 디바이스로서,
    제1 도전성 타입의 반도체 기판; 및
    복수의 행들 및 열들로 배치된 상기 반도체 기판 내의 비휘발성 메모리 셀들의 어레이를 포함하고, 각각의 메모리 셀은,
    제2 도전성 타입의 상기 반도체 기판의 표면 상의 제1 영역;
    상기 제2 도전성 타입의 상기 반도체 기판의 표면 상의 제2 영역;
    상기 제1 영역과 상기 제2 영역 사이의 채널 영역;
    상기 채널 영역의 제1 부분 위에 놓여 있고 그로부터 절연되며, 상기 제1 영역에 인접하는 워드 라인;
    상기 채널 영역의 제2 부분 위에 놓여 있고, 상기 제1 부분에 인접하고, 그로부터 절연되고 상기 제2 영역에 인접한 플로팅 게이트(floating gate);
    상기 플로팅 게이트 위에 놓인 커플링 게이트(coupling gate);
    상기 제2 영역 위에 놓여 있고 그로부터 절연되는 소거 게이트(erase gate);
    상기 제1 영역에 연결되는 비트 라인(bit line);
    제1 네거티브 전압을 발생시키는 네거티브 전하 펌프 회로(negative charge pump circuit); 및
    커맨드 신호를 수신하고 이에 응답하여 선택되지 않은 메모리 셀들의 워드 라인으로의 제1 네거티브 전압의 인가를 제어하기 위해 복수의 제어 신호들을 발생시키는 제어 회로를 포함하는 비휘발성 메모리 디바이스.
  2. 제1항에 있어서, 상기 복수의 제어 신호들은 소거 커맨드에 응답하여 발생되는 비휘발성 메모리 디바이스.
  3. 제2항에 있어서, 상기 네거티브 전하 펌프는 제2 네거티브 전압을 발생시키고, 상기 제어 회로는 상기 제2 네거티브 전압을 선택된 메모리 셀의 커플링 게이트에 인가하는 비휘발성 메모리 디바이스.
  4. 제1항에 있어서, 상기 복수의 제어 신호들은 판독 커맨드에 응답하여 발생되는 비휘발성 메모리 디바이스.
  5. 제1항에 있어서, 상기 복수의 제어 신호들은 프로그램 커맨드에 응답하여 발생되는 비휘발성 메모리 디바이스.
  6. 제1항에 있어서, 상기 네거티브 전하 펌프는 상기 반도체 기판 내의 트리플 웰(triple well)에 있는 비휘발성 메모리 디바이스.
  7. 제1항에 있어서, 상기 메모리 셀들, 네거티브 전하 펌프 및 제어 회로는 트윈 웰(twin well) P-sub CMOS 프로세스에 제공되는 반도체 P 기판에 형성되는 비휘발성 메모리 디바이스.
  8. 제1항에 있어서, 상기 제어 회로는 네거티브 전압 다이오드-디코딩 회로를 포함하는 비휘발성 메모리 디바이스.
  9. 제1항에 있어서, 상기 제어 회로는 네거티브 레벨 시프터 회로(negative level shifter circuit) 및 클럭드 네거티브 부트스트래핑 회로(clocked negative bootstrapping circuit)를 포함하는 비휘발성 메모리 디바이스.
  10. 제1항에 있어서, 고전압 PMOS 트랜지스터와 고전압 NMOS 트랜지스터를 포함하는 네거티브 테스트 패드 회로(negative test pad circuit)를 더 포함하는 비휘발성 메모리 디바이스.
  11. 제1항에 있어서, 커패시터-디바이더(divider) 기반의 비교기를 갖는 네거티브 레귤레이션 회로(negative regulation circuit)를 더 포함하는 비휘발성 메모리 디바이스.
  12. 제1항에 있어서, 상기 제어 회로는 상기 메모리 셀들에 포지티브(positive) 또는 네거티브 고전압들을 공급하기 위한 고전압 디코더에 전류 리미터(current limiter)를 포함하는 비휘발성 메모리 디바이스.
  13. 제1 도전성 타입의 반도체 기판; 및 복수의 행들 및 열들로 배치된 상기 반도체 기판 내의 비휘발성 메모리 셀들의 어레이를 가지고, 각각의 메모리 셀은, 제2 도전성 타입의 상기 반도체 기판의 표면 상의 제1 영역; 상기 제2 도전성 타입의 상기 반도체 기판의 표면 상의 제2 영역; 상기 제1 영역과 상기 제2 영역 사이의 채널 영역; 상기 채널 영역의 제1 부분 위에 놓여 있고 그로부터 절연되며, 상기 제1 영역에 인접하는 워드 라인; 상기 채널 영역의 제2 부분 위에 놓여 있고, 상기 제1 부분에 인접하고, 그로부터 절연되고, 상기 제2 영역에 인접한 플로팅 게이트; 상기 플로팅 게이트 위에 놓인 커플링 게이트; 상기 제2 영역 위에 놓여 있고 그로부터 절연되는 소거 게이트; 및 상기 제1 영역에 연결되는 비트 라인을 포함하는 타입의 비휘발성 메모리 디바이스의 동작 방법에 있어서,
    제1 네거티브 전압을 선택되지 않은 셀들의 워드 라인에 인가하는 단계; 및
    비네거티브 전압(non-negative voltage)을 선택된 메모리 셀의 워드 라인, 비트 라인, 커플링 게이트, 소거 게이트 및 제2 영역에 인가하는 단계를 포함하는 방법.
  14. 제13항에 있어서, 상기 방법은 상기 선택된 메모리 셀을 소거하기 위한 방법.
  15. 제14항에 있어서, 영 전압(zero voltage)이 상기 선택된 메모리 셀의 상기 워드 라인, 비트 라인, 커플링 게이트 및 제2 영역에 인가되고, 포지티브 전압(positive voltage)이 상기 선택된 메모리 셀의 소거 게이트에 인가되는 방법.
  16. 제15항에 있어서, 상기 포지티브 전압과 상기 영 전압이 각각 상기 선택된 메모리 셀들의 상기 소거 게이트와 제2 영역에 인가되기 전에 상기 제1 네거티브 전압이 상기 선택되지 않은 메모리 셀들의 상기 워드 라인에 인가되는 방법.
  17. 제13항에 있어서, 상기 선택된 메모리 셀들의 상기 커플링 게이트에 인가되는 상기 전압은 포지티브 전압인 방법.
  18. 제13항에 있어서, 상기 방법은 상기 선택된 메모리 셀을 판독하기 위한 방법.
  19. 제13항에 있어서, 상기 방법은 상기 선택된 메모리 셀을 프로그래밍하기 위한 방법.
  20. 제13항에 있어서, 비네거티브 전압을 상기 선택된 메모리 셀의 상기 워드 라인, 비트 라인, 커플링 게이트, 소거 게이트 및 제2 영역에 인가하는 상기 방법은 오직 판독 및 프로그램의 동작들만을 위한 방법.
  21. 제20항에 있어서, 상기 방법은
    소거 동작 동안 제2 네거티브 전압을 상기 선택된 메모리 셀의 상기 커플링 게이트에 인가하는 단계를 더 포함하는 방법.
  22. 제19항에 있어서, 상기 방법은
    프로그래밍 동작 동안 제2 네거티브 전압을 상기 기판에 인가하는 단계를 더 포함하는 방법.
  23. 제21항에 있어서, 상기 제2 네거티브 전압은 상기 제1 네거티브 전압과 상이한 방법.
  24. 제20항에 있어서, 프로그래밍 동안, 상기 비네거티브 전압은 상기 비네거티브 전압이 상기 선택된 메모리 셀들의 상기 소거 게이트와 제2 영역에 인가된 후에 상기 커플링 게이트에 인가되는 방법.
  25. 제14항에 있어서, 상기 소거 동안, 상기 비네거티브 전압은 상기 비네거티브 전압이 상기 선택된 메모리 셀들의 상기 소거 게이트에 인가되기 전에 상기 커플링 게이트에 인가되는 방법.
  26. 제18항에 있어서, 상기 판독 동안, 상기 커플링 게이트에 인가되는 상기 비네거티브 전압은 상기 비네거티브 전압이 상기 선택된 메모리 셀들의 상기 워드 라인과 비트 라인에 인가되기 전에 인가되는 방법.
  27. 제18항에 있어서, 상기 판독 동안, 상기 비네거티브 전압은 상기 비네거티브 전압이 상기 소거 게이트에 인가되기 전에 상기 커플링 게이트에 인가되는 방법.
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