JPH09502042A - フラッシュｅｐｒｏｍ構造負電圧発生器 - Google Patents

Abstract

(57)【要約】 高い正電圧源V_PPから集積回路に高い負電圧を供給する回路を提供する。この負電圧は複数のフラッシュＥＰＲＯＭ（電気的に消去／プログラム（書込み）可能なリードオンリーメモリ）セルに印加される。この回路において電圧コンバータが発振器に接続されて周期信号を作っている。この周期信号は３つのＰ−チャネルトランジスタを有するチャージポンプに接続されて前記負電圧を発生する。チャージポンプの第１のトランジスタのソースとドレインは周期信号に接続される。第２のトランジスタのゲートとドレインはリファレンスグランド電位に、ソースは第１トランジスタのゲートに接続される。第３のトランジスタのドレインとゲートは第１トランジスタのゲートに接続され、第３トランジスタのソースは消去動作時に複数のフラッシュＥＰＲＯＭセルのフローティングゲートに負電圧を出力する。こうして作られた負電圧は比較的に正確なので調整制御が必要ない。

Description

【発明の詳細な説明】 フラッシュＥＰＲＯＭ構造負電圧発生器 〔関連出願〕 本出願は米国特許出願Ｎｏ．０７／８２３，８８２「不揮発性メモリセル及び アレイアーキテクチャー」（１９９２年１月２２日出願、出願時及び現在も同一 出願人が所有）と関連している。 〔産業上の利用分野〕 本発明は正電圧電源に応答する負電圧発生器に関し、さらに詳しくは例えばフ ラッシュＥＰＲＯＭメモリ装置のような集積回路において高い負電圧を提供する 負電圧発生器に関する。 〔従来の技術〕 メモリセルを電気的に消去、プログラミング（書込み）あるい読出しするフラ ッシュＥＰＲＯＭ（電気的にプログラム（書込み）可能なリードオンリーメモリ ）集積回路の各種動作モードには異なるレベルの内部電圧が必要である。フラッ シュＥＰＲＯＭのメモリセルは、フローティングゲートを充電または放電するこ とによってデータを格納するいわゆるフローティングゲートトランジスタを用い て形成される。 フローティングゲートを充電する動作をフラッシュＥＰＲＯＭの場合プログラ ムモードと呼ばれている。これは普通、ゲートとソースの間に１２Ｖもの高い正 電圧を、そしてドレインとソースの間に例えば７Ｖの正電圧を印加することによ りホットエレクトロン注入によって行なわれる。 フローティングゲートを放電する動作をフラッシュＥＰＲＯＭの場合消去モー ドと呼ぼれている。この消去機能は普通、メモリセルのドレインをフローティン グ状態にして、ソースとゲート間に高い正電圧を印加することによりファウラー ・ノードハイム・トンネル現象を発生させることによって実現される。この正電 圧は１２Ｖもの高い値を使うことがある。 しかし、ソースに１２Ｖを印加しゲートを接地すると非常に高い逆電圧がソー スと基板の間に発生し、ホットホールの発生が増え、さらにメモリセルは「ホッ トホールトラッピング」現象を示す。このホットホールトラップは装置の消去、 書込みを繰り返した場合の耐久性能を劣化させる。 消去動作時のホットホールトラッピング現象を軽減するために、メモリセルの ゲートに負電圧を印加することができる。ソースに１２Ｖを印加しゲートを接地 する代わりに、例えば−７．５Ｖ以下の大きい負電圧をゲートに印加し、より小 さい正電圧、例えば７．０Ｖをソースに印加してもよい。従ってソースと基板の 間にははるかに低い電圧しか発生せずホットホールの発生も抑えられる。 しかし、フラッシュＥＰＲＯＭメモリには普通、負の電源ではなく２つの正の 外部電源が供給される。第１の正の電源V_DDは装置立上げ時に供給され一般に読 出し動作に用いられる。V_DDは普通５．０±０．５Ｖである。第２の正の電源V_PP は一般にプログラムモード又は消去モード時に供給され、普通１２．０±０．６ Ｖである。従ってＥＰＲＯＭセルに負電圧を供給するには、比較的大きな負電圧 を上記２つの正の電源のいずれかで発生させなければならない。 従って調整なしで比較的正確な高い負電圧をフラッシュＥＰＲＯＭメモリセル に供給できる回路を使用するか、あるいは正の電源からの正電圧の供給に依存す る他の環境を提供することが望まれる。 〔発明の概要〕 本発明は、集積回路内において正電圧源に応答して負電圧を発生する回路を提 供する。特に本発明に係るフラッシュＥＰＲＯＭ集積回路は高い正のプログラミ ング電位V_PPに応答して負電圧を供給する負電圧発生器を提供する。 本発明の１つの特徴として、負電圧を供給する回路は実質的なグランド（接地 ）と正電位との間を周期的に変動する信号によって駆動されるチャージポンプを 用いている。チャージポンプは、正の周期信号を受ける第１の端子手段を有する 第１キャパシターを含む。キャパシターの第２端子はグランド近くのリファレン ス電位にクランプ又は制御されて第２端子がリファレンス電位よりも高くならな いようにしてある。例えばダイオード接続されたトランジスタのようなスイッチ が第２端子と出力ノードとの間に接続されている。このスイッチは、第２端子の 電圧が出力ノードの電圧より低くなったときに第２端子を出力ノードに接続して 出力ノードを負電位にする。 周期信号は、高いプログラム電位V_PPに接続された電圧コンバータで形成され る。この電圧コンバータはV_DDレベルクロックを周期信号に変換する。 電圧コンバータは基本的に、電圧を調整するためのダイオード降下回路のよう な電圧降下回路と、V_DDレベルクロック信号で駆動される高電圧インバータとか ら成る。電圧降下回路によって、設計者は周期信号の大きさを選択できる、すな わち設計上の必要に応じてチャージポンプが発生する負電圧の大きさを選択でき る。電圧コンバータと組み合わせて高いプログラミング電位V_PPを使用すること により、入力電位V_DDよりも大きい絶対値をもつ負電圧を含む非常に広範囲な負 電圧が得られる。従って消去モード時にプログラミング電位V_PPが＋１２Ｖに引 き上げられ、チップの電源V_DDが＋５Ｖに保持される標準のフラッシュＥＰＲＯ Ｍ集積回路において、−５Ｖよりも大きな負電圧を発生することが可能である。 これについては以下に説明する。 本発明のさらに別の特徴として、チャージポンプは、このチャージポンプの入 力キャパシターとして構成され、ソースとドレインを正の周期信号に接続された 第１のＰ−チャネルトランジスタを備えている。第２のＰ−チャネルトランジス タはゲートとドレインをグランドに、ソースを第１トランジスタのゲートに接続 しており、クランピングダイオードとして構成されている。第３のＰ−チャネル トランジスタはドレインとゲートを第１トランジスタのゲートに接続しており、 スイッチングダイオードとして構成されている。出力ノードは第３のトランジス タのソースとグランドとの間に接続される。 好ましい実施例において、入力キャパシターとして構成した第１のＰ−チャネ ルトランジスタは、周期信号を受け取るように接続されたＮ−ウェル内に形成さ れている。これによって負電圧発生時に第１トランジスタのゲートに高い電圧が 蓄積されるのを防止できる。 本発明のさらに別の特徴として、消去動作時に負電圧発生器を使うフラッシュ ＥＰＲＯＭメモリ集積回路が設けられている。このメモリ回路はフローティング ゲート格納トランジスタのＭ個の列（columns）とＮ個の行（rows）から成るサ ブアレイをＫ個有する。サブアレイ内の格納トランジスタは夫々コントロールゲ ート、ソース及びドレインを有する。アドレス手段はＫ個のサブアレイに接続さ れており、アドレス信号を発生して選択されたフローティングゲート格納トラン ジスタにアクセスする。複数のワードラインが夫々対応する行の格納セルのコン トロールゲートに接続されている。 複数のグローバルビットライン（global bitlines）が夫々対応する列のセル に接続されている。複数のローカルビットライン（local bitlines）が各サブア レイ内の対応する縦列のＮ個の記憶セルのドレインに接続されている。アドレス 信号に応答して記憶セルのサブアレイ内のローカルビットラインを選択的に対応 するグローバルビットラインに接続する手段が設けてある。複数のローカル仮想 グランドライン（local virtual ground lines）が、各サブアレイ内の対応する 列のＮ個の記憶セルのソースに接続されている。記憶セルのサブアレイ内のロー カル仮想グランドラインを仮想グランド端子に接続する手段が設けられている。 グローバルビットラインとアドレス手段とに接続された列選択手段は、アドレス 信号に応答して記憶セルのＮ個の縦列を選択的にアクセス可能にする。 最後に、複数のワードラインと複数の仮想グランドラインに接続された手段は 、選択されたワードラインに負のゲート消去電位を、また仮想グランドラインに 正電圧を印加することによって、セクター消去モード時にアドレス信号に応じて 選択されたフローティングゲート記憶トランジスタのフローティングゲートから 電荷を取り除き、チップ消去モード時にチップ全体を消去する。 本発明の他の特徴や利点は以下に示す図や詳細な説明やクレームを読めば理解 されるであろう。 〔図面の簡単な説明〕 図１は正の電圧源から負電圧を供給するための、本発明による装置の概略図で ある。 図２Ａ〜２Ｃは本発明による図１の回路をＨＳＰＩＣＥシミュレートした結果 である。 図３Ａ〜３Ｃは、トランジスタ４１のｎ−ウェルがV_PPに接続された場合に、 図１の回路をＨＳＰＩＣＥシミュレートした結果である。 図４は本発明によるフラッシュＥＰＲＯＭ回路の概略図である。 図５は本発明による、フラッシュＥＰＲＯＭセルから成る２つのサブアレイの 構成を示す概略図である。 図６は本発明によるフラッシュＥＰＲＯＭ集積回路のブロック図である。 〔好適実施例の説明〕 図１は負電圧を発生する本発明に係る回路を示す概略図である。図１の回路は 一般に３つの部分、発振器１、電圧コンバータ２及びチャージポンプ３から構成 される。 発振器１はＮＡＮＤゲート１２とインバータ１３、１４から成る。電源電圧V_{D D} のレベルにされるＥＲＡＳＥ信号は、消去モード時にライン１１でＮＡＮＤゲ ート１２に印加される。V_DD（普通５．０±０．５Ｖ）は電源オン動作時にフラ ッシュＥＰＲＯＭメモリに供給される電圧である。発振器信号ＣＬＫはライン１ ０でＮＡＮＤゲート１２に印加され、この信号によってＮＡＮＤゲート１２は実 質的にグランドとV_DDとの間を変動する周期信号をインバータ１３、１４を介し てライン１５に出力する。 電圧コンバータは発振器のライン１５の出力を取り込み、それを周期信号ＣＬ ＫＰに変換してライン４０に出力する。この周期信号は本実施例において選択さ れた高い正電圧（例えば１０．５Ｖ、これはトランジスタ２１のV_PP−V_TN電圧） とグランドとの間を振動する。電圧コンバータは高いプログラム電位V_PPにより 駆動され、主にダイオード構成のトランジスタ２１から成る電圧降下回路を有す る。このトランジスタ２１はノード２２に選択された電圧を発生する。ノード２ ２の電圧の値は本技術分野で公知の如く、V_PPとノード２２の間に複数のダイオ ードを接続するか、あるいはその他の方法によって制御することができる。ノー ド２２の電圧の値はライン４０の周期信号ＣＬＫＰの高電圧の値としての役割を 持つ。 トランジスタ２３〜３０及びインバータ３１は、ライン１５の周期信号で駆動 される高電圧インバータを構成する。従って、ライン４０上の高い正電圧の周期 信号は電圧コンバータ２の出力に供給される。チャージポンプ３は周期信号を取 り込み、ノード４５上に負電圧ＮＶＰＰを出力する。このチャージポンプには入 力キャパシターが設けられ、入力キャパシターは好適な実施例においてライン４ ０に接続するソース及びドレインとゲートを出力ノード４２として機能するゲー トを備えるＰ−チャネルトランジスタから成る。出力ノード４２はダイオード接 続されたトランジスタ４３を介してグランドに、またダイオード接続されたトラ ンジスタ４４を介して出力ノード４５に接続されている。固有の（inherent）出 力ノードキャパシタンス４６がノード４５とグランドとの間に接続して示してあ る。ノード４２はもともと要素４７で示した寄生キャパシタンスを含んでいる。 入力キャパシター４１はライン４０の信号をノード４２に接続する。ダイオー ド接続されたトランジスタ４３はノード４２をグランドより実質的に１つのＰ− チャネルしきい値｜V_TP｜分だけ高いリファレンス電圧に制御又は固定乃至はク ランプ（clamp）する。従ってライン４０の信号ＣＬＫＰの立ち上がり区間では トランジスタ４３はノード４２を約１．３Ｖにクランプする。 ノード４２の電圧がノード４５に対するしきい値電圧の約１．３Ｖよりも低く ならない限り、ダイオード接続されたトランジスタ４４は導通しない。従ってラ イン４０の信号ＣＬＫＰの立ち下がり区間（falling edge）ではノード４２は負 電位に結合されず、ノード４２がノード４５よりも約１．３Ｖだけ低くなるとト ランジスタ４４は導通する。ノード４２がノード４５よりも低くなると、トラン ジスタ４４がオンして電荷を出力ノードキャパシタンス４６に注入しV_PPの電圧 を負にする。 信号ＮＶＰＰの最終電圧の式は以下の通り。 ＮＶＰＰ＝−［（V_PP−V_tn）＊C_R−２＊｜V_TP｜］ ここで V_PP ＝ 入力電圧、 V_tn ＝「ボディ効果」（body effect）を有するＮ−チャネル２１のしきい値電 圧（約１．５Ｖ）， V_tp ＝「ボディ効果」を有するＰ−チャネルトランジスタ４３又は４４のしき い値電圧（約−１．３Ｖ） C_R ＝C₄₁÷（C₄₁＋C₄₇）、 ここで C₄₁ ＝トランジスタ４１のキャパシタンス C₄₇ ＝ライン又は寄生のキャパシタンス 従って上記の式に基づいて、また下記の説明からも理解されるように、約−７ ．５±０．４５Ｖが信号ＮＶＰＰとしてノード４５から出力される。ＮＶＰＰの 大きさはノード２２の上段のダイオード列（ｎ＊｜V_TN｜）の中のダイオードの 数ｎを変えることによって調整できる。さらにこの負電圧は複雑な電圧調整回路 なしに比較的正確な値をとる。 電圧コンバータ２の機能を以下にさらに詳しく述べる。特にV_PPはライン２０ に印加され、プログラムモードまたは消去モードにおいて普通１２．０±０．６ Ｖである。ライン２０はＮ−チャネル２１のドレインに接続される。ライン２０ はまたトランジスタ２１のゲートにも接続される。トランジスタ２１のソースは ライン２２に接続される。 ライン２２はＰ−チャネルトランジスタ２３、２４、２７、２８に接続される 。詳しくは、ライン２２はトランジスタ２３、２７のソースに接続される。さら にライン２２はトランジスタ２３、２４、２７、２８のｎ−ウェルに接続されて 「ボディ効果」による電圧降下を防止している。トランジスタ２３のドレインは トランジスタ２４のソースに接続されている。同様にトランジスタ２７のドレイ ンはトランジスタ２８のソースに接続されている。 トランジスタ２４、２８は遷移状態においてトランジスタ２３、２７の電圧ス トレスを軽減させるための設けている。以下に述べるように、もしトランジスタ ２４、２８が本回路に設けられていないとすると、ソースとドレイン間の電圧降 下１０．５Ｖが遷移時にトランジスタ２３、２７に交互に発生してしまうだろう 。この大きな電圧降下によってトランジスタ２３、２７の「ソフトブレークダウ ン」（soft break-down）が生じる。すなわちトランジスタが「飽和」領域を越 えて動作し、その結果トランジスタのソース／ドレイン間の電圧降下は一定の電 流を発生させなくなる。「飽和」領域を越えると、電流は一定でなく指数関数的 に増大する。 V_DDはトランジスタ２４、２８のゲートに接続され、トランジスタ２７のゲー トはライン３２に、トランジスタ２３のゲートはライン４０に接続される。この ラッチ類似の構成によってトランジスタ２３と２７のゲートには交互に１０．５ Ｖが印加されるのでＤＣ電流が解消する。 Ｎ−チャネル２５と２９もライン３２と４０に夫々接続される。ライン３２は トランジスタ２５のドレインに接続され、そのソースはＮ−チャネル２６のドレ インに接続される。V_DDはトランジスタ２５とトランジスタ２９のゲートに接続 される。ライン４０はトランジスタ２９のドレインに接続され、そのソースはＮ −チャネル３０のドレインに接続されている。最後にトランジスタ３０と２６の ソースはリファレンス電位（グランド）に接続されている。トランジスタ２６の ゲートはライン１５に接続されている。トランジスタ３０のゲートはインバータ ３１の出力側のライン１６で駆動される。インバータ３１の入力はライン１５で ある。 トランジスタ２５、２９はトランジスタ２４、２８と同様に「ソフトブレーク ダウン」を防止するために設けてある。トランジスタ２５、２９は電圧降下回路 として機能し、ライン３２または４０上の全電圧１０．５Ｖが遷移時にトランジ スタ２６、３０に印加されることがないようにしている。もしライン３２または ４０上の電圧１０．５Ｖが直接トランジスタ２６と３０に印加されたなら、トラ ンジスタは「ソフトブレークダウン」を起こしてしまうだろう。 トランジスタ２６と３０が交互に導通するので、信号ＣＬＫＰ（本実施例の場 合約１０．５Ｖの周期信号）がライン４０上に出力される。トランジスタ２１の 電圧降下V_Tの１．５Ｖを差し引いた約１０．５Ｖがライン２２に印加される。こ の１０．５Ｖはトランジスタ２６が導通しているときにライン４０に周期的に印 加される。トランジスタ２６が導通状態にあるときトランジスタ３０は非導通状 態にあり、ライン２２上の１０．５Ｖはトランジスタ２７、２８を通ってライン ４０に出力される。逆にトランジスタ３０が導通状態でトランジスタ２６が非導 通状態の時、ＣＬＫＰはトランジスタ２９、３０を介してグランドに接続される 。従って＋１０．５Ｖとグランドとの間を振動する信号ＣＬＫＰがライン４０を 介してチャージポンプ３に出力される。チャージポンプ３はノード４５に信号Ｎ ＶＰＰ（本実施例の場合約−７．５Ｖ）を出力する。ＮＶＰＰの値を変えるには ＣＬＫＰの振幅を調整すればよい。 Ｐ−チャネルトランジスタ４１のｎ−ウェル、ソース及びドレインをライン４ ０に接続することによりキャパシターを形成する。トランジスタ４１のｎ−ウェ ルを信号ＣＬＫＰに接続したのは、普通２５０Åの厚さのトランジスタ酸化膜に かかる電圧ストレスを低減させるためである。信号ＣＬＫＰをトランジスタ４１ のｎ−ウェルに接続することでトランジスタ４１にかかる電圧が図２Ｃに示され るように１０Ｖよりも低くなる。もしトランジスタ４１のｎ−ウェルが信号ＣＬ ＫＰに接続されずV_PPに接続された場合、トランジスタ４１にかかる電圧はトラ ンジスタ４１のブレークダウン（破壊）電圧を越えてしまうだろう。トランジス タ４１の電圧ストレスは図３Ｃに示す如く−１０Ｖ〜−２１Ｖの範囲を変動する 。この電圧は２５０Åゲート酸化膜トランジスタのブレークダウン電圧を越えて いる。 図１のチャージポンプ３のタイミング図を図２Ａ〜２Ｃに示す。図２Ａはノー ド４５の出力すなわち信号ＮＶＰＰを示す。図２Ｂはノード４２の電圧を太線で 、信号ＣＬＫＰを破線で示す。図２Ｃはノード４２とライン４０の電圧差、すな わちトランジスタ４１にかかる電圧ストレスを示す。 図１のチャージポンプ３の動作を図２Ａ〜２Ｃのタイミング図を参照して説明 する。電圧コンバータ２から信号ＣＬＫＰは周期信号であり、約１０．５Ｖと約 ０Ｖのリファレンス電圧レベルの振幅を有する。時間Ｔ０において信号ＣＬＫＰ は０Ｖ、ノード４２は約１．３Ｖ、ＮＶＰＰは図示されていない他の回路へ接続 されているため約２Ｖである。ノード４２の約１．３Ｖはトランジスタ４３のし きい値電圧の絶対値に等しい。時間Ｔ1において、信号ＣＬＫＰは０Ｖから１０ ．５Ｖに移り、１０．５Ｖがトランジスタ４１に印加される。トランジスタ４１ はキャパシターとして構成されている（本例では１０ピコファラド）。トランジ スタ４１に関するキャパシタンスだけでなく、要素４７で示す固有の寄生キャパ シタンスが存在する。本例では出力ノードはおよそ２０ピコファラドである。キ ャパシター要素４７は普通０．５ピコファラド以下のオーダーである。トランジ スタ４１とキャパシター要素４７は１０．５Ｖの電源とグランドとの間に直列に 接続された２つのキャパシターとして機能する。これらのキャパシタンスの値に 基づくと、トランジスタ４１とキャパシター要素４７によりノード４２で約９５ ％の結合比となる。９５％という値は上記した式C₄₁／（C₄₁＋C₄₇）から導かれ る。従って１０．５Ｖの９５％すなわち約１０Ｖがノード４２に供給される。ノ ード４２の正電圧は直ちに降下して、グランドにダイオード接続されたトランジ スタ４３の１．３Ｖしきい値にクランプされる。時間Ｔ2において、信号ＣＬＫ Ｐの１０．５Ｖは０Ｖに変わる。従ってノード４２は図２Ｂに示すように−１０ Ｖへ下がる。ノード４２の電圧が信号ＣＬＫＰの立下り波形に追従して下がると 、ノード４２には負電圧が設定される。ノード４２に負電圧が設定されるとトラ ンジスタ４４はオンし、ノード４２の負電圧で出力ノードを充電させる。同様に 、１０．５Ｖの各パルスの立下り波形（falling edge）がノード４２に加えられ る度にトランジスタ４４両端の電圧差は次第に減少してゆき最後にはノード４５ の電圧は約−７．５Ｖに達する。 図３Ａ〜３Ｃはトランジスタ４１のｎ−ウェルをV_PPに接続した場合の図１の タイミング図である。図３Ａ、３Ｂは図２Ａ、２Ｂと実質的に同じである。トラ ンジスタ４１のｎ−ウェルをV_PPに接続することにより、信号ＮＶＰＰとノード ４２の電圧は図２Ａ、２Ｂの場合と実質的に同じである。しかしトランジスタ４ １にかかる電圧ストレスは、図２Ｃのタイミングと図３Ｃのタイミング図とでは 相当異なっている。図３Ｃに示す電圧ストレスは−１０〜−２１Ｖの範囲を変動 するが、図２Ｃに示す電圧は−１０Ｖを越えることはない。図３Ｃの電圧範囲は トランジスタ４１のブレークダウン電圧を越えている。従ってトランジスタ４１ のｎ−ウェルを信号ＣＬＫＰに接続することでトランジスタ４１にかかる電圧ス トレスが低減されトランジスタ４１のブレークダウンが防止できる。 図４は本実施例におけるフラッシュＥＰＲＯＭ回路のドレイン・ソース・ドレ イン構成を示す。このメモリ構成の詳細は前記米国特許出願Ｎｏ．０７／８２３ ，８８２に述べられている。この回路には第１のローカルビットライン８０と第 ２のローカルビットライン８１が設けてある。第１と第２のローカルビットライ ン８０、８１は以下に述べるように埋込み拡散導体によって実現される。ローカ ル仮想グランドライン８２も埋込み拡散によって得られる。ゲート、ドレイン及 びソースを有する複数のフローティングゲートトランジスタがローカルビットラ イン８０、８１とローカル仮想グランドライン８２に接続されている。これら複 数のトランジスタのソースはローカル仮想グランドライン８２に接続される。第 １の列のトランジスタ８３のドレインは第１ローカルビットライン８０に、第２ の列のトランジスタ８４のドレインは第２ローカルビットライン８１に接続され ている。フローティングゲートトランジスタのゲートはワードラインＷＬ₀〜Ｗ Ｌ_Nに接続されている。すなわち各々のワードライン（例えばＷＬ₁）は第１ロー カルビットライン８０に接続されたトランジスタ（例えばトランジスタ８５）の ゲート、及び第２ローカルビットライン８１に接続されたトランジスタ（例えば トランジスタ８６）のゲートに接続されている。従ってトランジスタ８５と８６ はソース拡散を共有する２個のトランジスタから成るセルと考えることができる 。 フローティングゲートを充電する手順はフラッシュＥＰＲＯＭセルの場合、プ ログラムステップと呼ばれる。このプログラムステップは、ゲートとソースの間 に例えば１２Ｖもの高い正電圧を、またドレインとソースの間に例えば７Ｖの正 電圧を夫々設定することによるホットエレクトロン注入を通じて実現される。 フローティングゲートを放電する手順はフラッシュＥＰＲＯＭセルの場合、消 去ステップと呼ばれる。この消去ステップは、フローティングゲートとソースの 間（ソース消去）またはフローティングゲートと基板の間（チャネル消去）に生 じるＦ−Ｎトンネルメカニズムを通して行なう。ソース消去はソースに例えば７ Ｖの正バイアスを印加しゲートに例えば−７．５Ｖの負バイアスを印加して実行 する。チャネル消去はゲートに負バイアスを、且つ／又は基板に正バイアスを印 加する。 従って図１の信号ＮＶＰＰがワードラインＷＬ₀〜ＷＬ_Nを介してフローティン グゲートに印加され、約５．５〜８．０Ｖの正電圧がライン８２に印加されてフ ラッシュＥＰＲＯＭセルの消去が行なわれる。例えば−７．５ＶのＮＶＰＰ信号 のように比較的大きな負のワードライン電圧を使用するので、「ホットホールト ラッピング」（hot hole trapping）が軽減されアレイのV_SS電圧レベルが低下す る。 図４に示すように第１のグローバルビットライン８７と第２のグローバルビッ トライン８８が各々のドレイン・ソース・ドレインブロックと関連付けられてい る。第１グローバルビットライン８７はメタル−拡散コンタクト（metal-to-dif fusion-contact）９０を介して上部ブロック選択トランジスタ８９のソースに接 続されている。同様に第２グローバルビットライン８８は、メタル−拡散コンタ クト９２を介して上部ブロック選択トランジスタ９１のソースに接続されている 。上部ブロック選択トランジスタ８９、９１のドレインは夫々第１及び第２ロー カルビットライン８０、８１に接続される。上部ブロック選択トランジスタ ８９、９１のゲートはライン９３の上部ブロック選択信号ＴＢＳＥＬで制御され る。 ローカル仮想グランドライン８２は導体９４と下部ブロック選択トランジスタ ９５を介して仮想グランド端子に接続される。下部ブロック選択トランジスタ９ ５のドレインはローカル仮想グランドライン８２に接続されている。下部ブロッ ク選択トランジスタ９５のソースは導体９４に接続されている。下部ブロック選 択トランジスタ９５のゲートはライン９６の下部ブロック選択信号ＢＢＳＥＬに よって制御される。消去動作において、導体９４は７Ｖであり、ビットラインが 選択されると、対応するＢＢＳＥＬ信号が１２Ｖとなって導体の７Ｖをローカル ソースライン８２に印加する。好ましいシステムにおいて、導体９４はアレイ内 を水平方向にずらした位置にあるメタル−拡散コンタクトまで延びる埋込み拡散 導体である。このメタル−拡散コンタクトを介して前記導体は縦方向のメタル仮 想グランドバスに接続する。 グローバルビットラインはアレイ内を縦方向に延びて、対応する列選択トラン ジスタ９７、９８に接続される。これら列選択トランジスタを介して選択された グローバルビットラインが検出増幅器とプログラムデータ入力回路（図示せず） に接続される。すなわち、列選択トランジスタ９７のソースはグローバルビット ライン８７に、ゲートは列デコード信号Ｙ₁に、またドレインは導体９９に接続 される。 図４に示すフラッシュＥＰＲＯＭセルのブロックは図５に示す複数のサブアレ イを構成する。図５はより大きな集積回路内の２つのサブアレイを示す。サブア レイは一般に点線５０で分割されており、点線５０の上側のサブアレイ５１Ａと 下側のサブアレイ５１Ｂから成る。第１のブロック５２はビットライン対（例え ばビットライン７０、７１）に沿って、第２ブロック５３に対してミラーイメー ジ状に配置されている。ビットライン対に沿って上方へ進むと、メモリサブアレ イは反転されて仮想グランド導体５４Ａ，５４Ｂ（埋め込み拡散）及びメタル− 拡散コンタクト５５、５６、５７、５８を共有できるようになっている。仮想グ ランド導体５４Ａ，５４Ｂはアレイを水平方向に通過し、メタル−拡散コンタク ト６０Ａ、６０Ｂを介して縦方向の仮想グランドメタルライン５９に接続される 。サブアレイはメタル仮想グランドライン５９の反対側にも繰り返して配置され ており、隣り合うサブアレイがメタル仮想グランドライン５９を共有している。 メタル仮想グランドライン５９は、アレイグランド及び消去高電圧回路に接続さ れている。従ってサブアレイ構成では、グローバルビットラインに関する２個の トランジスタセルの縦列毎に２つのメタルコンタクトピッチを必要とし、またメ タル仮想グランドライン５９に関するサブアレイ毎に１つのメタルコンタクトピ ッチを必要とする。 さらに上部及び下部ブロック選択信号ＴＢＳＥＬＡ、ＴＢＳＥＬＢ、ＢＢＳＥ ＬＡ、ＢＢＳＥＬＢによりデコード動作が追加されたため、図５に示した２つの サブアレイでワードライン信号を共有させても良い。 好ましいシステムにおいて、各サブアレイは８ブロックから成り３２の二重ト ランジスタセル及びワードライン深さを有し、全体で１６グローバルビットライ ン、３２ワードライン、５１２セルで構成される。 以上説明したように、本発明のアーキテクチャーは分割されたフラッシュＥＰ ＲＯＭアレイを提供する。この構成の利点は、読出し、プログラムあるいは消去 サイクルにおいて、選択されていないサブアレイ内のトランジスタのソースとド レインが、ビットラインや仮想グランドラインの電流や電圧から絶縁されること である。従って読出し動作において、選択されていないサブアレイからの漏れ電 流がビットライン上の電流に加わることがないから、検出性能が改善される。プ ログラム動作及び消去動作において、仮想グランドライン及びビットラインの高 電圧は選択されていないブロックから絶縁される。これによって消去動作が分割 して行なえるようになる。 下部ブロック選択トランジスタ（例えば６５Ａ、６５Ｂ）は構成によっては省 略してもよいことは理解されるであろう。またこれらのブロック選択トランジス タは、図５を参照して以下に説明するように下部ブロック選択信号を隣接のサブ アレイと共有してもよい。あるいは、下部ブロック選択トランジスタ（例えば６ ５Ａ、６５Ｂ）を仮想グランド端子６０Ａ，６０Ｂに隣接する単一の絶縁トラン ジスタで取り替えてもよい。 図６は本発明に係るフラッシュＥＰＲＯＭ集積回路の概略ブロック図である。 フラッシュＥＰＲＯＭには図５に示すように構成されたメモリアレイ１００が含 まれる。好ましいシステムには複数の冗長セル１０１が設けられており、これに よってメモリアレイ内のメモリが故障しても冗長セル１０１で取り替えられるよ うにしてある。さらに本回路には、複数のリファレンスセル１０２と、検出増幅 器、プログラムデータ入力回路及び高負電圧発生器を含むモジュール１０３と、 ワードライン及びブロック選択デコーダを含むモジュール１０４と、列デコーダ と仮想グランドデコーダを含むモジュール１０５とが設けられている。 メモリアレイ１００を消去するための負電圧を与える図１の回路はモジュール １０３内の高負電圧発生器に設けられる。V_DDとV_PPは高負電圧発生器に供給され て、図１の回路で与えられる負電圧がワードラインを介してメモリアレイ１００ 内の個々のメモリセルに印加される。 リファレンスセル１０２はまたプログラム電圧及び読出し電圧を発生するのに 用いることもできる。この冗長セルアーキテクチャーは上述のフラッシュＥＰＲ ＯＭアレイの分割構成によって可能となる。 ワードライン及びブロック選択デコーダ１０４と列及び仮想グランドデコーダ １０５はテストの後にプログラムすることが可能なので、メモリアレイ１００内 の動作しないセルを冗長セルで取り替えることができる。 る。この回路１０６は消去動作、プログラム動作及び読出し動作を制御し、さら に各種動作時に使われる仮想グランド電圧、ドレイン電圧及びワードライン電圧 を制御する。この回路はたとえば Ｋｒｅｉｆｅｌその他による米国特許Ｎｏ． ５，０５３，９９０の如く実現することができる。 以上をまとめれば、本発明によればワードライン又は複数のフラッシュＥＰＲ ＯＭセルのフローティングゲートに負電圧を供給する回路を提供される。この回 路は、V_PP電圧を用いてＣＬＫＰ信号を形成する発振器及び電圧コンバータから 成る。ＣＬＫＰ信号は周期信号で、チャージポンプに接続されている。このチャ ージポンプは３つのトランジスタから成り、ＣＬＫＰ信号に応答して負電圧を発 生する。第１のトランジスタはキャパシターとして働き、第２と第３のトランジ スタはダイオードスイッチとして動作し出力ノードに負電圧を供給する。 以上、本発明の好ましい実施例をいくつか説明してきたが、これらは単に例と して述べたもので、発明の全てを網羅するものではなく、また記述した形態にの み発明を制約するものでもない。本技術に精通した者にとって、上記例に各種の 変更が可能なことは明らかであろう。上記実施例は、本発明の原理と実際的な適 用について説明し、それによって本技術に精通した者が考えている、特定の構成 に合った各種の変更や修正を加えることができるように意図したものである。 本発明の範囲はクレーム及びそれに均等なものによって定義される。

Claims (1)

1. 【特許請求の範囲】 （１）第１の正電圧に対応する振幅を有するクロック信号を供給するクロックド ライバーと、 第２の正電圧を取り込む正電圧入力と、 前記正電圧入力と前記クロックドライバーに接続され、前記クロック信号 を前記第１正電圧とは異なる特定振幅の正の周期信号に変換する電圧コンバータ と、 前記電圧コンバータに接続され、前記正の周期信号に応答して出力ノード に負電圧を発生する手段と、から成ることを特徴とする出力ノードに負電圧を供 給する回路。 （２）負電圧を発生する前記手段はチャージポンプから成ることを特徴とする請 求項１記載の回路。 （３）前記出力ノードはキャパシタンスを有し、前記チャージポンプは、 第１端子と第２端子を有し、前記第１端子を電圧コンバータに接続して前 記正の周期信号を取り込む第１のキャパシターと、 前記第１キャパシターの第２端子に接続され、該第２端子を最大電位にク ランプするクランプ回路と、 前記第１キャパシターの第２端子と前記出力ノードとの間に接続され、前 記第１キャパシターの第２端子の電圧が前記出力ノードの電圧よりも低くなった ときに導通状態となるスイッチと、を含むことを特徴とする請求項２記載の回路 。 （４）前記第１キャパシターは、 ソースとドレインを前記第１キャパシターの第１端子に接続し、ゲートを 前記第１キャパシターの第２端子に接続した、キャパシター構成のトランジスタ から成ることを特徴とする請求項３記載の回路。 （５）前記キャパシター構成のトランジスタは、Ｐ−チャネルＭＯＳトランジス タから成り、前記第１キャパシターの第１端子に接続されたｎ−ウェルを含むこ とを特徴とする請求項４記載の回路。 （６）前記クランプ回路は、 前記第１キャパシターの第２端子とグランドとの間に接続されたダイオー ド構成のトランジスタから成ることを特徴とする請求項３記載の回路。 （７）前記スイッチは、 前記第１キャパシターの第２端子と前記出力ノードとの間に接続されたダ イオード構成のトランジスタから成ることを特徴とする請求項３記載の回路。 （８）前記チャージポンプは、 ソースとドレインを第１の端子に、ゲートを第２の端子に接続したキャパ シター構成のトランジスタと、 前記キャパシター構成のトランジスタの前記第２端子とグランドとの間に 接続された第１のダイオード構成のトランジスタと、 前記キャパシター構成のトランジスタの前記第２端子と前記出力ノードと の間に接続された第２のダイオード構成のトランジスタと、を含むことを特徴と する請求項２記載の回路。 （９）前記キャパシター構成のトランジスタと、前記第１のダイオード構成のト ランジスタと、前記第２のダイオード構成のトランジスタはＰ−チャネルトラン ジスタから成ることを特徴とする請求項８記載の回路。 （１０）前記キャパシター構成のトランジスタは前記正の周期信号を取り込むよ うに接続されたｎ−ウェルを含むことを特徴とする請求項９記載の回路。 （１１）前記電圧コンバータは、 前記第２の正電圧を特定の電圧に下げる電圧降下回路と、 前記クロックドライバーに接続され、前記クロック信号と前記特定電圧に 応答して前記正の周期信号を供給するドライバーと、から成ることを特徴とする 請求項１記載の回路。 （１２）前記第１の正電圧は前記正の周期信号の前記特定振幅よりも低いことを 特徴とする請求項１１記載の回路。 （１３）前記第１の正電圧は前記第２の正電圧よりも低い動作電圧に対応してい ることを特徴とする請求項１２記載の回路。 （１４）正電圧を取り込む手段と、 前記入力手段に接続され、前記正電圧に応答して周期信号を発生する手段 と、 前記周期信号を発生する手段に接続され、前記周期信号に応答して出力ノ ードに負電圧を供給するチャージポンプとから成り、 前記チャージポンプは、 第１端子と第２端子を有し、前記第１端子を前記周期信号を発生する手段 に接続した第１キャパシターと、 前記第２端子に接続され、前記第２端子をリファレンス電位にクランプす る手段と、 前記第２端子と前記出力ノードとの間に接続され、前記第２端子の電圧が 前記出力ノードの電圧よりも低いとき前記第２端子を前記出力ノードに接続する ダイオードスイッチを含む、ことを特徴とする回路。 （１５）動作電源電圧とプログラミング電源電圧を受けるメモリ回路であって、 ゲートとソースを有する不揮発性メモリセルと、 前記プログラミング電源電圧に接続され、出力ノードに負電圧を発生する 負電圧発生器と、 前記不揮発性メモリセルのゲートを前記負電圧発生器の出力ノードに接続 して前記不揮発性メモリセルを消去する手段と、から成ることを特徴とするメモ リセル。 （１６）前記負電圧発生器は、 前記動作電源電圧に対応する第１の振幅を有するクロック信号を供給する クロックドライバーと、 前記プログラミング電圧を取り込む正電圧入力と、 前記正電圧入力と前記クロックドライバーに接続され、前記クロック信号 を前記第１振幅とは異なる第２の振幅を有する正の周期信号に変換する電圧コン バータと、 前記電圧コンバータに接続され、前記正の周期信号に応答して負電圧を前 記出力ノードに発生するチャージポンプと、から成ることを特徴とする請求項１ ５記載の回路。 （１７）前記チャージポンプは、 第１端子と第２端子を有し、前記第１端子を前記電圧コンバータに接続し て前記正の周期信号を取り込む第１のキャパシターと、 前記第１キャパシターの第２端子に接続され、該第２端子を最大電位にク ランプするクランプ回路と、 前記第１キャパシターの第２端子と前記出力ノードとの間に接続され、前 記第１キャパシターの第２端子の電圧が前記出力ノードの電圧よりも低くなった とき導通状態となるスイッチと、を含むことを特徴とする請求項１６記載の回路 。 （１８）前記第１キャパシターは、 ソースとドレインを前記第１キャパシターの第１端子に接続し、ゲートを 前記第１キャパシターの第２端子に接続した、キャパシター構成のトランジスタ から成ることを特徴とする請求項１７記載の回路。 （１９）前記キャパシター構成のトランジスタは、Ｐ−チャネルＭＯＳトランジ スタから成り、前記第１キャパシターの第１端子に接続されたｎ−ウェルを含む ことを特徴とする請求項１８記載の回路。 （２０）前記クランプ回路は、 前記第１キャパシターの第２端子とグランドとの間に接続されたダイオー ド構成のトランジスタから成ることを特徴とする請求項１７記載の回路。 （２１）前記スイッチは、 前記第１キャパシターの第２端子と前記出力ノードとの間に接続されたダ イオード構成のトランジスタから成ることを特徴とする請求項１７記載の回路。 （２２）前記不揮発性メモリセルはフラッシュＥＰＲＯＭメモリセルで構成され ることを特徴とする請求項１５記載の回路。 （２３）前記プログラミング電源電圧は約１２Ｖであることを特徴とする請求項 ２２記載の回路。 （２４）前記動作電源電圧は約５Ｖであることを特徴とする請求項２２記載の回 路。 （２５）前記負電圧は前記動作電源電圧よりも大きな絶対値を有することを特徴 とする請求項２２記載の回路。 （２６）読出し動作用の電源電圧V_CCとプログラミング動作用のプログラム電位V_PP を取り込むフラッシュＥＰＲＯＭメモリ集積回路であって、 フローティングゲート、ソース及びドレインを夫々有するフラッシュＥＰ ＲＯＭ記憶トランジスタのアレイと、 前記アレイに接続され、選択された記憶トランジスタをアクセスするため のアドレス信号を発生するアドレス手段と、 各行の前記記憶セルのフローティングゲートに接続された複数のワードラ インと、 各行の前記記憶セルのドレインに接続された複数のビットラインと、 各列の前記記憶セルのソースに各々が接続された複数のローカル仮想グラ ンドラインと、 前記記憶セルのアレイに設けた前記ローカル仮想グランドラインを仮想グ ランド端子に接続する手段と、 前記複数のワードラインと前記複数の仮想グランドラインに接続され、負 のゲート消去電位を前記ワードラインに、また正の電圧を前記仮想グランドライ ンに供給して、選択された記憶トランジスタのフローティングゲートの 荷電を除去する手段と、から成るフラッシュＥＰＲＯＭメモリ集積回路。 （２７）前記負のゲート消去電位を供給する手段は、 前記プログラミング電位V_PPに応答して出力ノードに前記負のゲート消去 電圧を発生する負電圧発生器を含むことを特徴とする請求項２６記載の回路。 （２８）前記負電圧発生器は、 前記V_CCに対応する振幅を有するクロック信号を供給するクロックドライ バーと、 前記V_PPを取り込む正電圧入力と、 前記正電圧入力と前記クロックドライバーに接続され、前記クロック信号 を前記V_CCとは異なる特定振幅の正の周期信号に変換する電圧コンバータと、前 記電圧コンバータに接続され、前記周期信号に応答して負電圧を前記出力ノード に発生するチャージポンプと、を含むことを特徴とする請求項２７記載の回路。 （２９）前記チャージポンプは、 第１端子と第２端子を有し、前記第１端子を前記電圧コンバータに接続し て前記正の周期信号を取り込む第１のキャパシターと、 前記第１キャパシターの第２端子に接続され、該第２端子を最大電位以下 にクランプするクランプ回路と、 前記第１キャパシターの第２端子と前記出力ノードとの間に接続され、前 記第１キャパシターの第２端子の電圧が前記出力ノードの電圧よりも低くなった とき導通状態となるスイッチと、を含むことを特徴とする請求項２８記載の回路 。 （３０）前記第１キャパシターは、 ソースとドレインを前記第１キャパシターの第１端子に接続し、ゲートを 前記第１キャパシターの第２端子に接続した、キャパシター構成のトランジスタ から成ることを特徴とする請求項２９記載の回路。 （３１）前記キャパシター構成のトランジスタは、Ｐ−チャネルＭＯＳトランジ スタから成り、前記第１キャパシターの第１端子に接続されたｎ−ウェルを含む ことを特徴とする請求項３０記載の回路。 （３２）前記クランプ回路は、 前記第１キャパシターの第２端子とグランドとの間に接続されたダイオー ド構成のトランジスタから成ることを特徴とする請求項２９記載の回路。 （３３）前記スイッチは、 前記第１キャパシターの第２端子と前記出力ノードとの間に接続されたダ イオード構成のトランジスタから成ることを特徴とする請求項２９記載の回路。