TW201349239A - 非依電性記憶體裝置及其操作方法 - Google Patents

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Abstract

一種具有屬於一第一導電型之一半導體基體的非依電性記憶體裝置。一組非依電性記憶體胞元的陣列係在該半導體基體中以複數個列及行而配置。各記憶體胞元包含屬於一第二導電型的在該半導體基體之一表面上之一第一區域，及屬於該第二導電型的在該半導體基體之該表面上之一第二區域。一通道區域係在該第一區域與該第二區域之間。一字線覆於該通道區域之一第一部分上並與該第一部分隔絕，且鄰近於該第一區域並與該第一區域小幅或沒有重疊。一浮動閘極覆於該通道區域之一第二部分上、鄰近於該第一部分，且與該第一部分隔絕並鄰近於該第二區域。一耦合閘極覆於該浮動閘極上。一抹除閘極覆於該第二區域上且與該第二區域隔絕。一位元線連接至該第一區域。一負電荷泵電路產生一第一負電壓。一控制電路接收一命令信號並回應於該命令信號而產生多個控制信號，且將該第一負電壓施加至未選定記憶體胞元之該字線。在規劃、讀取或抹除操作期間，可將一負電壓施加至該等未選定記憶體胞元之該等字線。

Description

非依電性記憶體裝置及其操作方法
本發明係關於一種非依電性記憶體胞元裝置及其操作方法。更特定而言，本發明係關於此類記憶體裝置，其中在讀取、規劃或抹除操作期間將負電壓施加至字線且選擇性地與未選定記憶體胞元之其他端子組合。
非依電性記憶體胞元在此項技術中為吾人所熟知。圖1中展示一種先前技術非依電性記憶體胞元10。記憶體胞元10包含屬於第一導電型(諸如P型)之半導體基體12。基體12具有一表面，在該表面上形成有屬於第二導電型(諸如N型)之第一區域14(亦稱作源極線SL)。亦屬於N型之第二區域16(亦稱作汲極線)形成於基體12之該表面上。在第一區域14與第二區域16之間的是通道區域18。位元線BL 20連接至第二區域16。字線WL 22定位於通道區域18之第一部分上方且與該第一部分隔絕。字線22與第二區域16幾乎沒有重疊。浮動閘極FG 24係在通道區域18之另一部分之上。浮動閘極24與該另一部分隔絕且鄰近於字線22。浮動閘極24亦鄰近於第一區域14。耦合閘極CG(亦稱作控制閘極)26係在浮動閘極24之上且與浮動閘 極24隔絕。抹除閘極EG 28係在第一區域14之上，且鄰近於浮動閘極24及耦合閘極26並與浮動閘極24及耦合閘極26隔絕。抹除閘極28亦與第一區域14隔絕。胞元10在揭示內容之全文係以引用方式併入本文中之USP 7,868,375中得以更特定地描述。
儘管USP 7,868,375揭示在抹除操作期間將負電壓施加至記憶體胞元10之耦合閘極26，但該參照案並未揭示在諸如讀取及規劃之其他操作期間將負電壓施加至其他閘極之益處。
因而，本發明之一個目標係揭示一種在其他操作期間將負電壓施加至其他閘極或端子之非依電性記憶體胞元裝置。
本發明係關於一種具有屬於一第一導電型之一半導體基體的非依電性記憶體裝置。一非依電性記憶體胞元陣列係在該半導體基體中以複數個列及行而配置。各記憶體胞元包含屬於一第二導電型的在該半導體基體之一表面上之一第一區域，及屬於該第二導電型的在該半導體基體之該表面上之一第二區域。一通道區域係在該第一區域與該第二區域之間。一字線覆於該通道區域之一第一部分上並與該第一部分隔絕，且鄰近於該第一區域並與該第一區域小幅或沒有重疊。一浮動閘極覆於該通道區域之一第二部分上、鄰近於該第一部分，且與該第一部分隔絕並鄰近於該第二區域。一耦合閘極覆於該浮動閘極上。一抹除 閘極覆於該第二區域上且與該第二區域隔絕。一位元線連接至該第一區域。一負電荷泵電路產生一第一負電壓。一控制電路接收一命令信號並回應於該命令信號而產生複數個控制信號，且將該第一負電壓施加至未選定記憶體胞元之該字線。
本發明亦係關於一種操作屬於前述類型之一非依電性記憶體裝置的方法。
10‧‧‧非依電性記憶體胞元
12‧‧‧半導體基體
14‧‧‧第一區域/源極線SL
16‧‧‧第二區域/汲極線
18‧‧‧通道區域
20‧‧‧位元線BL
22‧‧‧字線WL
24‧‧‧浮動閘極FG
26‧‧‧耦合閘極CG/控制閘極
28‧‧‧抹除閘極EG
50‧‧‧非依電性記憶體裝置
52A、52B‧‧‧非依電性記憶體胞元陣列
54A、54B‧‧‧X解碼器
56、56A、56B‧‧‧電荷泵
58、58A、58B‧‧‧感測器/感測放大器電路
60‧‧‧邏輯電路
70‧‧‧類比電路
80‧‧‧解碼器電路
88‧‧‧焊墊電路
90‧‧‧高電壓(正、負)控制電路
102‧‧‧信號WL
104‧‧‧信號BL
106‧‧‧信號CG
108‧‧‧信號EG
110‧‧‧信號SL
200‧‧‧X解碼器電路
201、353‧‧‧NAND閘
202‧‧‧INV
210、211、213、263、321、381、382、385至391、612、613、650、652、810‧‧‧PMOS電晶體
212、214、264、266、812‧‧‧NMOS電晶體
220‧‧‧節點ZVDD
240‧‧‧節點NWLLOW
260‧‧‧負電荷泵產生器
265、611、614、702、704‧‧‧電容器
267‧‧‧正偏壓電壓NBIAS
268‧‧‧(+)端子
269‧‧‧(-)端子
280、310、320、330、340、350、360、370、380、410、510、610‧‧‧電路
300、400‧‧‧高電壓解碼電路
322‧‧‧PMOS電晶體/EG電流限制器
323、373、410、425、426、427‧‧‧hv NMOS電晶體
324、325‧‧‧lv電晶體
331、332‧‧‧lv PMOS電晶體
333、341、342、361、371、423、424、512‧‧‧hv PMOS電晶體
351‧‧‧原生hv NMOS電晶體
352、354、355、422‧‧‧反相器
356、357、358、359、363、364、372、412、413、414‧‧‧lv NMOS電晶體
362‧‧‧hv原生NMOS電晶體
384‧‧‧NOR/反相器
399‧‧‧負電力供應VCGNEG
420‧‧‧電路/高電壓解碼電路
421‧‧‧NAND
600‧‧‧負電荷泵
620、640‧‧‧二極體連接式 PMOS電晶體
700‧‧‧負高電壓調節電路
706‧‧‧節點
708‧‧‧參考電壓VREF
710‧‧‧比較器
714‧‧‧電晶體
718‧‧‧輸出REGOUT
800‧‧‧負測試焊墊電路
900、901‧‧‧程序流程橫截面
902、904、905、906、908、910、912、914、916、955‧‧‧層
965‧‧‧薄WL多晶矽
980、981‧‧‧LDD植入物
982、984‧‧‧閘極多晶矽
988‧‧‧在閘極多晶矽下方之通道區域
980‧‧‧LDD(LDD植入物)
WL‧‧‧端子/信號/字線
WL0至WL7‧‧‧字線
BL、CG、EG、SL‧‧‧端子/信號
XPA、XPC‧‧‧字線(列)經預解碼信號
XPB‧‧‧字線(列)經預解碼之信號
XPZ<0：7>‧‧‧經預解碼信號
圖1為本發明之方法可適用的先前技術之非依電性記憶體胞元的橫截面圖。
圖2為使用圖1所示之先前技術之非依電性記憶體胞元的本發明之非依電性記憶體裝置的方塊圖。
圖3A及圖3B為分別供本發明之記憶體裝置中使用之規劃/抹除及讀取操作的波形圖。
圖4A及圖4B為分別供本發明之記憶體裝置中使用之負/正字線解碼器電路及負電荷泵的詳細電路圖。
圖5為供本發明之記憶體裝置中使用之第一負/正高電壓解碼器電路的詳細電路圖。
圖6為供本發明之記憶體裝置中使用之第二負/正高電壓解碼器電路的詳細電路圖。
圖7為供本發明之記憶體裝置中使用之第三負/正高電壓解碼器電路的詳細電路圖。
圖8為供本發明之記憶體裝置使用之負電壓電荷泵產生器的詳細電路圖。
圖9為供本發明之記憶體裝置中使用之負高電壓調節電路的詳細電路圖。
圖10為供本發明之記憶體裝置中使用之負/正焊墊電路的詳細電路圖。
圖11A及圖11B為展示用於製造先前技術之記憶體裝置的先前技術之程序流程之部分的橫截面圖。
圖11C為展示用於製造本發明之記憶體裝置的程序流程之部分的橫截面圖。
參看圖2，展示本發明之非依電性記憶體裝置50的方塊層級圖。在圖2所示之實施例中，記憶體裝置50包含屬於圖1所示之類型的非依電性記憶體胞元10之兩個陣列52A及52B，該等陣列係在半導體基體12中以複數個列及行而配置。鄰近於非依電性記憶體胞元10之各陣列52的是一解碼器(分別為X解碼器54A及54B)，該解碼器用於接收待解碼且供應至選定及未選定記憶體胞元10之字線22的位址信號。解碼器54中之各者亦具有包括於電荷泵56中以產生負電壓之關聯負電荷泵。置放於陣列52A與陣列52B之間的解碼器(WSHDRHALFV、NCG)80提供用於控制閘極26、源極線14及抹除閘極28之電壓位準，如圖5至圖7中之實施例所示。
記憶體裝置50之記憶體陣列52中之各者亦具有與其相關聯之複數個感測器58，以自來自陣列52之記憶體胞元10接收信號且自裝置50產生輸出信號。記憶體裝置 50亦具有邏輯電路60。邏輯電路60接收由在記憶體裝置50外部之主機控制器(未圖示)發佈的諸如規劃、抹除或讀取之命令，以使記憶體裝置50執行各種命令。回應於所接收之命令，邏輯電路50產生控制電荷泵電路56及解碼電路54以及感測放大器電路58之操作及時序的控制信號。類比電路70提供用於裝置50之類比偏壓電壓及電流以及時序。高電壓(正、負)控制電路90提供經調節且經時間編序之正及負位準。焊墊電路88提供輸入緩衝器、IO緩衝器、電力焊墊(Vdd、Vss)、測試焊墊，及ESD保護。
回應於讀取、抹除或規劃命令，邏輯電路60使各種電壓以一及時且最少擾亂之方式供應至選定記憶體胞元10及未選定記憶體胞元10兩者之各種部分。
對於選定及未選定記憶體胞元10，所施加之電壓及電流如下。如下文所使用，使用以下縮寫：源極線或第一區域14(SL)、位元線20(BL)、字線22(WL)、耦合閘極26(CG)、抹除閘極28(EG)。
讀取命令
抹除命令
或者，可用以下電壓來執行抹除命令：
抹除命令
或者，可在P基體12為負而非0 v(例如Vsub=-6 v)之情況下執行抹除操作，在此狀況下，字線WL 22上之電壓=<-4 v(以防止WL氧化物崩潰)。
規劃命令
或者，可用以下電壓及電流來執行規劃命令：
規劃命令
或者，可在P基體Vsub 12為負而非0 v(例如-1 v至-5 v)之情況下執行規劃操作，在此狀況下，選定字線WL 22上之電壓係使得(VWL-Vsub)~=<2 v，亦即，Vwl~=<1 v至-3 v(以防止WL氧化物崩潰)。
參看圖3A，展示供本發明之記憶體裝置50中使用的用於如上文所描述之正/負偏壓位準之規劃及抹除信號的信號時序波形之一實例。如分別對應於記憶體胞元10之端子WL、BL、CG、EG、SL的信號WL、BL、CG、EG、SL係如上文所描述。對於規劃，信號WL 102首先變高(例如~Vdd)(諸如，以設定待稍後描述之解碼器電路80中的控制信號)，接著開始穩定(至偏壓電壓Vpwl)。接著，信號BL 104及CG 106分別變高，例如，~Vinh=~Vdd及10 v至11 v，且接著，EG及SL 110變高(例如~4.5 v至5 v)。或者，CG 106在EG 108及SL 110之後變高(如由點線波形所示)。信號WL 102穩定至電壓Vpwl，例如1 v，且信號BL 104隨著CG變高而穩定至電壓Vdp，例如~0.5 v。未選定WL在選定WL 102變高之前或同時下降至負，例如-0.5 v。未選定CG、EG保持於待用值，例如0 v至2.6 v。隨著CG 106變高，未選定SL保持於待用值(例如0 v)或切換至偏壓電壓(例如1 v)(未選定SL切換至偏壓位準以防止經由BL而通過未選定胞元之洩漏電流)。
歸因於各種信號在勻變(ramping)至規劃電壓期 間仍未穩定，故信號BL 104首先變高至Vinh(禁止電壓)以防止無意規劃擾亂。時控序列(timed sequence)CG 106對EG 108及SL 110經最佳化以縮減擾亂效應，例如，造成較多擾亂之任何信號最後變高。規劃脈衝之向下勻變經反向以便最小化擾亂(亦即，首先上升之信號現在最後下降)。信號EG 108、SL 110下降，接著，CG 106下降，接著，WL 102及BL 104下降。在基體P變負(例如，-1 v)之情況下進行規劃的實施例中，此負切換係與信號WL變低或者CG或EG變高同時。
對於抹除，信號WL 102變高，例如，Vdd(諸如，以設定待稍後作為圖5至圖7中之實施例描述之解碼器電路80中的控制信號)，接著變低，例如0 v(或者，諸如-0.5 v之負值)。在與WL 102變低之時間大致相同的時間，信號CG 106變負，例如-6 v至-9 v，接著，信號EG 108變高，例如8 v至9 v。信號BL 104、SL 110保持於待用值，例如0 v。或者，信號CG 106在EG 108變高之後變負。未選定WL在選定WL 102變高之前或同時下降至負，例如-0.5 v。未選定CG、EG保持於待用值，例如0 v至2.6 v。未選定SL保持於待用值，例如0 v。
在基體P變負(例如-6 v)之情況下進行抹除的實施例中，此負切換係與信號WL變低同時。此情形係防止WL閘極氧化物之加應力或崩潰。
抹除脈衝之向下勻變大致被按次序反向(亦即，首先上升之信號現在最後下降)。信號EG 108變至待用值， 例如0 v，接著，CG 106變至待用值，例如0 v。
參看圖3B，展示供本發明之記憶體裝置50中使用的用於如上文所描述之正/負偏壓位準之讀取信號的信號時序波形之一實例。對於完整非依電性抹除/規劃/讀取操作，此讀取信號波形伴隨圖3A中之規劃及抹除信號波形。對於「讀取正常(Read Normal)」波形，SL 110處於待用值，例如0 v。CG 106處於待用值，例如0 v或2.6 v，或者在讀取中切換至偏壓值，例如2.6 v(以歸因於在讀取條件下CG電壓耦合至FG電位而幫助增加記憶體胞元電流)。EG 106處於待用值，例如0 v或2.6 v，或者在讀取中切換至偏壓值，例如2.6 v(以歸因於在讀取條件下EG電壓耦合至FG電位而幫助增加記憶體胞元電流)。待用值相似於針對規劃及抹除條件之待用值。WL 102及BL 104在讀取中切換至偏壓位準(例如，分別為至選定記憶體胞元之2.6 v及1.0 v)以供讀取。
在規劃整個陣列之後執行「讀取裕量0(Read Margin0)」操作以偵測弱規劃胞元。在規劃之後，胞元電流處於通常小於奈安培(nA)之極低值，此值對應於讀出「0」數位值(無胞元電流)。然而，一些胞元可在裕量上保持於幾微安培(歸因於弱規劃，該弱規劃係歸因於諸如胞元洩漏、弱胞元規劃耦合比率、程序幾何效應等等之各種原因)，且此情形可造成讀取「0」在記憶體裝置50之操作壽命期間失敗。「讀取裕量0」用以篩選出彼等弱胞元。對於「讀取裕量0」波形，SL 110處於待用值，例如0 v。與在「讀取 正常」條件下相同，EG 106處於待用值，例如0 v或2.6 v，或者在讀取中切換至偏壓值，例如2.6 v。與在「讀取正常」條件下一樣，WL 102及BL 104在讀取中切換至偏壓位準(例如，分別為至選定記憶體胞元之2.6 v及1.0 v)以供讀取。CG 106在讀取中偏壓於裕量0值(由圖6至圖8中關於規劃或讀取條件所描述之同一電路構件提供)，例如3 v，以偵測弱規劃胞元。CG電壓將耦合至FG電位中以放大弱規劃效應，有效地增加胞元電流，因此，弱胞元現在讀取為「1」而非「0」(有效地存在胞元電流而非無胞元電流)。
在抹除整個陣列之後執行「讀取裕量1(Read Margin1)」操作以偵測弱抹除胞元。負CG現在(由圖6至圖8中關於在負電壓之情況下進行之抹除所描述之同一電路構件提供)用以偵測此條件。SL 110處於待用值，例如0 v。與在「讀取正常」條件下相同，EG 108處於待用值，例如0 v或2.6 v，或者在讀取中切換至偏壓值，例如2.6 v。與在「讀取正常」條件下一樣，WL 102及BL 104在讀取中切換至偏壓位準(例如分別為至選定記憶體胞元之2.6 v及1.0 v)以供讀取。CG 106在讀取中偏壓於裕量1值，例如-3 v，以偵測弱抹除胞元。CG電壓將負耦合至FG電位中以放大弱抹除效應，有效地減低胞元電流(較少FG電位)，因此，弱抹除胞元現在讀取為「0」而非「1」(有效地無胞元電流而非存在胞元電流)。
參看圖4A，展示供本發明之記憶體裝置50中使用之X解碼器200的電路圖之一實例。X解碼器電路200 提供待供應至選定及未選定記憶體胞元10之字線22的經解碼位址信號。X解碼器電路200以以下方式而操作。NAND閘201及INV 202用於解碼字線(列)經預解碼信號XPA至XPC(其被稱作記憶體區段(位址)選擇)。電路280由預驅動器及驅動器組成。PMOS電晶體210及211以及NMOS電晶體212為與經預解碼XPZ<0：7>組合之字線預驅動器。經預解碼信號XPZ<0：7)用以自八個列中選擇一個列(藉由=「0」)。PMOS電晶體213及NMOS電晶體214為字線WL驅動器，其用以驅動通常包括以一列之2048或4096個胞元的記憶體列，且因此出於字線RC延遲而需要大型電晶體，亦即，大W/L比率，W=電晶體寬度且L=電晶體長度。對於每記憶體區段8個列的大小，電路280被重複8次且NAND 201及INV 202被重複一次。通常，電晶體214之源極針對取消選擇條件而連接至接地節點(亦即0 v)，此處，該源極連接至節點NWLLOW 240。電晶體213之源極連接至節點ZVDD 220，節點ZVDD 220在讀取操作中等於Vwlrd(讀取字線電壓)，等於Vpwl(規劃操作中之規劃字線電壓)。對於規劃條件，對於選定字線，舉例來說，WL=ZVDD=Vpwl=1.0 v，對於未選定字線，WL=NWLLOW，其等於-0.5 v。對於抹除條件，對於選定字線WL及未選定字線，在一實施例中，WLS=NWLLOW=-0.5 v。對於讀取條件，對於選定字線，舉例來說，WL=ZVDD=Vwlrd=2 v，對於未選定字線，在一實施例中，WLS=NWLLOW，其等於-0.5 v。
參看圖4B，展示用於產生待供應至字線22之負電壓之負電荷泵產生器260(其為提供負電壓及正電壓兩者之電荷泵56之部分)的電路圖之一實例。負電荷泵電路260以以下方式而操作。在第一時段中，PMOS電晶體263及NMOS電晶體266用以使電容器265之(+)端子268及(-)端子269分別充電至正偏壓電壓NBIAS 267及接地位準(亦即0 v)。在第一時期之後的下一時段中，電晶體266關斷且NMOS電晶體264接通以使電容器265之(+)端子268自偏壓位準268放電至接地位準。此時，取決於電容器265至節點NWLLOW 240處之電容性負載的值，電容器265之(-)端子269將電容性地耦合至負位準，例如-0.5 v。藉由調整NBIAS 267之位準及電容器265之值，負位準得以調整。對於使用P基體=0 v(接地)來形成記憶體裝置50之半導體程序的實施例，例如，單一井CMOS(針對N型裝置之P基體及針對P型裝置之單一N井)，負位準箝位於P/N+正向接面正向偏壓(~-0.6 v)。眾所周知，記憶體裝置50可用雙重井P基體CMOS程序製造而成，在該程序中，兩個井(P井及N井)建構於基體12中。由於基體12屬於P型導電性，故其中之第一P井將針對N型裝置(NMOS)，且第二N型井將針對P型裝置(PMOS)。負電壓電荷泵產生器260及字線解碼器200可製造於基體12中之三重井中。此情形係藉由三重井CMOS程序而非較早所描述之雙重井P基體CMOS程序而進行。在彼情況下，負泵產生器260及字線解碼器200將製造於第三P型井(其製造於第二N型井中， 第二N型井係在基體12內部)及第二N型井中。此第三P型井現在可被施加負電壓，此情形在某些操作條件下有利。儘管建構具有三重井之記憶體裝置50更為程序密集型，但在三重井中具有泵產生器260及字線解碼器200之益處為：施加至字線22之負電壓可為較小負值，例如，用於抹除實施例之-6.0 v(亦即未由P/N+接面正向偏壓~-0.6 v箝位)。在此狀況下，第三P型井電壓條件可為負以避免P/N+接面正向偏壓，例如-6.0 v或-8.0 v或-5.6 v。在一實施例中，記憶體胞元10可形成於第三P型井中。
參看圖5，展示供本發明之P基體CMOS程序之記憶體裝置50中使用的用於正/負位準信號之高電壓解碼電路300之第一實施例。由hv(高電壓，例如12 v)PMOS電晶體321及322以及hv NMOS電晶體323及lv(低電壓，例如3 v)電晶體324及325組成之電路320用於解碼EG信號以用於抹除/規劃/讀取操作。電晶體322(EG電流限制器)用以在抹除及/或規劃中限制電流(以限制來自HV電荷泵之電流滲漏(current sinking))。電路310為用以啟用針對選定區段(每8個列1個區段)之hv控制的hv閂鎖電路，一旦如圖3A所示在抹除或規劃序列開始時確證WL信號(~Vdd)，該區段就被選擇。由原生hv NMOS電晶體351、反相器352、NAND 353、lv閂鎖器(由反相器354及355組成且設定lv NMOS電晶體356、359、358並重設lv NMOS電晶體357)組成之電路350用以在該區段為壞區段(未被使用)時停用hv信號。由lv PMOS電晶體331及332以及hv PMOS電晶體333組成之電路330用以在待用及讀取中提供CG偏壓位準。電晶體331(其閘極處於偏壓位準)充當對CG端子之電流限制器以限制來自壞CG端子之電流，諸如在待用條件下。由hv PMOS電晶體341及342組成之電路340用以在抹除/規劃中提供CG偏壓位準。電晶體341在抹除/規劃中可充當對CG端子之電流限制器以限制自HV電荷泵供應之電流。由hv PMOS電晶體361、hv原生NMOS電晶體362、lv NMOS電晶體363及364組成之電路360用以停用CG。由hv PMOS電晶體371、hv NMOS電晶體373及lv NMOS電晶體372組成之電路370用以啟用SL信號以用於抹除/規劃/讀取條件。lv NMOS電晶體372用以在讀取及抹除中將SL下拉至接地且在規劃中將SL下拉至偏壓位準，例如<2 v。電路380為用於CG信號之負解碼電路。電路360使用PMOS電晶體361作為隔離電晶體以針對P基體CMOS程序而使負位準(由進入至記憶體胞元之CG端子中的電路380提供)與NMOS電晶體362隔離。電路380使用計時負自舉式高電壓電路方案(clocked negatively bootstrapped high voltage circuit scheme)。電路380由PMOS電晶體381、382、385至391以及NOR 384及反相器384組成。NOR 384及反相器384用以將計時信號啟用至PMOS電晶體386及388中，PMOS電晶體386及388充當至電晶體387之負抽泵閘極的電容器。電晶體385充當用於PMOS電晶體387以及PMOS電容器386及388之自舉電晶體。電晶體381/390及382/391用來分別將 電晶體387之汲極及電晶體385之汲極箝位於Vdd位準。電晶體389充當用於至CG中之負位準的緩衝器。電晶體385及387之源極連接至負電力供應VCGNEG 399。
參看圖6，展示供本發明之三重井CMOS程序之記憶體裝置50中使用的用於正/負位準信號之高電壓解碼電路400之第二實施例。電路310至350、370係與圖5之電路相同或相似。由hv NMOS電晶體410及lv NMOS電晶體412至414組成之電路410用於取消選擇CG至低位準，例如0 v。hv電晶體410充當隔離電晶體以隔離至CG中之負位準，因此，hv電晶體410之塊體VCGNEG亦處於負位準。充當負位準移位器之電路420用以提供用於CG之負位準。電路420由以下各者組成：NAND 421；作為啟用實體之反相器422；及作為交叉耦合式負閂鎖器之hv PMOS電晶體423及424與hv NMOS電晶體425及426，以及作為緩衝器之hv NMOS電晶體427。NMOS電晶體425、426、427之源極連接至負電力供應VCGNEG。
參看圖7，展示供本發明之P基體CMOS程序之記憶體裝置50中使用的用於正/負位準信號之高電壓解碼電路420之第三實施例。其針對負電壓使用二極體解碼方案。電路310至370係與圖5之電路相同或相似。由hv PMOS電晶體512組成之電路510用以將負位準提供至CG中。電晶體512為二極體連接式，此意謂閘極-汲極連接在一起，且電晶體512之閘極-汲極連接至負電力供應VCGNEG。電晶體512之源極連接至CG。因此，隨著負電 力供應VCGNEG變負，電晶體之源極變負達一量=VCG NEG-|Vtp|。
參看圖8，展示產生在抹除操作期間供應至耦合閘極26之負電壓的負電荷泵600。由PMOS電晶體612及613以及電容器611及614組成之電路610構成泵級。電晶體613為傳送電晶體(將電荷自一個級傳送至下一級)。電晶體612及電容器611充當用於傳送電晶體613之Vt取消功能。電容器614為泵電容器(意謂提供抽泵電荷)。二極體連接式PMOS電晶體620連接至對第一泵級之電力供應節點。二極體連接式PMOS電晶體640用來連接至來自最後泵級之輸出電荷泵節點。PMOS電晶體650及652用來箝位或初始化內部抽泵節點。未展示各種時脈產生、相位驅動器及偏壓。
參看圖9，展示供本發明之記憶體裝置50中使用的負高電壓調節電路700之實施例。電容器702及704用以將來自負電力供應VCGNEG 399之負電壓劃分成待與參考電壓VREF 708(例如1 v)進行比較之電壓。VREF 708耦合至比較器710之端子。電晶體714用以將節點706初始化至偏壓電壓，例如2 v。節點706耦合至比較器710之另一端子。隨著負供應VCGNEG 399自諸如接地之位準逐漸地被抽泵為負，節點706按比例地自偏壓位準(例如正2 v)在負方向上逐漸地變低(達藉由電容器702及704之值判定的比率)。一旦節點706達到等於VREF 708之值，比較器710就切換極性。輸出REGOUT 718接著用以用信號通知 負電力供應VCGNMEG 399已達到在抹除條件用於CG之所要位準，諸如-9 v。
參看圖10，展示供本發明之P基體CMOS程序中之記憶體裝置50中使用的負測試焊墊電路800之實施例。PMOS電晶體810用來隔離NMOS電晶體812至待自內部焊墊傳送至外部焊墊或自外部焊墊傳送至內部焊墊之負位準。電晶體810出於隔離目的而使其塊體連接至其汲極。電晶體812充當ESD箝位。
參看圖11A及圖11B，展示用以生產先前技術之具有正高電壓操作之記憶體胞元的程序流程橫截面900及901之先前技術實施例。記憶體胞元包括層902(氧化物、SIN)、904(CG多晶矽)、905(ONO)、906(FG多晶矽)、908(EG多晶矽)、912(SL擴散層)、910(EG與SL之間的氧化物)、914(FG閘極氧化物)、916(側氮化物層)、955(WL多晶矽)。對於程序流程橫截面900，周邊HV裝置包括982(閘極多晶矽)、988(在閘極多晶矽下方之通道區域)、LDD 980(LDD植入物)。對於此狀況，周邊HV閘極多晶矽982厚，此情形可阻止LDD植入物980進入至通道區域988中。對於適用於進階較小幾何學技術節點之程序流程橫截面901，記憶體胞元包括薄WL多晶矽965(相比於圖11A所示之WL 955的厚度較薄)，且周邊HV裝置包括984(閘極多晶矽)、988(基體)、LDD 980(LDD植入物)。閘極多晶矽984顯著地薄於閘極多晶矽982之厚度。在此狀況下，LDD植入物980穿透閘極多晶矽984而進入至通道區域988 中，其電調變通道988。此效應係不良的。在此狀況下，可需要額外遮罩及/或程序層步驟以阻止LDD植入物穿透至通道中。
參看圖11C，展示供本發明中之記憶體裝置50中使用的用於生產具有負電壓操作之記憶體胞元10之程序流程之實施例。LDD植入物981在此狀況下歸因於較低高電壓要求(例如對於負電壓操作為9 v對11 v)而為顯著較低能量。因此，在此狀況下，即使使用較小幾何學技術節點，在薄閘極多晶矽982厚度的情況下，LDD植入物仍不穿透至通道988中。因此，此程序流程適合於生產供負電壓操作使用之記憶體胞元。
在讀取、抹除及規劃操作期間將負電壓施加至未選定或選定記憶體胞元10之字線22的益處係允許記憶體胞元更有效地按比例縮小。在抹除期間，選定記憶體胞元之字線上的負電壓允許總抹除電壓降低，因此允許胞元尺寸較小(橫越各種胞元間或層間尺寸水平或垂直間隔、隔離、寬度、長度等等維持較少電壓)。在規劃期間，未選定記憶體胞元之字線上的負電壓縮減針對未選定記憶體胞元之洩漏，從而導致較少擾亂(對於同一區段中之未選定胞元)、較準確之規劃電流(對於選定胞元，較少洩漏干擾)及較少電力消耗。對於讀取，未選定記憶體胞元之字線上的負電壓歸因於來自洩漏之較少干擾而導致較準確之感測。亦有利的是組合供記憶體陣列操作中使用之負字線、負耦合閘極及負P基體，從而引起降低之抹除/規劃電壓及電 流、較有效之抹除及規劃、較少胞元擾亂、及較少胞元洩漏。
50‧‧‧非依電性記憶體裝置
52A、52B‧‧‧非依電性記憶體胞元陣列
54A、54B‧‧‧X解碼器
56、56A、56B‧‧‧電荷泵
58、58A、58B‧‧‧感測器/感測放大器電路
60‧‧‧邏輯電路
70‧‧‧類比電路
80‧‧‧解碼器電路
88‧‧‧焊墊電路
90‧‧‧高電壓(正、負)控制電路

Claims (27)

  1. 一種非依電性記憶體裝置，其包含：屬於一第一導電型之一半導體基體；在該半導體基體中以複數個列及行而配置之一組非依電性記憶體胞元的陣列，各記憶體胞元包含：屬於一第二導電型的在該半導體基體之一表面上之一第一區域；屬於該第二導電型的在該半導體基體之該表面上之一第二區域；在該第一區域與該第二區域之間的一通道區域；一字線，其覆於該通道區域之一第一部分上並與該第一部分隔絕，且鄰近於該第一區域並與該第一區域小幅或沒有重疊；一浮動閘極，其覆於該通道區域之一第二部分上、鄰近於該第一部分，且與該第一部分隔絕並鄰近於該第二區域；一耦合閘極，其覆於該浮動閘極上；一抹除閘極，其覆於該第二區域上且與該第二區域隔絕；一位元線，其連接至該第一區域；一負電荷泵電路，其用於產生一第一負電壓；以及一控制電路，其用於接收一命令信號且用於回應於該命令信號而產生複數個控制信號以控制該第一負電 壓對未選定記憶體胞元之該字線的施加。
  2. 如請求項1之非依電性記憶體裝置，其中該等複數個控制信號係回應於一抹除命令而產生。
  3. 如請求項2之非依電性記憶體裝置，其中該負電荷泵用於產生一第二負電壓，且其中該控制電路用於將該第二負電壓施加至選定記憶體胞元之該耦合閘極。
  4. 如請求項1之非依電性記憶體裝置，其中該等複數個控制信號係回應於一讀取命令而產生。
  5. 如請求項1之非依電性記憶體裝置，其中該等複數個控制信號係回應於一規劃命令而產生。
  6. 如請求項1之非依電性記憶體裝置，其中該負電荷泵係在該半導體基體中之一三重井中。
  7. 如請求項1之非依電性記憶體裝置，其中該等記憶體胞元、該負電荷泵、該控制電路形成於一半導體P基體中，該半導體P基體係在一雙重井P基體CMOS程序中予以提供。
  8. 如請求項1之非依電性記憶體裝置，其中該控制電路包含一負電壓二極體解碼電路。
  9. 如請求項1之非依電性記憶體裝置，其中該控制電路包含一負位準移位器電路及一計時負自舉電路。
  10. 如請求項1之非依電性記憶體裝置，其進一步包含一負測試焊墊電路，該負測試焊墊電路包括一高電壓PMOS電晶體及一高電壓NMOS電晶體。
  11. 如請求項1之非依電性記憶體裝置，其進一步包含具有 一以電容分壓器為基礎之比較器的一負調節電路。
  12. 如請求項1之非依電性記憶體裝置，其中該控制電路包含在高電壓解碼器中之一電流限制器，該電流限制器用於將正或負高電壓供應至該等記憶體胞元。
  13. 一種操作非依電性記憶體裝置的方法，該記憶體裝置係屬具有下列構成之類型：屬於一第一導電型之一半導體基體；在該半導體基體中以複數個列及行而配置之一組非依電性記憶體胞元的陣列；其中各記憶體胞元具有屬於一第二導電型的在該半導體基體之一表面上之一第一區域；屬於該第二導電型的在該半導體基體之該表面上之一第二區域；在該第一區域與該第二區域之間的一通道區域；一字線，其覆於該通道區域之一第一部分上並與該第一部分隔絕，且鄰近於該第一區域並與該第一區域小幅或沒有重疊；一浮動閘極，其覆於該通道區域之一第二部分上、鄰近於該第一部分，且與該第一部分隔絕並鄰近於該第二區域；一耦合閘極，其覆於該浮動閘極上；一抹除閘極，其覆於該第二區域上且與該第二區域隔絕；一位元線，其連接至該第一區域；其中該方法包含：將一第一負電壓施加至未選定記憶體胞元之該字線；以及將一非負電壓施加至選定記憶體胞元之該字線、該位元線、該耦合閘極、該抹除閘極及該第二區域。
  14. 如請求項13之方法，其中該方法用於抹除該選定記憶 體胞元。
  15. 如請求項14之方法，其中將一零電壓施加至該選定記憶體胞元之該字線、該位元線、該耦合閘極及該第二區域，且將一正電壓施加至該選定記憶體胞元之該抹除閘極。
  16. 如請求項15之方法，其中在將其他電壓施加至該等選定記憶體胞元之該抹除閘極及該第二區域之前，將該負電壓施加至該字線。
  17. 如請求項13之方法，其中施加至該等選定記憶體胞元之該耦合閘極的該電壓為負。
  18. 如請求項13之方法，其中該方法用於讀取該選定記憶體胞元。
  19. 如請求項13之方法，其中該方法用於規劃該選定記憶體胞元。
  20. 如請求項13之方法，其中將一非負電壓施加至該選定記憶體胞元之該字線、該位元線、該耦合閘極、該抹除閘極及該第二區域的方法僅用於讀取及規劃操作。
  21. 如請求項20之方法，其中該方法進一步包含：在一抹除操作期間將一第二負電壓施加至該選定記憶體胞元之該耦合閘極。
  22. 如請求項19之方法，其中該方法進一步包含：在一規劃操作期間將一第二負電壓施加至該選定記憶體胞元之該第二區域。
  23. 如請求項21之方法，其中該第二負電壓不同於該第一 負電壓。
  24. 如請求項20之方法，其中在該規劃期間，在將該電壓施加至該等選定記憶體胞元之該抹除閘極及該第二區域之後，將該電壓施加至該耦合閘極。
  25. 如請求項14之方法，其中在該抹除期間，在將該電壓施加至該等選定記憶體胞元之該抹除閘極之前，將該電壓施加至該耦合閘極。
  26. 如請求項14之方法，其中在該讀取期間，施加至該耦合閘極之該電壓係在施加至該等選定記憶體胞元之該字線及該位元線之前被施加。
  27. 如請求項14之方法，其中在該讀取期間，在將該電壓施加至該抹除閘極之前，將該電壓施加至該耦合閘極。
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